KR102517460B1 - Current generating circuit capable of compensating temperature variations using an active element - Google Patents

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Abstract

액티브 소자로 구현되는 전류 발생 회로는, 게이트 노드를 통해 게이트가 상호 연결되는 제1 P모스 트랜지스터 및 제2 P모스 트랜지스터를 포함하는 제1 전류 미러부; 제1 N모스 트랜지스터 및 제2 N모스 트랜지스터를 포함하고, 제1 전류 미러부에 결합되어 제2 P모스 트랜지스터의 드레인 전류는 제2 N모스 트랜지스터의 소스로 흐르고, 제1 P모스 트랜지스터의 드레인 전류는 제2 N모스 트랜지스터의 소스로 흐르도록 구성되는 제2 전류 미러부; 및 드레인은 제2 N모스 트랜지스터의 소스에 결합되고, 소스는 그라운드 전압에 결합되며, 그리고 게이트는 게이트 노드에 직접 결합되어 구성되는 제3 N모스 트랜지스터를 포함한다.A current generation circuit implemented as an active element may include: a first current mirror unit including a first PMOS transistor and a second PMOS transistor having gates connected to each other through a gate node; A first NMOS transistor and a second NMOS transistor are coupled to the first current mirror so that the drain current of the second PMOS transistor flows to the source of the second NMOS transistor and the drain current of the first PMOS transistor flows. A second current mirror unit configured to flow to the source of the second NMOS transistor; and a third NMOS transistor configured such that the drain is coupled to the source of the second NMOS transistor, the source is coupled to the ground voltage, and the gate is directly coupled to the gate node.

Description

액티브 소자를 이용하여 온도 변화가 보상되도록 하는 전류 발생 회로{Current generating circuit capable of compensating temperature variations using an active element}Current generating circuit capable of compensating temperature variations using an active element}

본 출원은 전류 발생 회로에 관한 것으로, 보다 상세하게는 액티브 소자를 이용하여 온도 변화가 보상되도록 하는 전류 발생 회로에 관한 것이다.The present application relates to a current generating circuit, and more particularly, to a current generating circuit for compensating for a temperature change using an active element.

반도체 회로와 같은 집적회로(Integrated Circuit)에는 일반적으로 일정한 레벨을 가지는 기준 전류가 필요하다. 공정이 변화하거나 온도가 변동하더라도 집적회로에 영향을 미치지 않도록 일정한 크기의 기준 전류를 집적회로에 공급함으로써 전체 시스템의 신뢰성을 확보할 수 있다. 이에 따라, 기준 전류는 회로의 전반적인 특성을 결정짓는 중요한 요소 가운데 하나가 된다. 이러한 기준 전류를 발생시키기 위해 모스(MOS: Complementary Metal-Oxide Semiconductor) 트랜지스터 및 수동 소자, 예를 들어 저항(resistor)을 도입하는 전류 발생 회로가 사용되고 있다. 모스 트랜지스터는 비교적 공정이 안정되어 있으며 비용이 저렴한 이점이 있다. 그러나, 모스 트랜지스터는 온도 변화에 특성이 민감하게 변하는 물성적 특성이 있다. 예를 들어, 온도가 증가될수록 느리게 동작하는 모스 트랜지스터의 컨덕턴스(conductance) 특성에 따라 전류 발생 회로를 통해 발생하는 기준 전류량이 감소되는 문제가 있다. 또한, 전류 발생 회로에 수동 소자인 저항을 도입하면 칩 면적이 증가하는 문제가 있다. 저항은 사이즈가 클수록 큰 저항 값을 가진다. 그런데 전류 발생 회로에서 낮은 전류량이 요구되는 경우에는 큰 저항 값이 필요함에 따라, 저항이 칩에서 큰 면적을 차지하게 되어 전체적인 칩 면적이 증가하게 된다. 이에 따라, 공정의 변화 또는 온도가 변화하는 경우에도 안정적으로 전류를 공급할 수 있으면서 칩 면적은 감소시킬 수 있는 회로 디자인이 요구된다. An integrated circuit such as a semiconductor circuit generally requires a reference current having a constant level. Reliability of the entire system can be ensured by supplying a reference current of a certain magnitude to the integrated circuit so as not to affect the integrated circuit even when the process changes or the temperature fluctuates. Accordingly, the reference current becomes one of the important factors determining the overall characteristics of the circuit. In order to generate this reference current, a current generating circuit introducing a Complementary Metal-Oxide Semiconductor (MOS) transistor and a passive element, for example, a resistor, is used. The MOS transistor has advantages of a relatively stable process and low cost. However, MOS transistors have physical properties that are sensitive to changes in temperature. For example, there is a problem in that the amount of reference current generated through the current generation circuit decreases according to the conductance characteristics of a MOS transistor that operates slowly as the temperature increases. In addition, there is a problem in that the chip area increases when a passive element resistor is introduced into the current generating circuit. The larger the size of the resistor, the larger the resistance value. However, when a low amount of current is required in the current generation circuit, a large resistor value is required, so that the resistor occupies a large area on the chip and the overall chip area is increased. Accordingly, there is a need for a circuit design capable of stably supplying current even when a process or temperature changes and reducing a chip area.

본 출원이 해결하고자 하는 과제는, 수동 소자 없이 모스 트랜지스터와 액티브 소자를 이용하여 온도 변화가 보상되도록 할 수 있는 전류 발생 회로를 제공하는 것이다.An object to be solved by the present application is to provide a current generation circuit capable of compensating for a temperature change using a MOS transistor and an active element without a passive element.

본 출원의 일 실시예에 의한 액티브 소자로 구현되는 전류 발생 회로는, 게이트 노드를 통해 게이트가 상호 연결되는 제1 P모스 트랜지스터 및 제2 P모스 트랜지스터를 포함하는 제1 전류 미러부; 제1 N모스 트랜지스터 및 제2 N모스 트랜지스터를 포함하고, 상기 제1 전류 미러부에 결합되어 상기 제1 P모스 트랜지스터의 드레인 전류는 상기 제2 N모스 트랜지스터의 소스로 흐르도록 구성되는 제2 전류 미러부; 및 드레인은 상기 제2 N모스 트랜지스터의 소스에 결합되고, 소스는 그라운드 전압에 결합되며, 그리고 게이트는 상기 게이트 노드에 직접 결합되어 구성되는 제3 N모스 트랜지스터를 포함한다.A current generation circuit implemented as an active device according to an embodiment of the present application includes: a first current mirror unit including a first PMOS transistor and a second PMOS transistor having gates connected to each other through a gate node; A second current comprising a first NMOS transistor and a second NMOS transistor, coupled to the first current mirror unit so that the drain current of the first PMOS transistor flows to the source of the second NMOS transistor. mirror unit; and a third NMOS transistor configured such that a drain is coupled to the source of the second NMOS transistor, a source is coupled to a ground voltage, and a gate is directly coupled to the gate node.

본 출원의 다른 실시예에 의한 액티브 소자로 구현되는 전류 발생 회로는, 게이트 노드를 통해 게이트가 상호 연결되는 제1 P모스 트랜지스터 및 제2 P모스 트랜지스터를 포함하는 제1 전류 미러부; 제1 N모스 트랜지스터 및 제2 N모스 트랜지스터를 포함하고, 상기 제1 전류 미러부에 결합되어 상기 제1 P모스 트랜지스터의 드레인 전류는 상기 제2 N모스 트랜지스터의 소스로 흐르도록 구성되는 제2 전류 미러부; 드레인은 상기 제2 N모스 트랜지스터의 소스에 결합되고, 소스는 그라운드 전압에 결합되며, 그리고 게이트는 상기 게이트 노드에 직접 결합되어 구성되는 제3 N모스 트랜지스터; 상기 제2 P모스 트랜지스터의 드레인전류가 미러링된 제1 미러링 출력전류를 발생하도록 구성되는 제1 출력부; 및 상기 제2 P모스 트랜지스터의 드레인 전류가 미러링된 제2 미러링 출력전류를 발생하도록 구성되는 제2 출력부를 포함한다. A current generation circuit implemented as an active device according to another embodiment of the present application includes a first current mirror unit including a first PMOS transistor and a second PMOS transistor having gates connected to each other through a gate node; A second current comprising a first NMOS transistor and a second NMOS transistor, coupled to the first current mirror unit so that the drain current of the first PMOS transistor flows to the source of the second NMOS transistor. mirror unit; a third NMOS transistor having a drain coupled to the source of the second NMOS transistor, a source coupled to a ground voltage, and a gate directly coupled to the gate node; a first output unit configured to generate a first mirroring output current in which the drain current of the second PMOS transistor is mirrored; and a second output unit configured to generate a second mirroring output current obtained by mirroring the drain current of the second PMOS transistor.

본 출원에 따르면, 수동 소자 없이 모스 트랜지스터와 액티브 소자로만 온도 변화를 보상할 수 있도록 함으로써 칩 면적을 감소시킬 수 있는 전류 발생 회로를 제공할 수 있다는 이점이 제공된다.According to the present application, an advantage of providing a current generation circuit capable of reducing a chip area by compensating for a temperature change using only a MOS transistor and an active element without a passive element is provided.

도 1은 본 출원의 일 실시예에 따른 전류 발생 회로를 나타내보인 도면이다.
도 2는 본 출원의 다른 실시예에 따른 전류 발생 회로를 나타내보인 도면이다.1 is a diagram showing a current generating circuit according to an embodiment of the present application.
2 is a diagram showing a current generating circuit according to another embodiment of the present application.

명세서 전문에 걸쳐 동일한 참조 부호는 동일한 구성 요소를 지칭한다. 따라서, 동일한 참조 부호 또는 유사한 참조 부호들은 해당 도면에서 언급 또는 설명되지 않았더라도, 다른 도면을 참조하여 설명될 수 있다. 또한, 참조 부호가 표시되지 않았더라도, 다른 도면들을 참조하여 설명될 수 있다.Like reference numbers designate like elements throughout the specification. Accordingly, the same reference numerals or similar reference numerals may be described with reference to other drawings, even if not mentioned or described in the drawings. Also, even if reference numerals are not indicated, description may be made with reference to other drawings.

도 1은 본 출원의 일 실시예에 따른 전류 발생 회로를 나타내보인 도면이다.1 is a diagram showing a current generating circuit according to an embodiment of the present application.

도 1을 참조하면, 본 출원의 일 예에 따른 전류 발생 회로(100)는, 제1 P모스 트랜지스터(MP1) 및 제2 P모스 트랜지스터(MP2)로 구성되는 제1 전류 미러부(110)와, 제1 N모스 트랜지스터(MN1) 및 제2 N모스 트랜지스터(MN2)로 구성되는 제2 전류 미러부(120)와, 그리고 제3 N모스 트랜지스터(MN3)를 포함하여 구성된다. 제1 P모스 트랜지스터(MP1)의 소스 및 제2 P모스 트랜지스터(MP2)의 소스는 공급 전압(VDD)에 공통으로 결합된다. 제1 P모스 트랜지스터(MP1)의 게이트 및 제2 P모스 트랜지스터(MP2)의 게이트는 공통의 게이트 노드(node_A)를 통해 상호 결합된다. 제2 P모스 트랜지스터(MP2)는 드레인과 게이트가 서로 연결된 다이오드 연결된 구조(diode-connected structure)를 가지게 구성될 수 있다. 일 예에서, 제1 P모스 트랜지스터(MP1) 및 제2 P모스 트랜지스터(MP1)는 동일한 크기의 채널 폭/채널 길이(W/L)를 가지게 구성된다. 제1 P모스 트랜지스터(MP1) 및 제2 P모스 트랜지스터(MP2)는 소스에 동일한 공급 전압(VDD)이 인가되고 게이트 노드를 통해 상호 결합되어 있으므로, 동일한 게이트-소스 전압이 인가된다. 따라서, 제2 P모스 트랜지스터(MP2)의 드레인에는 제1 P모스 트랜지스터(MP1)의 드레인 전류(Id1)가 미러링된 드레인 전류(Id2)가 흐른다.Referring to FIG. 1 , a current generation circuit 100 according to an example of the present application includes a first current mirror unit 110 composed of a first PMOS transistor MP1 and a second PMOS transistor MP2 and , a second current mirror unit 120 composed of a first NMOS transistor MN1 and a second NMOS transistor MN2, and a third NMOS transistor MN3. The source of the first PMOS transistor MP1 and the source of the second PMOS transistor MP2 are coupled in common to the supply voltage VDD. The gate of the first PMOS transistor MP1 and the gate of the second PMOS transistor MP2 are coupled to each other through a common gate node node_A. The second PMOS transistor MP2 may have a diode-connected structure in which a drain and a gate are connected to each other. In one example, the first PMOS transistor MP1 and the second PMOS transistor MP1 are configured to have the same channel width/channel length (W/L). Since the first PMOS transistor MP1 and the second PMOS transistor MP2 have the same supply voltage VDD applied to their sources and are coupled to each other through their gate nodes, the same gate-source voltage is applied. Therefore, the drain current Id2 mirroring the drain current Id1 of the first PMOS transistor MP1 flows through the drain of the second PMOS transistor MP2.

제2 전류 미러부(120)는 제1 전류 미러부(110)와 결합되도록 구성된다. 구체적으로, 제1 N모스 트랜지스터(MN1)의 드레인은 제1 P모스 트랜지스터(MP1)의 드레인에 결합되고, 제2 N모스 트랜지스터(MN2)의 드레인은 제2 P모스 트랜지스터(MP2)의 드레인에 결합된다. 제1 N모스 트랜지스터(MN1)의 게이트 및 제2 N모스 트랜지스터(MN2)의 게이트는 상호 결합된다. 제1 N모스 트랜지스터(MN1)는 드레인과 게이트가 서로 연결된 다이오드 연결된 구조를 가진다. 제1 N모스 트랜지스터(MN1)의 소스는 그라운드 전압(VSS)에 결합된 구성을 가진다. 일 예에서, 제1 N모스 트랜지스터(MN1) 및 제2 N모스 트랜지스터(MN1)는 동일한 크기의 채널 폭/채널 길이(W/L)를 가지게 구성된다. 다른 예에서, PTAT(Proportional to absolute temperature)회로 적용을 위해 제2 N모스 트랜지스터(MN2)의 채널 폭/채널 길이(W/L)는 제1 N모스 트랜지스터(MN1)의 채널 폭/채널 길이(W/L)의 N배(N은 2 이상의 자연수)일 수 있다. 제1 N모스 트랜지스터(MN1) 및 제2 N모스 트랜지스터(MN2)는 약 반전 영역(weak inversion region)에서 동작하도록 구성된다. 이는 제1 N모스 트랜지스터(MN1) 및 제2 N모스 트랜지스터(MN2)의 게이트 전압이 문턱전압보다 낮은 크기를 갖는다는 것을 의미한다. 또한 제1 N모스 트랜지스터(MN1) 및 제2 N모스 트랜지스터(MN2)의 드레인 전류가 소스 전압에 대해 지수함수적으로 감소된다는 것을 의미한다.The second current mirror unit 120 is configured to be coupled with the first current mirror unit 110 . Specifically, the drain of the first NMOS transistor MN1 is coupled to the drain of the first PMOS transistor MP1, and the drain of the second NMOS transistor MN2 is coupled to the drain of the second PMOS transistor MP2. are combined The gate of the first NMOS transistor MN1 and the gate of the second NMOS transistor MN2 are coupled to each other. The first NMOS transistor MN1 has a diode-connected structure in which a drain and a gate are connected to each other. A source of the first NMOS transistor MN1 is coupled to the ground voltage VSS. In an example, the first NMOS transistor MN1 and the second NMOS transistor MN1 are configured to have the same channel width/channel length (W/L). In another example, for the application of a proportional to absolute temperature (PTAT) circuit, the channel width/channel length (W/L) of the second NMOS transistor MN2 is the channel width/channel length (W/L) of the first NMOS transistor MN1 ( W/L) may be N times (N is a natural number of 2 or more). The first NMOS transistor MN1 and the second NMOS transistor MN2 are configured to operate in a weak inversion region. This means that gate voltages of the first NMOS transistor MN1 and the second NMOS transistor MN2 have a level lower than the threshold voltage. It also means that the drain currents of the first NMOS transistor MN1 and the second NMOS transistor MN2 decrease exponentially with respect to the source voltage.

제3 N모스 트랜지스터(MN3)의 드레인은 제2 N모스 트랜지스터(MN2)의 소스와 직접 결합되도록 구성된다. 제3 N모스 트랜지스터(MN3)의 소스는 그라운드 전압(VSS)에 결합된다. 제3 N모스 트랜지스터(MN3)는, 전류 조정 동작시 저항 성분으로 기능할 수 있다. 특히 온도 변화에 따른 전류 조정시 온도 변화를 보상하기 위해, 제3 N모스 트랜지스터(MN3)의 게이트는 제1 전류 미러부(110)의 게이트 노드(node_A)에 직접 결합하게 구성될 수 있다. 즉, 제3 N모스 트랜지스터(MN3)의 게이트에 인가되는 바이어스는 제1 P모스 트랜지스터(MP1) 및 제2 P모스 트랜지스터(MP2)의 게이트 바이어스와 같은 크기를 갖는다. The drain of the third NMOS transistor MN3 is configured to be directly coupled to the source of the second NMOS transistor MN2. A source of the third NMOS transistor MN3 is coupled to the ground voltage VSS. The third NMOS transistor MN3 may function as a resistance component during the current adjustment operation. In particular, in order to compensate for the temperature change when adjusting the current according to the temperature change, the gate of the third NMOS transistor MN3 may be directly coupled to the gate node node_A of the first current mirror unit 110 . That is, the bias applied to the gate of the third NMOS transistor MN3 has the same magnitude as the gate biases of the first PMOS transistor MP1 and the second PMOS transistor MP2.

이와 같은 전류 발생 회로(100)의 온도 변화에 따른 전류 조정 동작을 설명하면 다음과 같다. 외부 온도가 상승해서 제2 N모스 트랜지스터(MN2)의 소스 전압이 증가하면, 제2 N모스 트랜지스터(MN2)의 드레인-소스 전류, 즉 제3 N모스 트랜지스터(MN3)의 드레인 전류(Id2')가 감소된다. 제3 N모스 트랜지스터(MN3)의 드레인 전류(Id2')가 감소되면 제2 P모스 트랜지스터(MP2)의 드레인 전류(Id2) 또한 감소되어야 하는데, 이를 위해 제2 P모스 트랜지스터(MP2)의 게이트 전압(또는 제2 P모스 트랜지스터(MP2)의 드레인 전압)은 증가된다. 게이트 노드(node_A)의 증가된 게이트 전압은 제3 N모스 트랜지스터(MN3)의 게이트에 인가되어, 전류의 감소량이 보상되도록 하는 전류 조정 동작이 수행된다. 구체적으로 제3 N모스 트랜지스터(MN3)의 게이트 전압이 증가됨에 따라, 제3 N모스 트랜지스터(MN3)의 드레인-소스 전류가 감소되도록 하는 저항 성분으로 동작한다. 제3 N모스 트랜지스터(MN3)의 드레인-소스 전류가 감소되도록 하기 위해, 제3 N모스 트랜지스터(MN3)의 드레인 전압(또는 제2 N모스 트랜지스터(MN2)의 소스 전압)은 낮아지고, 그 결과 제2 N모스 트랜지스터(MN2)에 흐르는 드레인-소스 전류는 다시 증가된다. 다시 말해, 제2 N모스 트랜지스터(MN2)는 소스 전압의 변동에 대해 네가티브 피드백 동작을 수행하게 된다.The current adjustment operation according to the temperature change of the current generating circuit 100 will be described as follows. When the external temperature rises and the source voltage of the second NMOS transistor MN2 increases, the drain-source current of the second NMOS transistor MN2, that is, the drain current Id2' of the third NMOS transistor MN3 is reduced When the drain current Id2' of the third NMOS transistor MN3 decreases, the drain current Id2 of the second PMOS transistor MP2 also needs to decrease. To this end, the gate voltage of the second PMOS transistor MP2 (or the drain voltage of the second PMOS transistor MP2) is increased. The increased gate voltage of the gate node node_A is applied to the gate of the third NMOS transistor MN3, and a current adjustment operation is performed to compensate for the current decrease. Specifically, as the gate voltage of the third N-MOS transistor MN3 increases, it operates as a resistance component that causes the drain-source current of the third N-MOS transistor MN3 to decrease. In order to reduce the drain-source current of the third NMOS transistor MN3, the drain voltage of the third NMOS transistor MN3 (or the source voltage of the second NMOS transistor MN2) is lowered, and as a result The drain-source current flowing through the second NMOS transistor MN2 is increased again. In other words, the second NMOS transistor MN2 performs a negative feedback operation with respect to the variation of the source voltage.

이하에서는 본 예에 따른 전류 발생 회로(100)에서 제1 및 제2 N모스 트랜지스터(MN1, MN2)가 약 반전 영역에서 동작하고, 제3 N모스 트랜지스터(MN3)가 선형 영역에서 저항 성분으로 동작하는 경우에서의 온도 변화에 따른 보상 능력을 수식을 이용하여 설명하기로 한다. 제2 N모스 트랜지스터(MN2)의 드레인 전류(Id2)는 아래의 식(1)로 표현할 수 있다.Hereinafter, in the current generation circuit 100 according to the present example, the first and second NMOS transistors MN1 and MN2 operate in a weak inversion region, and the third NMOS transistor MN3 operates as a resistance component in a linear region. The compensation capability according to the temperature change in the case of The drain current Id2 of the second NMOS transistor MN2 can be expressed by Equation (1) below.

Figure 112016073754647-pat00001
(식 1)
Figure 112016073754647-pat00001
(Equation 1)

여기서 Ido는 제2 N모스 트랜지스터(MN2)의 게이트 소스 전압과 문턱 전압이 동일한 경우의 드레인 전류 수치이고, W/L은 제2 N모스 트랜지스터(MN2)의 채널 폭/채널 길이이고, VG는 제2 N모스 트랜지스터(MN2)의 게이트 전압이다. VT는 절대온도에 비례하는 열전압(thermal voltage)이고, η은 경사도 인자(slope factor)이다. 그리고 Vs는 제2 N모스 트랜지스터(MN2)의 소스 전압이고, VD는 제2 N모스 트랜지스터(MN2)의 드레인 전압이다.Here, I do is the drain current value when the gate-source voltage and the threshold voltage of the second NMOS transistor MN2 are the same, W/L is the channel width/channel length of the second NMOS transistor MN2, and V G is the gate voltage of the second NMOS transistor MN2. V T is a thermal voltage proportional to absolute temperature, and η is a slope factor. Vs is the source voltage of the second NMOS transistor MN2, and V D is the drain voltage of the second NMOS transistor MN2.

드레인-소스 전압(VDS)이 열전압(VT)보다 수배 클 때, 드레인 전압(VD)와 관련된 지수 항(exp(-VD/VT))은 소스 전압(VS)와 관련된 지수 항(exp(-VS/VT))과 비교하여 무시할 수 있을 정도로 작은 값이다. 이에 따라, (식 1)은 아래의 (식 2)로 정리할 수 있다.When the drain-source voltage (V DS ) is several times greater than the thermal voltage (VT), the exponential term (exp(-V D /V T )) related to the drain voltage (V D ) is the exponent related to the source voltage (V S ). It is a negligibly small value compared to the term (exp(-V S /V T )). Accordingly, (Equation 1) can be summarized as (Equation 2) below.

Figure 112016073754647-pat00002
(식 2)
Figure 112016073754647-pat00002
(Equation 2)

제1 N모스 트랜지스터(MN1)와 제2 N모스 트랜지스터(MN2)가 동일한 채널 길이(L)를 가지고 있다고 가정하면, 제1 N모스 트랜지스터(MN1)와 제2 N모스 트랜지스터(MN2)의 드레인 전류비(Id1/Id2)는 식(3)으로 제시될 수 있다.Assuming that the first NMOS transistor MN1 and the second NMOS transistor MN2 have the same channel length L, the drain current of the first NMOS transistor MN1 and the second NMOS transistor MN2 The ratio (Id1/Id2) can be expressed as Equation (3).

Figure 112016073754647-pat00003
(식 3)
Figure 112016073754647-pat00003
(Equation 3)

(식 3)에서 Wn1 및 Wn2는 각각 제1 N모스 트랜지스터(MN1)의 채널 폭 및 제2 N모스 트랜지스터(MN2)의 채널 폭이고, Vsn2는 제2 N모스 트랜지스터(MN2)의 소스 전압이다. 제3 N모스 트랜지스터(MN3)의 드레인과 제2 N모스 트랜지스터(MN2)의 소스가 직접 결합됨에 따라, 제3 N모스 트랜지스터(MN3)의 드레인 전압은 아래의 (식 4)로 정리하여 나타낼 수 있다.In (Equation 3), Wn1 and Wn2 are the channel widths of the first NMOS transistor MN1 and the second NMOS transistor MN2, respectively, and Vsn2 is the source voltage of the second NMOS transistor MN2. As the drain of the third NMOS transistor MN3 and the source of the second NMOS transistor MN2 are directly coupled, the drain voltage of the third NMOS transistor MN3 can be summarized as (Equation 4) below. there is.

Figure 112016073754647-pat00004
(식 4)
Figure 112016073754647-pat00004
(Equation 4)

제1 N모스 트랜지스터(MN1)의 채널 길이(L) 및 제2 N모스 트랜지스터(MN2)의 채널 길이(L)가 동일하고, 제1 P모스 트랜지스터(MP1)의 채널 폭/채널 길이 및 제2 P모스 트랜지스터(MP2)의 채널 폭/채널 길이가 동일한 경우, 제1 N모스 트랜지스터(MN1) 및 제2 N모스 트랜지스터(MN2)의 드레인-소스 전압(VDS)은 열전압(VT)보다 큰 값을 가진다. 전류 발생 회로에서 저항으로 시뮬레이션되는 제3 N모스 트랜지스터(MN3)의 게이트-소스 전압은 제어 전압 역할을 한다. 이에 따라, 제3 N모스 트랜지스터(MN3)가 선형 영역에서 동작하도록 제3 N모스 트랜지스터(MN3)의 게이트-소스 전압이 커지면, 제3 N모스 트랜지스터(MN3)의 드레인 전류(Id2')는 아래의 (식 5)로 기재할 수 있다.The channel length L of the first NMOS transistor MN1 and the channel length L of the second NMOS transistor MN2 are the same, and the channel width/channel length of the first PMOS transistor MP1 and the channel length L of the second NMOS transistor MN2 are the same. When the channel width/channel length of the P-MOS transistor MP2 is the same, the drain-source voltage V DS of the first N-MOS transistor MN1 and the second N-MOS transistor MN2 is higher than the thermal voltage V T . has a great value The gate-source voltage of the third NMOS transistor MN3 simulated as a resistor in the current generation circuit serves as a control voltage. Accordingly, when the gate-source voltage of the third NMOS transistor MN3 is increased so that the third NMOS transistor MN3 operates in a linear region, the drain current Id2' of the third NMOS transistor MN3 is Of (Formula 5) can be written.

Figure 112016073754647-pat00005
(식 5)
Figure 112016073754647-pat00005
(Equation 5)

여기서 μn은 제3 N모스 트랜지스터(MN3)의 전하 운반자인 전자의 유효 이동도이고, Cox는 제3 N모스 트랜지스터(MN3)의 게이트 산화막의 정전용량이다. Sn3은 제3 N모스 트랜지스터(MN3)의 채널 폭/채널 길이이고, Δn3 는 제3 N모스 트랜지스터(MN3)의 게이트 오버드라이브(overdrive) 전압이다.Here, μ n is the effective mobility of electrons, which are charge carriers, of the third N-MOS transistor MN3, and Cox is the capacitance of the gate oxide layer of the third N-MOS transistor MN3. S n3 is the channel width/channel length of the third N-MOS transistor MN3, and Δn 3 is the gate overdrive voltage of the third N-MOS transistor MN3.

제2 P모스 트랜지스터(MP2)의 게이트 전압은 아래의 (식 6)과 같이 기재할 수 있다.The gate voltage of the second PMOS transistor MP2 can be expressed as (Equation 6) below.

Figure 112016073754647-pat00006
(식 6)
Figure 112016073754647-pat00006
(Equation 6)

(식 6)에서 Vgp2는 제2 P모스 트랜지스터(MP2)의 게이트 전압이고, VDD는 공급 전압이고, Vthp는 제2 P모스 트랜지스터(MP2)의 문턱 전압이며,

Figure 112016073754647-pat00007
는 제2 P모스 트랜지스터(MP2)의 게이트 오버드라이브 전압이다. μp는 제2 P모스 트랜지스터(MP2)의 전하 운반자인 정공(hole)의 유효 이동도이고, Cox는 제2 P모스 트랜지스터(MP2)의 게이트 산화막의 정전용량이다. Sp2은 제2 P모스 트랜지스터(MP2)의 채널 폭/채널 길이이다.In (Equation 6), Vgp2 is the gate voltage of the second PMOS transistor MP2, VDD is the supply voltage, Vthp is the threshold voltage of the second PMOS transistor MP2,
Figure 112016073754647-pat00007
is the gate overdrive voltage of the second PMOS transistor MP2. μ p is the effective mobility of holes, which are charge carriers, of the second P MOS transistor MP2, and Cox is the capacitance of the gate oxide layer of the second P MOS transistor MP2. S p2 is the channel width/channel length of the second PMOS transistor MP2.

도 1의 전류 발생 회로(100)의 동작 설명에서 기재한 바와 같이, 제3 N모스 트랜지스터(MN3)의 게이트는 제1 전류 미러부(110)의 게이트 노드(node_A)에 직접 결합하게 구성된다. 이에 따라, 제2 P모스 트랜지스터(MP2)의 게이트 전압이 피드백되어 제3 N모스 트랜지스터(MN3)의 게이트 전압으로 인가된다. 따라서 제3 N모스 트랜지스터(MN3)의 게이트 전압도 위 식 (6)과 동일하게 나타낼 수 있다.As described in the operation description of the current generation circuit 100 of FIG. 1 , the gate of the third NMOS transistor MN3 is configured to be directly coupled to the gate node node_A of the first current mirror unit 110 . Accordingly, the gate voltage of the second PMOS transistor MP2 is fed back and applied as the gate voltage of the third NMOS transistor MN3. Therefore, the gate voltage of the third NMOS transistor MN3 can also be expressed as in Equation (6) above.

위 (식 6)에서 제2 P모스 트랜지스터(MP2)의 게이트 오버드라이브 전압은 제2 P모스 트랜지스터(MP2)의 문턱 전압(Vthp)의 크기보다 충분히 작아야 한다. 이 경우 제3 N모스 트랜지스터(MN3)의 게이트 전압에 관한 (식 6)은 아래의 식(7)으로 정리할 수 있다. In (Equation 6) above, the gate overdrive voltage of the second PMOS transistor MP2 should be sufficiently smaller than the magnitude of the threshold voltage Vthp of the second PMOS transistor MP2. In this case, (Equation 6) regarding the gate voltage of the third NMOS transistor MN3 can be summarized as Equation (7) below.

Figure 112016073754647-pat00008
(식 7)
Figure 112016073754647-pat00008
(Equation 7)

제3 N모스 트랜지스터(MN3)의 드레인 전류(Id2')는 식 (5)와 식(7)로부터 아래의 식(8)으로 정리할 수 있다.The drain current Id2' of the third NMOS transistor MN3 can be summarized as Equation (8) below from Equations (5) and (7).

Figure 112016073754647-pat00009
(식 8)
Figure 112016073754647-pat00009
(Equation 8)

(식 8)에서 μn은 제3 N모스 트랜지스터(MN3)의 전하 운반자인 전자의 유효 이동도이고, Cox는 제3 N모스 트랜지스터(MN3)의 게이트 산화막의 정전용량이며, Sn3은 제3 N모스 트랜지스터(MN3)의 채널 폭/채널 길이이다. VDD는 공급 전압이고, Vthp는 제2 P모스 트랜지스터(MP2)의 문턱 전압이고 Vthn은 제3 N모스 트랜지스터(MN3)의 문턱 전압이다.In (Equation 8), μ n is the effective mobility of electrons, which are charge carriers of the third N MOS transistor MN3, Cox is the capacitance of the gate oxide of the third N MOS transistor MN3, and S n3 is the third It is the channel width/channel length of the NMOS transistor MN3. VDD is the supply voltage, Vthp is the threshold voltage of the second PMOS transistor MP2, and Vthn is the threshold voltage of the third NMOS transistor MN3.

위 식 (8)로 표현할 수 있는 제3 N모스 트랜지스터(MN3)의 드레인 전류(Id2')의 온도 의존성을 알아보기 위해, 먼저 제3 N모스 트랜지스터(MN3)의 문턱 전압의 온도 의존 관계 및 제2 P모스 트랜지스터(PM2)의 문턱 전압의 온도 의존 관계를 각각 아래의 (식 9) 및 아래의 (식 10)로 나타내기로 한다.In order to examine the temperature dependence of the drain current Id2' of the third NMOS transistor MN3, which can be expressed by Equation (8) above, first, the temperature dependence of the threshold voltage of the third NMOS transistor MN3 and The temperature dependence of the threshold voltage of the 2P MOS transistor PM2 is expressed as (Equation 9) and (Equation 10) below, respectively.

Figure 112016073754647-pat00010
(식 9)
Figure 112016073754647-pat00010
(Equation 9)

Figure 112016073754647-pat00011
(식 10)
Figure 112016073754647-pat00011
(Equation 10)

여기서 Vthn0은 제3 N모스 트랜지스터(MN3)의 실온(room temperature)에서의 문턱 전압이고, Vthp0은 제2 P모스 트랜지스터(PM2)의 실온에서의 문턱 전압이다. αn 및 αp는 온도 계수로 네거티브(-) 수치를 가지고, (T-T0)는 온도 변화를 의미한다. 제3 N모스 트랜지스터(MN3)의 전자 이동도(μn)의 온도 의존성은 아래의 식 (11)으로 표현할 수 있다.Here, V thn0 is the threshold voltage of the third N-MOS transistor MN3 at room temperature, and V thp0 is the threshold voltage of the second P-MOS transistor PM2 at room temperature. α n and α p have negative (-) values as temperature coefficients, and (TT 0 ) means temperature change. The temperature dependence of the electron mobility μ n of the third NMOS transistor MN3 can be expressed by Equation (11) below.

Figure 112016073754647-pat00012
(식 11)
Figure 112016073754647-pat00012
(Equation 11)

여기서 μn0은 제3 N모스 트랜지스터(MN3)의 실온에서의 전자 이동도이고, T0는 실온이며, T는 변화된 온도이다. 그리고 m은 변화 계수의 비율이다. 식 (8)은 식(9), (식 10) 및 (식 11)을 이용하여 아래의 식 (12)로 정리할 수 있다.Here, μ n0 is the electron mobility of the third NMOS transistor MN3 at room temperature, T 0 is room temperature, and T is the changed temperature. And m is the ratio of the coefficient of change. Equation (8) can be summarized as Equation (12) below using Equation (9), (Equation 10) and (Equation 11).

Figure 112016073754647-pat00013
(식 12)
Figure 112016073754647-pat00013
(Equation 12)

m이 1.5인 경우, (식 12)는 아래의 (식 13)으로 정리할 수 있다. When m is 1.5, (Equation 12) can be summarized as (Equation 13) below.

Figure 112016073754647-pat00014
(식 13)
Figure 112016073754647-pat00014
(Equation 13)

위 (식 13)에 나타난 바와 같이, 제3 N모스 트랜지스터(MN3)의 드레인 전류(Id2')는 온도 증가에 따라 감소하는 부분과, 온도 증가에 따라 증가하는 부분을 모두 포함한다. 구체적으로 위 (식 13)에서 "

Figure 112016073754647-pat00015
"는 온도에 따라 감소하는 반면, "
Figure 112016073754647-pat00016
"는 온도 증가에 따라 증가한다. 결과적으로 제3 N모스 트랜지스터(MN3)의 드레인 전류(Id2')는 온도 변화에 따른 감소 성분과 증가 성분이 서로 상쇄되며, 이에 따라 온도 변화에 따른 전류 변동을 억제할 수 있다.As shown in Equation 13 above, the drain current Id2' of the third NMOS transistor MN3 includes both a portion that decreases with an increase in temperature and a portion that increases with an increase in temperature. Specifically, in the above (Equation 13), "
Figure 112016073754647-pat00015
" decreases with temperature, while "
Figure 112016073754647-pat00016
" increases as the temperature increases. As a result, the decrease component and the increase component of the drain current Id2' of the third NMOS transistor MN3 due to the temperature change cancel each other out, and accordingly, the current change due to the temperature change is reduced. can be suppressed

도 2는 본 출원의 다른 실시예에 따른 전류 발생 회로를 나타내보인 도면이다. 도 2를 참조하면, 전류 발생 회로(200)는 제1 P모스 트랜지스터(MP11) 및 제2 P모스 트랜지스터(MP12)로 구성되는 제1 전류 미러부(210)와, 제1 N모스 트랜지스터(MN11) 및 제2 N모스 트랜지스터(MN12)로 구성되는 제2 전류 미러부(220)와, 제3 N모스 트랜지스터(MN13)과, 제1 출력부(230)와, 그리고 제2 출력부(240)를 포함하여 구성된다. 2 is a diagram showing a current generating circuit according to another embodiment of the present application. Referring to FIG. 2 , the current generation circuit 200 includes a first current mirror unit 210 composed of a first PMOS transistor MP11 and a second PMOS transistor MP12, and a first NMOS transistor MN11. ) and the second current mirror unit 220 composed of the second NMOS transistor MN12, the third NMOS transistor MN13, the first output unit 230, and the second output unit 240 It is composed of.

제1 P모스 트랜지스터(MP11)의 게이트 및 제2 P모스 트랜지스터(MP12)의 게이트는 공통의 게이트 노드(node_A1)를 통해 상호 결합된다. 제1 P모스 트랜지스터(MP11)의 소스 및 제2 P모스 트랜지스터(MP12)의 소스는 공급 전압(VDD)에 공통으로 결합된다. 제2 P모스 트랜지스터(MP12)는, 드레인과 게이트가 서로 연결된 다이오드 연결된 구조를 갖는다. 일 예에서, 제1 P모스 트랜지스터(MP11) 및 제2 P모스 트랜지스터(MP12)는 동일한 크기의 채널 폭/채널 길이(W/L)를 가지게 구성된다. 제1 P모스 트랜지스터(MP11) 및 제2 P모스 트랜지스터(MP12)에 동일한 게이트-소스 전압이 인가됨에 따라, 제1 P모스 트랜지스터(MP11)의 드레인 전류(Id1)는 미러링되어 제2 P모스 트랜지스터(MP12)의 드레인 전류(Id2)로 흐른다.The gate of the first PMOS transistor MP11 and the gate of the second PMOS transistor MP12 are coupled to each other through a common gate node node_A1. A source of the first PMOS transistor MP11 and a source of the second PMOS transistor MP12 are coupled in common to the supply voltage VDD. The second PMOS transistor MP12 has a diode-connected structure in which a drain and a gate are connected to each other. In one example, the first PMOS transistor MP11 and the second PMOS transistor MP12 are configured to have the same channel width/channel length (W/L). As the same gate-source voltage is applied to the first PMOS transistor MP11 and the second PMOS transistor MP12, the drain current Id1 of the first PMOS transistor MP11 is mirrored and the second PMOS transistor MP12 is mirrored. It flows as the drain current (Id2) of (MP12).

제2 전류 미러부(220)는 제1 전류 미러부(210)와 결합된다. 제1 N모스 트랜지스터(MN11)의 게이트 및 제2 N모스 트랜지스터(MN12)의 게이트는 상호 결합된다. 제1 N모스 트랜지스터(MN11)의 드레인은 제1 P모스 트랜지스터(MP11)의 드레인에 결합되고, 제2 N모스 트랜지스터(MN12)의 드레인은 제2 P모스 트랜지스터(MP12)의 드레인에 결합된다. 제1 N모스 트랜지스터(MN11)는 드레인과 게이트가 서로 연결된 다이오드 연결된 구조를 갖는다. 제1 N모스 트랜지스터(MN11)의 소스는 그라운드 전압(VSS)에 결합된 구성을 가진다. 일 예에서, 제1 N모스 트랜지스터(MN11) 및 제2 N모스 트랜지스터(MN12)는 동일한 크기의 채널 폭/채널 길이(W/L)를 가지게 구성된다. 다른 예에서, 전류 발생 회로(200)를 PTAT 회로에 적용하기 위해, 제2 N모스 트랜지스터(MN12)의 채널 폭/채널 길이(W/L)는 제1 N모스 트랜지스터(MN11)의 채널 폭/채널 길이(W/L)의 N배(N은 2 이상의 자연수)일 수 있다. 제1 N모스 트랜지스터(MN11) 및 제2 N모스 트랜지스터(MN12)는 약 반전 영역(weak inversion region)에서 동작하도록 구성된다. 이는 제1 N모스 트랜지스터(MN11) 및 제2 N모스 트랜지스터(MN12)의 게이트 전압이 문턱전압보다 낮은 크기를 갖는다는 것을 의미한다. 이는 제1 N모스 트랜지스터(MN11) 및 제2 N모스 트랜지스터(MN12)의 드레인 전류가 소스 전압에 대해 지수함수적으로 감소된다는 것을 의미한다.The second current mirror unit 220 is coupled to the first current mirror unit 210 . The gate of the first NMOS transistor MN11 and the gate of the second NMOS transistor MN12 are coupled to each other. The drain of the first NMOS transistor MN11 is coupled to the drain of the first PMOS transistor MP11, and the drain of the second NMOS transistor MN12 is coupled to the drain of the second PMOS transistor MP12. The first NMOS transistor MN11 has a diode-connected structure in which a drain and a gate are connected to each other. The source of the first NMOS transistor MN11 is coupled to the ground voltage VSS. In one example, the first NMOS transistor MN11 and the second NMOS transistor MN12 are configured to have the same channel width/channel length (W/L). In another example, in order to apply the current generation circuit 200 to the PTAT circuit, the channel width/channel length (W/L) of the second NMOS transistor MN12 is the channel width/channel length of the first NMOS transistor MN11. It may be N times (N is a natural number of 2 or more) the channel length (W/L). The first NMOS transistor MN11 and the second NMOS transistor MN12 are configured to operate in a weak inversion region. This means that gate voltages of the first NMOS transistor MN11 and the second NMOS transistor MN12 have a level lower than the threshold voltage. This means that the drain currents of the first NMOS transistor MN11 and the second NMOS transistor MN12 decrease exponentially with respect to the source voltage.

제3 N모스 트랜지스터(MN13)의 드레인은 제2 N모스 트랜지스터(MN12)의 소스와 직접 결합되도록 구성되고, 제3 N모스 트랜지스터(MN13)의 소스는 그라운드 전압(VSS)에 결합되도록 구성된다. 제3 N모스 트랜지스터(MN13)는 전류 조정 동작시 저항 성분으로 기능할 수 있다. 특히 온도 변화에 따른 전류 조정시 온도 변화를 보상하기 위해, 제3 N모스 트랜지스터(MN13)의 게이트는 제1 전류 미러부(210)의 게이트 노드(node_A1)에 직접 결합하게 구성될 수 있다. 즉, 제3 N모스 트랜지스터(MN13)의 게이트에 인가되는 바이어스는 제1 P모스 트랜지스터(MP11) 및 제2 P모스 트랜지스터(MP12)의 게이트 바이어스와 같은 크기를 갖는다. 이에 따라, 공통의 게이트 노드(node_A1)의 게이트 전압이 제3 N모스 트랜지스터(MN13)의 게이트에 인가된다. 외부 온도 변화에 의해 제3 N모스 트랜지스터(MN13)의 드레인 전류(Id2')가 변화하면 전류의 변화량이 보상되도록 하는 방향으로 전류 조정 동작이 수행된다.The drain of the third NMOS transistor MN13 is configured to be directly coupled to the source of the second NMOS transistor MN12, and the source of the third NMOS transistor MN13 is configured to be coupled to the ground voltage VSS. The third NMOS transistor MN13 may function as a resistance component during the current adjustment operation. In particular, in order to compensate for the temperature change when adjusting the current according to the temperature change, the gate of the third NMOS transistor MN13 may be directly coupled to the gate node node_A1 of the first current mirror unit 210 . That is, the bias applied to the gate of the third NMOS transistor MN13 has the same magnitude as the gate biases of the first PMOS transistor MP11 and the second PMOS transistor MP12. Accordingly, the gate voltage of the common gate node node_A1 is applied to the gate of the third NMOS transistor MN13. When the drain current Id2' of the third NMOS transistor MN13 changes due to a change in external temperature, a current adjustment operation is performed to compensate for the change in current.

제1 출력부(230)는 소스에 제1 전류 미러부(210)와 동일한 공급 전압(VDD)이 인가되도록 구성된 제3 P모스 트랜지스터(MP13) 및 제4 P모스 트랜지스터(MP14)를 포함하여 구성된다. 제3 P모스 트랜지스터(MP13)의 게이트 및 제4 P모스 트랜지스터(MP14)의 게이트는 모두 제1 전류 미러부(210)의 게이트 노드(node_A1)에 결합된다. 제2 P모스 트랜지스터(MP12)의 드레인 전류(Id2)는 미러링되어 제1 미러링 출력전류(Id2-2)를 발생하도록 구성된다. 제1 미러링 출력전류(Id2-2)는 턴 온(turn on)시 제1 출력단자인 제4 P모스 트랜지스터(MP14)의 드레인을 통해 흘러나가게 된다. 제3 P모스 트랜지스터(MP13)는 제2 P모스 트랜지스터(MP12)와 제4 P모스 트랜지스터(MP14) 사이에 배치된다. 제3 P모스 트랜지스터(MP13)의 드레인은 제2 P모스 트랜지스터(MP12)의 드레인 전류(Id2)가 미러링된 드레인 전류(Id2-1)가 제2 출력부(240)로 흐를 수 있도록 전류 경로를 제공한다.The first output unit 230 includes a third PMOS transistor MP13 and a fourth PMOS transistor MP14 configured to apply the same supply voltage VDD as that of the first current mirror unit 210 to a source. do. The gate of the third PMOS transistor MP13 and the gate of the fourth PMOS transistor MP14 are both coupled to the gate node node_A1 of the first current mirror unit 210 . The drain current Id2 of the second PMOS transistor MP12 is mirrored to generate the first mirrored output current Id2-2. When the first mirroring output current Id2-2 is turned on, it flows out through the drain of the fourth PMOS transistor MP14, which is the first output terminal. The third PMOS transistor MP13 is disposed between the second PMOS transistor MP12 and the fourth PMOS transistor MP14. The drain of the third PMOS transistor MP13 forms a current path so that the drain current Id2-1, which is a mirror of the drain current Id2 of the second PMOS transistor MP12, flows to the second output unit 240. to provide.

제2 출력부(240)는 제4 N모스 트랜지스터(MN14) 및 제5 N모스 트랜지스터(MN15)로 구성되는 제3 전류 미러부를 포함하여 구성된다. 제2 출력부(240)는 제2 P모스 트랜지스터(MP12)의 드레인 전류(Id2)가 미러링된 제2 미러링 출력전류(Id2-3)를 발생하도록 구성된다. 제4 N모스 트랜지스터(MN14)의 게이트 및 제5 N모스 트랜지스터(MN15)의 게이트는 상호 결합된 구성을 가진다. 제4 N모스 트랜지스터(MN14)는 드레인과 게이트가 서로 연결된 다이오드 연결된 구조를 가진다. 제4 N모스 트랜지스터(MN14)의 소스와 제5 N모스 트랜지스터(MN15)의 소스는 그라운드 전압(VSS)에 공통으로 결합된다. 제3 P모스 트랜지스터(MP13)의 드레인 전류(Id2-1)는 제4 N모스 트랜지스터(MN14)로 흐른다. 제5 N모스 트랜지스터(MN15)의 드레인은 제2 출력단자로써, 턴 온(turn on)시 제2 P모스 트랜지스터(MP12)의 드레인 전류(Id2)가 미러링된 제2 미러링 출력전류(Id2-3)가 제5 N모스 트랜지스터(MN15)의 드레인으로 흘러 들어오게 된다. The second output unit 240 includes a third current mirror unit composed of the fourth NMOS transistor MN14 and the fifth NMOS transistor MN15. The second output unit 240 is configured to generate a second mirroring output current Id2-3 obtained by mirroring the drain current Id2 of the second PMOS transistor MP12. The gate of the fourth NMOS transistor MN14 and the gate of the fifth NMOS transistor MN15 are coupled to each other. The fourth NMOS transistor MN14 has a diode-connected structure in which a drain and a gate are connected to each other. The source of the fourth NMOS transistor MN14 and the source of the fifth NMOS transistor MN15 are coupled in common to the ground voltage VSS. The drain current Id2-1 of the third PMOS transistor MP13 flows to the fourth NMOS transistor MN14. The drain of the fifth NMOS transistor MN15 is a second output terminal, and when turned on, the drain current Id2 of the second PMOS transistor MP12 is mirrored and the second mirroring output current Id2-3 ) flows into the drain of the fifth NMOS transistor MN15.

이와 같은 전류 발생 회로(200)의 온도 변화에 따른 전류 조정 동작을 설명하면 다음과 같다. 외부 온도가 상승하여 제2 N모스 트랜지스터(MN12)의 소스 전압이 증가하면, 제2 N모스 트랜지스터(MN12)의 드레인-소스 전류, 즉 제3 N모스 트랜지스터(MN13)의 드레인 전류(Id2')가 감소된다. 제3 N모스 트랜지스터(MN13)의 드레인 전류(Id2')가 감소되면 제2 P모스 트랜지스터(MP12)의 드레인 전류(Id2) 또한 감소되어야 함에 따라, 제2 P모스 트랜지스터(MP12)의 게이트 전압(또는 제2 P모스 트랜지스터(MP12)의 드레인 전압)은 증가된다. 제2 P모스 트랜지스터(MP12)의 게이트 전압이 증가하면 게이트 노드(node_A1)의 게이트 전압 또한 증가된다. The current adjustment operation according to the temperature change of the current generating circuit 200 will be described as follows. When the external temperature rises and the source voltage of the second NMOS transistor MN12 increases, the drain-source current of the second NMOS transistor MN12, that is, the drain current Id2' of the third NMOS transistor MN13 is reduced When the drain current Id2' of the third NMOS transistor MN13 is reduced, the drain current Id2 of the second PMOS transistor MP12 must also be reduced, so that the gate voltage ( Alternatively, the drain voltage of the second PMOS transistor MP12) is increased. When the gate voltage of the second PMOS transistor MP12 increases, the gate voltage of the gate node node_A1 also increases.

게이트 노드(node_A1)의 증가된 게이트 전압은 제3 N모스 트랜지스터(MN13)의 게이트에 인가되어, 전류의 감소량이 보상되도록 하는 전류 조정 동작이 수행된다. 구체적으로 제3 N모스 트랜지스터(MN13)의 게이트 전압이 증가됨에 따라, 제3 N모스 트랜지스터(MN13)의 드레인-소스 전류가 감소되도록 하는 저항 성분으로 동작한다. 제3 N모스 트랜지스터(MN13)의 드레인-소스 전류가 감소되도록 하기 위해, 제3 N모스 트랜지스터(MN13)의 드레인 전압(또는 제2 N모스 트랜지스터(MN12)의 소스 전압)은 낮아지고, 그 결과 제2 N모스 트랜지스터(MN12)에 흐르는 드레인-소스 전류는 다시 증가된다. 다시 말해, 제2 N모스 트랜지스터(MN12)는 소스 전압의 변동에 대해 네가티브 피드백 동작을 수행하게 된다. 그리고 온도 변화에 따라 조정된 전류는 제3 P모스 트랜지스터(MP13)를 통해 제1 출력단자인 제4 P모스 트랜지스터(MP14)의 드레인을 통해 흘러나가는 제1 미러링 출력전류(Id2-2)가 된다. 또한, 제3 P모스 트랜지스터(MP13)를 전류 경로로 하여 제2 미러링 출력전류(Id2-3)로써 제2 출력단자인 제5 N모스 트랜지스터(MN15)의 드레인으로 흘러 들어오게 된다.The increased gate voltage of the gate node node_A1 is applied to the gate of the third NMOS transistor MN13, and a current adjustment operation is performed to compensate for the current decrease. Specifically, as the gate voltage of the third N-MOS transistor MN13 increases, it operates as a resistance component that causes the drain-source current of the third N-MOS transistor MN13 to decrease. In order to reduce the drain-source current of the third NMOS transistor MN13, the drain voltage of the third NMOS transistor MN13 (or the source voltage of the second NMOS transistor MN12) is lowered, and as a result The drain-source current flowing through the second NMOS transistor MN12 is increased again. In other words, the second NMOS transistor MN12 performs a negative feedback operation with respect to the variation of the source voltage. The current adjusted according to the temperature change becomes the first mirroring output current Id2-2 flowing through the third P MOS transistor MP13 and the drain of the fourth P MOS transistor MP14, which is the first output terminal. . In addition, the third P MOS transistor MP13 is used as a current path to flow into the drain of the fifth N MOS transistor MN15 as the second output terminal as the second mirroring output current Id2-3.

본 출원의 실시 형태들을 도면들을 예시하며 설명하였지만, 이는 본 출원에서 제시하고자 하는 바를 설명하기 위한 것이며, 세밀하게 제시된 형상으로 본 출원에서 제시하고자 하는 바를 한정하고자 한 것은 아니다.Although the embodiments of the present application have been described by exemplifying the drawings, this is for explaining what is intended to be presented in the present application, and is not intended to limit what is intended to be presented in the present application with detailedly presented shapes.

100, 200: 전류 발생 회로 110, 210: 제1 전류 미러부
120, 220: 제2 전류 미러부 230: 제1 출력부
240: 제2 출력부 MP1: 제1 P모스 트랜지스터
MP2: 제2 P모스 트랜지스터 MN1: 제1 N모스 트랜지스터
MN2: 제2 N모스 트랜지스터 MN3: 제3 N모스 트랜지스터100, 200: current generating circuit 110, 210: first current mirror unit
120, 220: second current mirror unit 230: first output unit
240: second output unit MP1: first PMOS transistor
MP2: 2nd PMOS transistor MN1: 1st NMOS transistor
MN2: 2nd NMOS transistor MN3: 3rd NMOS transistor

Claims (18)

게이트 노드를 통해 게이트가 상호 연결되는 제1 P모스 트랜지스터 및 제2 P모스 트랜지스터를 포함하는 제1 전류 미러부;
제1 N모스 트랜지스터 및 제2 N모스 트랜지스터를 포함하고, 상기 제1 전류 미러부에 결합되어 상기 제1 P모스 트랜지스터의 드레인 전류는 상기 제2 N모스 트랜지스터의 소스로 흐르도록 구성되는 제2 전류 미러부; 및
드레인은 상기 제2 N모스 트랜지스터의 소스에 결합되고, 소스는 그라운드 전압에 결합되며, 그리고 게이트는 상기 게이트 노드에 직접 결합되어 구성되는 제3 N모스 트랜지스터를 포함하는 전류 발생 회로.a first current mirror unit including a first PMOS transistor and a second PMOS transistor having gates connected to each other through a gate node;
A second current comprising a first NMOS transistor and a second NMOS transistor, coupled to the first current mirror unit so that the drain current of the first PMOS transistor flows to the source of the second NMOS transistor. mirror unit; and
and a third NMOS transistor comprising a drain coupled to the source of the second NMOS transistor, a source coupled to a ground voltage, and a gate directly coupled to the gate node. 제1항에 있어서,
상기 제1 P모스 트랜지스터 및 제2 P모스 트랜지스터는, 소스에 동일한 공급 전압이 인가되도록 구성되고,
상기 제1 P모스 트랜지스터의 드레인 및 상기 제2 P모스 트랜지스터의 드레인은, 각각 상기 제1 N모스 트랜지스터의 드레인 및 상기 제2 N모스 트랜지스터의 드레인에 결합되며, 그리고
상기 제2 P모스 트랜지스터는 드레인과 게이트가 서로 연결된 다이오드 연결된 구조를 가지는 전류 발생 회로.According to claim 1,
The first PMOS transistor and the second PMOS transistor are configured such that the same supply voltage is applied to their sources;
The drain of the first PMOS transistor and the drain of the second PMOS transistor are coupled to the drain of the first NMOS transistor and the drain of the second NMOS transistor, respectively, and
The second PMOS transistor has a diode-connected structure in which a drain and a gate are connected to each other. 제1항에 있어서,
상기 제1 P모스 트랜지스터 및 제2 P모스 트랜지스터 및 상기 제1 N모스 트랜지스터 및 제2 N모스 트랜지스터는 서로 동일한 채널 폭/채널 길이를 갖도록 구성되는 전류 발생 회로.According to claim 1,
The first PMOS transistor, the second PMOS transistor, and the first NMOS transistor and the second NMOS transistor are configured to have the same channel width/channel length as each other. 제1항에 있어서,
상기 제1 N모스 트랜지스터의 소스는 그라운드 전압에 결합되고, 그리고
상기 제2 N모스 트랜지스터의 소스는 상기 제3 N모스 트랜지스터의 드레인에 결합되며, 그리고
상기 제1 N모스 트랜지스터는 드레인과 게이트가 서로 연결된 다이오드 연결된 구조를 갖는 전류 발생 회로.According to claim 1,
A source of the first NMOS transistor is coupled to a ground voltage, and
The source of the second NMOS transistor is coupled to the drain of the third NMOS transistor, and
The first NMOS transistor has a diode-connected structure in which a drain and a gate are connected to each other. 제1항에 있어서,
상기 제2 P모스 트랜지스터의 채널 폭/채널 길이 및 상기 제2 N모스 트랜지스터의 채널 폭/채널 길이는, 각각 상기 제1 P모스 트랜지스터의 채널 폭/채널 길이 및 상기 제1 N모스 트랜지스터의 채널 폭/채널 길이의 N배(N은 2이상의 자연수)를 가지게 구성되는 전류 발생 회로.According to claim 1,
The channel width/channel length of the second PMOS transistor and the channel width/channel length of the second NMOS transistor are the channel width/channel length of the first PMOS transistor and the channel width of the first NMOS transistor, respectively. /Current generating circuit configured to have N times the length of the channel (N is a natural number greater than or equal to 2). 제1항에 있어서,
상기 제2 N모스 트랜지스터는, 소스 전압의 변동에 대해 네가티브 피드백 동작을 수행하도록 구성되는 전류 발생 회로.According to claim 1,
The second NMOS transistor is configured to perform a negative feedback operation with respect to a change in source voltage. 제1항에 있어서,
상기 제1 N모스 트랜지스터 및 제2 N모스 트랜지스터는 약반전영역에서 동작하도록 구성되는 전류 발생 회로.According to claim 1,
The first NMOS transistor and the second NMOS transistor are configured to operate in a weak inversion region. 제1항에 있어서,
상기 제3 N모스 트랜지스터는 선형 영역에서 동작하도록 구성되는 전류 발생 회로.According to claim 1,
The third NMOS transistor is configured to operate in a linear region. 게이트 노드를 통해 게이트가 상호 연결되는 제1 P모스 트랜지스터 및 제2 P모스 트랜지스터를 포함하는 제1 전류 미러부;
제1 N모스 트랜지스터 및 제2 N모스 트랜지스터를 포함하고, 상기 제1 전류 미러부에 결합되어 상기 제1 P모스 트랜지스터의 드레인 전류는 상기 제2 N모스 트랜지스터의 소스로 흐르도록 구성되는 제2 전류 미러부;
드레인은 상기 제2 N모스 트랜지스터의 소스에 결합되고, 소스는 그라운드 전압에 결합되며, 그리고 게이트는 상기 게이트 노드에 직접 결합되어 구성되는 제3 N모스 트랜지스터;
상기 제2 P모스 트랜지스터의 드레인 전류가 미러링된 제1 미러링 출력전류를 발생하도록 구성되는 제1 출력부; 및
상기 제2 P모스 트랜지스터의 드레인 전류가 미러링된 제2 미러링 출력전류를 발생하도록 구성되는 제2 출력부를 포함하는 전류 발생 회로.a first current mirror unit including a first PMOS transistor and a second PMOS transistor having gates connected to each other through a gate node;
A second current comprising a first NMOS transistor and a second NMOS transistor, coupled to the first current mirror unit so that the drain current of the first PMOS transistor flows to the source of the second NMOS transistor. mirror unit;
a third NMOS transistor having a drain coupled to the source of the second NMOS transistor, a source coupled to a ground voltage, and a gate directly coupled to the gate node;
a first output unit configured to generate a first mirroring output current obtained by mirroring the drain current of the second PMOS transistor; and
and a second output unit configured to generate a second mirroring output current in which the drain current of the second PMOS transistor is mirrored. 제9항에 있어서,
상기 제1 P모스 트랜지스터 및 제2 P모스 트랜지스터는, 소스에 동일한 공급 전압이 인가되도록 구성되고,
상기 제1 P모스 트랜지스터의 드레인 및 상기 제2 P모스 트랜지스터의 드레인은, 각각 상기 제1 N모스 트랜지스터의 드레인 및 상기 제2 N모스 트랜지스터의 드레인에 결합되며, 그리고
상기 제2 P모스 트랜지스터는 드레인과 게이트가 서로 연결된 다이오드 연결된 구조를 가지는 전류 발생 회로.According to claim 9,
The first PMOS transistor and the second PMOS transistor are configured such that the same supply voltage is applied to their sources;
The drain of the first PMOS transistor and the drain of the second PMOS transistor are coupled to the drain of the first NMOS transistor and the drain of the second NMOS transistor, respectively, and
The second PMOS transistor has a diode-connected structure in which a drain and a gate are connected to each other. 제9항에 있어서,
상기 제1 P모스 트랜지스터 및 제2 P모스 트랜지스터 및 상기 제1 N모스 트랜지스터 및 제2 N모스 트랜지스터는 서로 동일한 채널 폭/채널 길이를 갖도록 구성되는 전류 발생 회로.According to claim 9,
The first PMOS transistor, the second PMOS transistor, and the first NMOS transistor and the second NMOS transistor are configured to have the same channel width/channel length as each other. 제9항에 있어서,
상기 제1 N모스 트랜지스터의 소스는 그라운드 전압에 결합되고, 그리고
상기 제2 N모스 트랜지스터의 소스는 상기 제3 N모스 트랜지스터의 드레인에 결합되며, 그리고
상기 제1 N모스 트랜지스터는 드레인과 게이트가 서로 연결된 다이오드 연결된 구조를 갖는 전류 발생 회로.According to claim 9,
A source of the first NMOS transistor is coupled to a ground voltage, and
The source of the second NMOS transistor is coupled to the drain of the third NMOS transistor, and
The first NMOS transistor has a diode-connected structure in which a drain and a gate are connected to each other. 제9항에 있어서,
상기 제2 P모스 트랜지스터의 채널 폭/채널 길이 및 상기 제2 N모스 트랜지스터의 채널 폭/채널 길이는, 각각 상기 제1 P모스 트랜지스터의 채널 폭/채널 길이 및 상기 제1 N모스 트랜지스터의 채널 폭/채널 길이의 N배(N은 2이상의 자연수)를 가지게 구성되는 전류 발생 회로.According to claim 9,
The channel width/channel length of the second PMOS transistor and the channel width/channel length of the second NMOS transistor are the channel width/channel length of the first PMOS transistor and the channel width of the first NMOS transistor, respectively. /Current generating circuit configured to have N times the length of the channel (N is a natural number greater than or equal to 2). 제9항에 있어서,
상기 제2 N모스 트랜지스터는, 소스 전압의 변동에 대해 네가티브 피드백 동작을 수행하도록 구성되는 전류 발생 회로.According to claim 9,
The second NMOS transistor is configured to perform a negative feedback operation with respect to a change in source voltage. 제9항에 있어서,
상기 제1 N모스 트랜지스터 및 제2 N모스 트랜지스터는 약반전영역에서 동작하도록 구성되는 전류 발생 회로.According to claim 9,
The first NMOS transistor and the second NMOS transistor are configured to operate in a weak inversion region. 제9항에 있어서,
상기 제3 N모스 트랜지스터는 선형 영역에서 동작하도록 구성되는 전류 발생 회로.According to claim 9,
The third NMOS transistor is configured to operate in a linear region. 제9항에 있어서,
상기 제1 출력부는, 소스에 동일한 공급 전압이 인가되도록 구성된 제3 P모스 트랜지스터 및 제4 P모스 트랜지스터를 포함하되,
상기 제3 P모스 트랜지스터 및 제4 P모스 트랜지스터의 게이트는 상기 제1 전류 미러부의 게이트 노드에 결합되며, 그리고
상기 제4 P모스 트랜지스터의 드레인은 상기 제1 미러링 출력전류가 흘러나가는 제1 출력단자를 구성하는 전류 발생 회로.According to claim 9,
The first output unit includes a third PMOS transistor and a fourth PMOS transistor configured to apply the same supply voltage to a source,
Gates of the third PMOS transistor and the fourth PMOS transistor are coupled to gate nodes of the first current mirror unit, and
The drain of the fourth PMOS transistor constitutes a first output terminal through which the first mirroring output current flows. 제17항에 있어서,
상기 제2 출력부는, 제4 N모스 트랜지스터 및 제5 N모스 트랜지스터로 구성되는 제3 전류 미러부를 포함하되,
상기 제4 N모스 트랜지스터 및 제5 N모스 트랜지스터의 게이트는 상호 결합되고,
상기 제4 N모스 트랜지스터는 드레인과 게이트가 서로 연결된 다이오드 연결된 구조를 가지고,
상기 제4 N모스 트랜지스터의 드레인은 상기 제3 P모스 트랜지스터의 드레인과 결합되고,
상기 제4 N모스 트랜지스터의 소스 및 제5 N모스 트랜지스터의 소스는 그라운드 전압에 공통으로 결합되며, 그리고
상기 제5 N모스 트랜지스터의 드레인은 상기 제2 미러링 출력전류가 흘러 들어오는 제2 출력단자를 구성하는 전류 발생 회로.According to claim 17,
The second output unit includes a third current mirror unit composed of a fourth NMOS transistor and a fifth NMOS transistor,
Gates of the fourth NMOS transistor and the fifth NMOS transistor are coupled to each other;
The fourth NMOS transistor has a diode-connected structure in which a drain and a gate are connected to each other,
The drain of the fourth NMOS transistor is coupled to the drain of the third PMOS transistor;
A source of the fourth NMOS transistor and a source of the fifth NMOS transistor are coupled in common to a ground voltage, and
The drain of the fifth NMOS transistor constitutes a second output terminal through which the second mirroring output current flows.
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