JP2007293054A - 平面表示装置 - Google Patents

Abstract

【課題】ＦＰＣを介して外部装置と接続された平面表示装置において、ドライバＩＣのパラレル入力端子に接続されたＦＰＣのパラレルバスで発生した接続不良の検査を容易にすることを課題とする。
【解決手段】ドライバＩＣ５において、外部装置からＦＰＣ４のパラレルバスを通じてパラレル入力端子６に入力されたパラレルデータとメモリ７に記憶したテストパターンとが一致しない場合にはパラレルバスで接続不良が発生したものとしてドライバ回路１０の動作を停止させるようにしたことで、ドライバ回路１０が動作を停止して画像が表示されない場合には、検査者はパラレルバスのビット線で接続不良が発生したと判断することができる。
【選択図】図４

Description

本発明は、平面表示装置に関し、特にパラレルバスを備えたＦＰＣを介して外部装置に接続された平面表示装置に関する。

一般に、液晶表示装置に代表される平面表示装置は、アレイ基板上に複数の信号線及び走査線が交差して配線されている。信号線や走査線などの配線の短絡を検出する方法については、例えば信号線の両端に検査用の電気信号を入力すると共に上記信号線と隣接する信号線の両端に上記電気信号と逆位相の電気信号を入力することで、信号線の短絡部における輝度の変化を目視により検出可能にする技術が開示されている（例えば、特許文献１参照）。

ところで、近年では、高精細化と共に実装技術に対する要求が年々高度になっており、ガラス基板上にドライバＩＣチップを直接実装するＣＯＧ（チップオングラス）方式、テープよりも薄いフレキシブル基板（以下では、ＦＰＣと称する）上に直接ドライバＩＣを実装するＣＯＦ（チップオンＦＰＣ）方式などの実装技術が実用化され、更なる薄型化・狭額縁化が可能になっている。

一般に、このような実装技術を採用した平面表示装置は、表示層を挟んで対向配置された一対のガラス基板を備え、いずれか一方のガラス基板がパラレルバスを備えたＦＰＣを介して外部装置に接続される。ガラス基板上又はＦＰＣ上にはパラレル入力端子を備えたドライバＩＣが実装され、画像表示の際には外部装置からパラレルバスを介してドライバＩＣに映像信号などのパラレルデータが伝送される。

従来、外部装置とドライバＩＣとを接続するＦＰＣ上に実装されたパラレルバス配線における短絡欠陥（ショート）、断線欠陥（オープン）といった接続不良の検査は、主に目視による外観検査を行い、表示画像に偶然表示不良が発生した場合には再検査を行うようにしていた。
特開平６−１１６７７号公報

しかしながら、目視による外観検査では限界があると共に、表示画像に不良が確認されない場合には接続不良を見逃してしまうという問題があった。

本発明は、上記に鑑みてなされたものであり、ＦＰＣを介して外部装置と接続された平面表示装置において、ドライバＩＣのパラレル入力端子に接続されたＦＰＣのパラレルバスで発生した接続不良の検査を容易にすることを課題とする。

本発明に係る平面表示装置は、表示層を挟んで対向配置された一対のガラス基板を備え、いずれか一方のガラス基板がパラレルバスを備えたＦＰＣを介して外部装置に接続された平面表示装置において、ガラス基板上又はＦＰＣ上のうちの少なくとも一方に実装されたドライバＩＣが、パラレルバスに接続されたパラレル入力端子と、パラレルバスの接続不良をテストするためのテストパターンを記憶しておくメモリと、外部装置により出力され、パラレルバスを通じてパラレル入力端子に入力されたパラレルデータを検出するパラレルデータ検出回路と、パラレルデータ検出回路が検出したパラレルデータとテストパターンとが一致しない場合にはパラレルバスのビット線で接続不良が発生したものとしてドライバＩＣ本体の動作を停止させる停止回路と、を備えることを特徴とする。

本発明にあっては、ドライバＩＣにおいて、外部装置からＦＰＣのパラレルバスを通じてパラレル入力端子に入力されたパラレルデータとテストパターンとが一致しない場合にはパラレルバスで接続不良が発生したものとしてドライバＩＣ本体の動作を停止させるようにしたことで、ドライバＩＣ本体が動作を停止して画像が表示されない場合には、検査者はパラレルバスにおいて接続不良が発生したと判断することができる。

また、上記平面表示装置におけるテストパターンは、パラレルバスにおける隣接するビット線でデータの電圧値がハイとローで交互に異なることを特徴とする。

本発明にあっては、テストパターンを、パラレルバスにおける隣接するビット線で信号の電圧がハイとローで交互に異なる値にすることで、隣接する入力端子に入力される電圧レベルがハイとローの中間値が検出された場合には隣接するビット線でショートが発生したものとする一方で、入力端子の電圧レベルがフローティング状態となった場合にはビット線がオープンしていたものと判定が可能になる。

また、上記平面表示装置におけるＦＰＣは、外部装置が実装された外部基板にＦＰＣコネクタで接続可能であって、外部装置から出力されるパラレルデータは、そのＦＰＣコネクタの入力端子においては電圧値がハイとローで交互に異なることを特徴とする。すなわち、ＦＰＣコネクタの入力端子には、外部装置から電圧値がハイとローで交互に異なるパラレルデータが入力される。

その他、上記平面表示装置におけるＦＰＣは、外部装置が実装された外部基板にＢｔｏＢコネクタで接続可能であって、外部装置から出力されるパラレルデータは、そのＢｔｏＢコネクタの入力端子においては奇数番目の入力端子及び偶数番目の入力端子それぞれにおいて電圧値がハイとローで交互に異なることを特徴とする。すなわち、ＢｔｏＢコネクタの入力端子には、外部装置から奇数番目の入力端子及び偶数番目の入力端子それぞれにおいて電圧値がハイとローで交互に異なるパラレルデータが入力される。

本発明の平面表示装置によれば、ドライバＩＣのパラレル入力端子に接続されたＦＰＣのパラレルバスで発生した接続不良の検査を容易にすることができる。

以下、本発明の実施の形態について図面を用いて説明する。

［第１の実施の形態］
図１は、第１の実施の形態に係る液晶表示装置の概略的な構成を示すブロック図である。同図に示すように、液晶表示装置１は、図示しない液晶層を挟んで対向配置されたアレイ基板２と対向基板３とを備える。

アレイ基板２においては、ガラス基板上に走査線駆動回路１０１ａ、１０１ｂと、ドライバＩＣ５とが配置され、ドライバＩＣ５から延出された複数の信号線Ｘ及び走査線駆動回路１０１ａ、１０１ｂから延出された複数の走査線Ｙが交差して配線されている。図示しないが走査線Ｙ及び信号線Ｘの各交差部にはスイッチング素子としての薄膜トランジスタ及び画素電極が配置されている。走査線駆動回路１０１ａ、１０１ｂは、外部装置から伝送されたタイミング信号を基にして生成した走査信号を、走査線Ｙを通じて出力する。ここでは薄膜トランジスタと同一の製造プロセスによって、アレイ基板２上に一体的に形成される。ドライバＩＣ５は、ＣＯＧ実装方式によりアレイ基板２上に直接実装され、外部装置から伝送された映像信号を、信号線Ｘを通じて出力する。

対向基板３においては画素電極に対応してガラス基板上に対向電極が配置されている。アレイ基板２と対向基板３はシール材によって貼り合わされ、シール材で規定された表示領域１００において、信号線Ｘと走査線Ｙの各交差部に配置された画素電極と対向電極との間に存在する液晶層が液晶容量素子を形成している。

外部基板としてのＰＣＢ基板２００は、パラレルバスを備えたＦＰＣ４を介してアレイ基板２に接続されている。ＦＰＣ４はＰＣＢ基板２００にＦＰＣコネクタ４ａで接続可能であって、ＰＣＢ基板２００とＦＰＣコネクタ４ａとは半田付けで接続される。

ＰＣＢ基板２００上には外部装置としての表示コントローラ２０１及び電源回路２０２が配置される。表示コントローラ２０１は、映像信号や走査信号を生成するためのタイミング信号などを出力する。電源回路２０２は、ドライバＩＣ５、走査線駆動回路１０１ａ、１０１ｂを動作させるための電源電圧を出力する。

図２は、図１の液晶表示装置１の断面を示している。同図に示すように、アレイ基板２のガラス基板上には接続用配線４ｃとしてＩＴＯ膜が形成される。ＩＴＯ膜上に接続部４ｄとして形成された異方性導電膜上にはドライバＩＣ５が配置され、封止材５ａにより固定される。このようにフェース・ダウン方式のＣＯＧ実装によりドライバＩＣ５をガラス基板上に直接実装する。また、接続部４ｄに異方性導電膜とともにワイヤを使用して、ワイヤーボンディング方式のＣＯＧ実装により実装してもよい。

一方、ＦＰＣ４は、アレイ基板２と一部重なるように配置され（ＦＰＣオングラス：ＦＯＧ）、ＦＰＣ４上に形成されたパラレルバス配線４ｂは、ガラス基板上に形成されたＩＴＯ膜と異方性導電膜を介して接続される。このようにパラレルバス配線４ｂと、接続部４ｄと、接続用配線４ｃと、ドライバＩＣ５とは電気的に接続されるので、ＰＣＢ基板２００側の外部装置とアレイ基板２側のドライバＩＣ５との間には、同図の矢印に示すようなパラレルバスが形成される。

次に、ドライバＩＣ５の入力端子とパラレルバス配線４ｂとＦＰＣコネクタ４ａとの接続構成について図３を用いて具体的に説明する。同図に示すように、ＦＰＣコネクタ４ａは、パラレル入力端子としてデータ用の入力端子ＤＢ００〜ＤＢ１７と、電源電圧用の入力端子Ｖｃｃと、各パラレル入力端子に対応して接続されたパラレル出力端子とを備えている。ここではデータ用端子、電源電圧用端子以外は省略している。データ用入力端子ＤＢ００〜ＤＢ１７にはＲＧＢ各６ビットの映像信号が入力され、電源電圧用入力端子には例えば信号振幅３．３〜５Ｖの電源電圧が入力される。

ＦＰＣ４は、ＦＰＣコネクタ４ａの各出力端子に対応して配線された複数のビット線からなるパラレルバス配線４ｂを備えている。パラレルバス配線４ｂのそれぞれのビット線は、接続用配線４ｃ等を介してドライバＩＣ５のパラレル入力端子６に接続されている。

ドライバＩＣ５のパラレル入力端子６は、データ用の入力端子Ｄ０〜Ｄ１７、電源電圧用の入力端子Ｖｃｃを備えている。ここでもデータ用端子、電源電圧用端子以外は省略している。データ用の入力端子Ｄ０〜Ｄ１７は、ＦＰＣコネクタ４ａのデータ用出力端子に接続されたパラレルバス配線４ｂのビット線に接続され、電源電圧用の入力端子Ｖｃｃは、ＦＰＣコネクタ４ａの電源電圧用出力端子に接続されたパラレルバス配線４ｂのビット線に接続されている。

このような構成により、ＰＣＢ基板２００側の外部装置から映像信号や走査信号を生成するためのタイミング信号、電源電圧などのパラレルデータが、ＦＰＣ４を介してアレイ基板側にドライバＩＣ５や走査線駆動回路１０１ａ、１０１ｂに伝送される。走査線駆動回路１０１ａ、１０１ｂにより走査線Ｙを通じて薄膜トランジスタに走査信号が供給され薄膜トランジスタがオンすると共に、ドライバＩＣ５により映像信号が信号線Ｘを通じて薄膜トランジスタから画素電極に供給される。画素電極と対向電極との間に形成された液晶容量素子において映像信号に相当する電圧が保持され、光透過率が制御されるので表示領域１００においてカラー画像が表示される。

ところで、上述した液晶表示装置１において図２の矢印で示したパラレルバスにおいて、ＦＰＣコネクタ４ａ、パラレルバス配線４ｂ、接続部４ｄ、接続用配線４ｃ、ドライバＩＣ５のパラレル入力端子のいずれかで接続不良が発生することがある。本実施の形態におけるドライバＩＣ５は、このようなパラレルバスの接続不良の検査を容易にするものである。

以下、ドライバＩＣ５の内部構成について図４を用いて具体的に説明する。同図に示すように、ドライバＩＣ５は、パラレル入力端子６と、メモリ７と、パラレルデータ検出回路８と、動作電圧供給回路９と、ドライバＩＣ本体としてのドライバ回路１０とを備える。

パラレル入力端子６は、パラレルバスに接続されている。ここではデータ用の入力端子Ｄ０〜Ｄ１７、電源電圧用の入力端子Ｖｃｃを備え、データ用の入力端子Ｄ０〜Ｄ１７が、ＦＰＣコネクタ４ａのデータ用入力端子ＤＢ００〜ＤＢ１７に接続されたパラレルバス配線４ｂのビット線に接続され、電源電圧用の入力端子Ｖｃｃが、ＦＰＣコネクタ４ａの電源電圧用の入力端子Ｖｃｃに接続されたパラレルバス配線４ｂのビット線に接続される。ＦＰＣコネクタ４ａのデータ用入力端子ＤＢ００〜ＤＢ１７には、例えば図５（ａ）又は（ｂ）に示すような、電圧値がハイとローで交互に異なるテスト用のパラレルデータが入力される。

メモリ７は、パラレルバスの接続不良をテストするためのテストパターンとして、パラレルバス配線４ｂにおける隣接するビット線でデータの電圧値がハイとローで交互に異なるようなテストパターンを記憶しておく。記憶するテストパターンは、例えば図６の（ａ）又は（ｂ）に示すような、パラレル入力端子６の各入力端子に対応してデータの電圧値がハイとローで交互に異なる値とし、ここでは図６（ａ）のパターンを記憶するものとし、図中の番号は、データ用入力端子ＤＢ００〜ＤＢ１７の番号に対応している。

パラレルデータ検出回路８は、パラレルバスを通じてパラレル入力端子６に入力されたパラレルデータを検出する。ここではデータ用の入力端子Ｄ０〜Ｄ１７に入力されたデータを検出する一方で、検出したパラレルデータをドライバ回路１０へ転送する。検出したパラレルデータとテストパターンとが一致しない場合には動作電圧供給回路９に動作電圧の停止を指示するための停止信号を送出する。

動作電圧供給回路９は、パラレルデータ検出回路８が検出したパラレルデータとテストパターンとが一致しない場合にはパラレルバスで接続不良が発生したものとしてドライバ回路１０の動作を停止させる停止回路として機能する。ここでは電源電圧用の入力端子Ｖｃｃに入力された電源電圧を基にしてドライバ回路１０の動作電圧を生成し、動作電圧をドライバ回路１０に供給する一方で、パラレルデータ検出回路８から停止信号を受信した場合には動作電圧の供給を停止する。

次に、上記ドライバＩＣ５で行われる処理について図７のフローチャートを用いて説明する。

ステップ１：まず、ＰＣＢ基板２００側の外部装置の電源をオンする。ドライバＩＣ５のメモリ７には予め図６（ａ）で示したテストパターンを記憶しておく。

ステップ２：次に、外部装置からパラレルバスを介してパラレルデータが伝送される。ここでは例えば、表示コントローラ２０１からＦＰＣコネクタ４ａの入力端子に、図５（ａ）で示した電圧値がハイとローで交互に異なるテスト用のパラレルデータが入力され、続いて映像信号を含んだパラレルデータが入力される。パラレルデータは、パラレルバスを介して伝送されドライバＩＣ５のパラレル入力端子６に入力される。

ステップ３：パラレルデータ検出回路８により、パラレルバスを通じてパラレル入力端子６に入力されたパラレルデータを検出する。ここではデータ用の入力端子Ｄ０〜Ｄ１７に入力されたデータを検出する一方で、検出したパラレルデータをドライバ回路１０へ転送する。検出したパラレルデータとテストパターンとが一致しない場合には動作電圧供給回路９に動作電圧の停止を指示するための停止信号を送出する。

ここでは、テストパターンがパラレルバス配線４ｂにおける隣接するビット線で信号の電圧がハイとローで交互に異なるような値にしているので、隣接する入力端子に入力される電圧レベルがハイとローの中間値が検出された場合には隣接するビット線でショートが発生したものとする一方で、入力端子の電圧レベルがフローティング状態となった場合にはビット線がオープンしていたものと判定が可能になる。

ステップ４：動作電圧供給回路９により、パラレルデータ検出回路８から送出された停止信号を受信した場合にはドライバ回路１０への動作電圧の供給を停止する。

ステップ５：ステップ４においてドライバ回路１０への動作電圧の供給が停止された場合には表示領域１００において画像は表示されないので、それを見た検査者はパラレルバスのビット線で接続不良が発生したと判断することができる。

一方、ステップ３においてパラレルデータ検出回路８から停止信号が送出されない場合には、動作電圧供給回路９によりドライバ回路１０へ動作電圧が供給される。これにより、ドライバ回路１０にはテスト用のパラレルデータに続いて映像信号を含んだパラレルデータが転送されるので、ドライバ回路１０から信号線Ｘを通じて映像信号が出力され、表示領域１００において画像が表示される。

したがって、本実施の形態によれば、ドライバＩＣ５において、外部装置からＦＰＣ４のパラレルバスを通じてパラレル入力端子６に入力されたパラレルデータとメモリ７に記憶したテストパターンとが一致しない場合にはパラレルバスで接続不良が発生したものとしてドライバ回路１０の動作を停止させるようにしたことで、ドライバ回路１０が動作を停止して画像が表示されない場合には、検査者はパラレルバスのビット線で接続不良が発生したと判断することができる。よって、ドライバＩＣのパラレル入力端子に接続されたパラレルバスで発生した接続不良の検査を容易にすることができる。

更に、本実施の形態によれば、テストパターンを、パラレルバスにおける隣接するビット線で信号の電圧がハイとローで交互に異なる値にすることで、隣接する入力端子に入力される電圧レベルがハイとローの中間値が検出された場合には隣接するビット線でショートが発生したものとする一方で、入力端子の電圧レベルがフローティング状態となった場合にはビット線がオープンしていたものと判定が可能になる。また、パラレルバスの各ビット線のショート又はオープンの判定結果を出力するための判定結果出力端子をドライバＩＣ５に設けることで、検査を更に容易にすることができる。

［第２の実施の形態］
以下、第２の実施の形態について説明する。本実施の形態に係る液晶表示装置の構成は、第１の実施の形態で説明したものと基本的な構成は同様である。以下では、第１の実施の形態と異なる点を中心に説明する。

第１の実施の形態と異なる点は、図８のブロック図に示すように、ＦＰＣ４が、外部装置が実装されたＰＣＢ基板２００にＢｔｏＢコネクタ４ｅで接続されている点である。ＰＣＢ基板２００とＢｔｏＢコネクタ４ｅとは半田付けで接続される。

図９は、ドライバＩＣ５の入力端子とパラレルバス配線４ｂとＢｔｏＢコネクタ４ｅとの接続構成を概略的に示している。同図に示すように、ＢｔｏＢコネクタ４ｅの入力端子においては、偶数番目の入力端子ＤＢ００〜ＤＢ１６と奇数番目の入力端子ＤＢ０１〜ＤＢ１７とがそれぞれ独立に配置されている。

このような構成にしたことで、表示コントローラ２０１から出力され、ＢｔｏＢコネクタ４ｅに入力されるパラレルデータは、図１０に示すように、ＢｔｏＢコネクタ４ｅの入力端子においては奇数番目の入力端子ＤＢ０１〜ＤＢ１７及び偶数番目の入力端子ＤＢ００〜ＤＢ１６それぞれにおいて電圧値がハイとローで交互に異なる。このような場合においても、ドライバＩＣ５に入力されるパラレルデータは、パラレルバス配線４ｂでは隣接するビット線でデータの電圧値がハイとローで交互に異なる値が伝送されることになるので、第１の実施の形態と同様な効果を奏することが可能である。

［変形例］
また、上記の各実施の形態においては、ドライバＩＣ５は、ＣＯＧ実装によりアレイ基板２のガラス基板上に直接実装する構成としたが、これに限られるものではない。例えば図１１に示すようにドライバＩＣ５を、ＣＯＦ実装によりＦＰＣ４上に直接実装する構成としてもよい。図１２は、ドライバＩＣ５をＣＯＦ実装した場合の液晶表示装置の断面を示している。同図に示すように、ＣＯＦ部においては、テープよりも薄いＦＰＣ４としてのフレキシブルフィルム上にパラレルバス配線４ｂ用のＣｕ箔を積層し、Ｃｕ箔上に形成された接続部４ｄとしての異方性導電膜を介してドライバＩＣ５に接続する。更に、モールド樹脂５ｂによりドライバＩＣ５を保護する。

このような構成においても、ドライバＩＣ５に入力されるパラレルデータは、パラレルバス配線４ｂでは隣接するビット線でデータの電圧値がハイとローで交互に異なる値が伝送されることになるので、上記の各実施の形態と同様な効果を奏することが可能である。

第１の実施の形態に係る液晶表示装置の概略的な構成を示すブロック図である。 上記液晶表示装置の断面を概略的に示した図である。 上記液晶表示装置におけるドライバＩＣの入力端子とパラレルバス配線とＦＰＣコネクタとの接続構成を概略的に示した図である。 上記ドライバＩＣの内部の構成を概略的に示したブロック図である。 上記ＦＰＣコネクタの入力端子に入力されるパラレルデータを示した図である。 上記ドライバＩＣのメモリに格納されるテストパターンを示した概略図である。 上記ドライバＩＣで行われる処理を示すフローチャートである。 第２の実施の形態に係る液晶表示装置の概略的な構成を示すブロック図である。 上記液晶表示装置におけるドライバＩＣの入力端子とパラレルバス配線とＢｔｏＢコネクタとの接続構成を概略的に示した図である。 上記ＢｔｏＢコネクタの入力端子に入力されるパラレルデータを示した図である。 変形例として上記ドライバＩＣがＦＰＣ上に実装された場合の液晶表示装置の概略的な構成を示すブロック図である。 上記液晶表示装置の断面を概略的に示した図である。

符号の説明

１…液晶表示装置
２…アレイ基板
３…対向基板
４…ＦＰＣ
４ａ…ＦＰＣコネクタ
４ｂ…パラレルバス配線
４ｃ…接続用配線
４ｄ…接続部
４ｅ…ＢｔｏＢコネクタ
５…ドライバＩＣ
５ａ…封止材
５ｂ…モールド樹脂
６…パラレル入力端子
７…メモリ
８…パラレルデータ検出回路
９…動作電圧供給回路
１０…ドライバ回路
１００…表示領域
１０１ａ、１０１ｂ…走査線駆動回路
２００…ＰＣＢ基板
２０１…表示コントローラ
２０２…電源回路
ＤＢ００〜ＤＢ１７、Ｖｃｃ…コネクタ入力端子
Ｄ００〜Ｄ１７、Ｖｃｃ…ドライバＩＣのパラレル入力端子
信号線Ｘ、走査線Ｙ

Claims (4)

1. 表示層を挟んで対向配置された一対のガラス基板を備え、前記いずれか一方のガラス基板がパラレルバスを備えたＦＰＣを介して外部装置に接続された平面表示装置において、
   前記ガラス基板上又は前記ＦＰＣ上のうちの少なくとも一方に実装されたドライバＩＣが、
   前記パラレルバスに接続されたパラレル入力端子と、
   前記パラレルバスの接続不良をテストするためのテストパターンを記憶しておくメモリと、
   前記外部装置により出力され、前記パラレルバスを通じてパラレル入力端子に入力されたパラレルデータを検出するパラレルデータ検出回路と、
   前記パラレルデータ検出回路が検出したパラレルデータと前記テストパターンとが一致しない場合にはパラレルバスで接続不良が発生したものとして前記ドライバＩＣ本体の動作を停止させる停止回路と、
   を備えることを特徴とする平面表示装置。
2. 前記テストパターンは、前記パラレルバスにおける隣接するビット線でデータの電圧値がハイとローで交互に異なることを特徴とする請求項１に記載の平面表示装置。
3. 前記ＦＰＣは、前記外部装置が実装された外部基板にＦＰＣコネクタで接続可能であって、前記外部装置から出力されるパラレルデータは、当該ＦＰＣコネクタの入力端子においては電圧値がハイとローで交互に異なることを特徴とする請求項１又は２に記載の平面表示装置。
4. 前記ＦＰＣは、前記外部装置が実装された外部基板にＢｔｏＢコネクタで接続可能であって、前記外部装置から出力されるパラレルデータは、当該ＢｔｏＢコネクタの入力端子においては奇数番目の入力端子及び偶数番目の入力端子それぞれにおいて電圧値がハイとローで交互に異なることを特徴とする請求項１又は２に記載の平面表示装置。

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