JP2007288030A - Semiconductor device - Google Patents
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Abstract
Description
本発明は、半導体装置に関し、より詳しくは、順方向動作時の特性劣化を改善するための技術に係わる。 The present invention relates to a semiconductor device, and more particularly to a technique for improving characteristic degradation during forward operation.
従来より、N+型の炭化珪素基板上にN-型のエピタキシャル領域が形成された半導体基体の一主面にP+型の多結晶シリコン領域が接するように形成され、エピタキシャル領域と多結晶シリコン領域間にヘテロ接合が形成されている半導体装置が知られている(特許文献1参照)。このような半導体装置では、多結晶シリコン領域上にアルミニウムからなる表面金属電極が形成され、炭化珪素基板の裏面にはチタンやニッケルから成る裏面金属電極が形成されている。そして、表面金属電極及び裏面金属電極をそれぞれアノード及びカソードとして電極間に電圧を印加することにより、ヘテロ接合界面において整流作用を生じさせ、ダイオード特性を得ることができる。 Conventionally, a P + -type polycrystalline silicon region is formed in contact with one main surface of a semiconductor substrate in which an N -- type epitaxial region is formed on an N + -type silicon carbide substrate. A semiconductor device in which a heterojunction is formed between regions is known (see Patent Document 1). In such a semiconductor device, a surface metal electrode made of aluminum is formed on the polycrystalline silicon region, and a back metal electrode made of titanium or nickel is formed on the back surface of the silicon carbide substrate. Then, by applying a voltage between the electrodes using the front surface metal electrode and the back surface metal electrode as an anode and a cathode, respectively, a rectifying action is produced at the heterojunction interface, and diode characteristics can be obtained.
具体的には、カソードを接地した状態でアノードに正電位を印加した場合、ダイオードの順方向特性に相当する導通特性が得られ、逆にアノードに負電位を印加した場合には、ダイオードの逆方向特性に相当する阻止特性が得られる。この順方向特性及び逆方向特性は、金属電極と半導体材料から構成されるショットキー接合のような特性を示す上に任意に調整することができるので、ショットキー接合を利用したダイオードと比較して、必要に応じて最適な耐圧系に調整できるという利点を有する。さらに、多結晶シリコン領域の不純物密度や導電型を所定の条件に調整することにより、ショットキー接合とは本質的に異なる動作メカニズムによって非常に小さな漏れ電流特性を得ることができる。
しかしながら、上記半導体装置の構造によれば、多結晶シリコン領域中に存在する結晶粒界や電極を形成する金属原子の拡散の影響によって順方向動作時の特性劣化が生じるために、歩留まりの向上には限界があった。 However, according to the structure of the semiconductor device described above, the deterioration of characteristics during forward operation occurs due to the influence of the diffusion of metal atoms forming the crystal grain boundaries and electrodes existing in the polycrystalline silicon region. There was a limit.
本発明は、上記課題を解決するためになされたものであり、その目的は、順方向動作時の特性劣化を容易に改善することが可能な半導体装置を提供することにある。 The present invention has been made to solve the above-described problems, and an object of the present invention is to provide a semiconductor device capable of easily improving characteristic deterioration during forward operation.
上述の課題を解決するために、本発明に係る半導体装置の特徴は、第1導電型の半導体基体と、半導体基体の一主面に接すると共に、半導体基体のバンドギャップ幅とは異なるバンドギャップ幅を有するヘテロ半導体領域と、ヘテロ半導体領域に接する第1の電極と、半導体基体に接する第2の電極とを有する半導体装置であって、第1の電極が、第1の電極と半導体基体の仕事関数差が少なくともヘテロ半導体領域と半導体基体の仕事関数差よりも大きくなる金属材料により形成されていることにある。 In order to solve the above-described problems, a semiconductor device according to the present invention is characterized by a first-conductivity-type semiconductor substrate and a band gap width that is in contact with one main surface of the semiconductor substrate and different from the band gap width of the semiconductor substrate. A semiconductor device having a hetero semiconductor region having a first electrode in contact with the hetero semiconductor region, and a second electrode in contact with the semiconductor substrate, wherein the first electrode is a work of the first electrode and the semiconductor substrate. The difference is that the functional difference is made of a metal material that is at least larger than the work function difference between the hetero semiconductor region and the semiconductor substrate.
本発明に係る半導体装置によれば、第1の電極を構成する金属材料がヘテロ半導体領域とドリフト領域との接合部まで拡散することによって、金属材料とドリフト領域の材料とのショットキー接合が形成されたとしても、ショットキー接合部の障壁高さはヘテロ半導体領域とドリフト領域とのヘテロ接合部の障壁高さよりも高いので、漏れ電流が生じず、本来のヘテロ接合が示すIV波形を得ることができる。従って、本発明に係る半導体装置によれば、特定の部分に電流が集中しない安定したデバイス特性が得られるので、高い歩留まりでヘテロ接合ダイオード本来のデバイス特性を得ることができる。 According to the semiconductor device of the present invention, the metal material constituting the first electrode diffuses to the junction between the hetero semiconductor region and the drift region, thereby forming a Schottky junction between the metal material and the drift region material. Even so, the barrier height of the Schottky junction is higher than the barrier height of the heterojunction between the hetero semiconductor region and the drift region, so that leakage current does not occur and an IV waveform indicated by the original hetero junction is obtained. Can do. Therefore, according to the semiconductor device according to the present invention, stable device characteristics in which current does not concentrate on a specific portion can be obtained, so that the original device characteristics of the heterojunction diode can be obtained with a high yield.
以下、図面を参照して、本発明の実施形態となる半導体装置の構成について詳しく説明する。 Hereinafter, a configuration of a semiconductor device according to an embodiment of the present invention will be described in detail with reference to the drawings.
[実施例1]
始めに、図1を参照して、本発明の第1の実施形態となる半導体装置の構成について説明する。
[Example 1]
First, the configuration of the semiconductor device according to the first embodiment of the present invention will be described with reference to FIG.
〔半導体装置の構成〕
本実施形態の半導体装置は、図1に示すように、ポリタイプが4HタイプのN+型である炭化珪素から成る基板領域(N+SiC)1上にN-型のドリフト領域(Nμm]の材料を用いることができる。本実施形態では、ドリフト領域2の不純物密度は1016[cm-3]、膜厚は10[μm]とする。また、本実施形態では、第1の半導体領域100が基板領域1とドリフト領域2からなる基板材料により形成されている場合について説明するが、抵抗率の大きさに係わらず第1の半導体領域100を基板領域1のみにより形成してもよい。
[Configuration of semiconductor device]
As shown in FIG. 1, the semiconductor device of this embodiment has an N − type drift region (N μm) on a substrate region (N + SiC) 1 made of N + type silicon carbide having a polytype of 4H. In this embodiment, the impurity density of the
本実施形態の半導体装置では、炭化珪素のバンドギャップ幅よりもバンドギャップ幅が小さい多結晶シリコン(Si)からなるヘテロ半導体領域3が、第2の半導体領域として、ドリフト領域2と基板領域1の接合面に対向する主面に接するように形成されている。すなわち、この半導体装置では、ドリフト領域2とヘテロ半導体領域3の接合部には炭化珪素のバンドギャップ幅と多結晶シリコンのバンドギャップ幅が異なることによってヘテロ接合ダイオードが形成され、ヘテロ接合界面にエネルギー障壁が存在している。なお、本実施形態では、ヘテロ半導体領域3は、P型で不純物密度が1019[cm-3]、膜厚が0.5[μm]の材料を用いた。
In the semiconductor device of the present embodiment, the
本実施形態の半導体装置は、ヘテロ半導体領域3及び基板領域1にそれぞれ接するように形成された第1の電極4及び第2の電極5を備える。第1の電極4は、例えばNi(ニッケル)を堆積させた物等、第1の電極4とドリフト領域2の仕事関数差が少なくともヘテロ半導体領域3とドリフト領域2の仕事関数差よりも大きくなるように選択された金属材料により形成されている。第2の電極5は、例えばTi(チタン)の上にNiを堆積させたもの等、金属材料により形成されている。
The semiconductor device of this embodiment includes a
〔半導体装置の動作〕
次に、第1の電極4及び第2の電極5をそれぞれアノード及びカソードとすることにより縦型のダイオードとして動作する場合の半導体装置の動作を順方向動作及び逆方向動作に分けて説明する。
[Operation of semiconductor device]
Next, the operation of the semiconductor device when operating as a vertical diode by using the
〔順方向動作〕
始めに、上記半導体装置の順方向動作について説明する。
[Forward operation]
First, the forward operation of the semiconductor device will be described.
第2の電極5を接地電位とし、第1の電極4に正電位を印加した場合、ドリフト領域2とヘテロ半導体領域3間のヘテロ接合ダイオードは順方向特性を示し、ショットキー接合ダイオードのような導通特性を示す。すなわちこの場合、ヘテロ接合部からドリフト領域2側及びヘテロ半導体領域3側にそれぞれ広がる内蔵電位の和によって決定される電圧降下によって順方向電流が流れる。例えば、本実施形態では、ヘテロ接合部からドリフト領域2及びヘテロ半導体領域3にそれぞれ広がる内蔵電位の和は1.3[V]程度であり、この和に応じた電圧降下により順方向電流が流れる。
When the
ところで、従来の半導体装置では、多結晶シリコン領域中に存在する結晶粒界や電極を形成する金属原子の拡散によって順方向動作時の特性劣化が生じるために歩留まりの向上に限界があった。すなわち、従来の半導体装置のIV波形は、図2の点線に示すように、本来のヘテロ接合で得られるIV波形に加えて、表面電極に使用しているアルミニウムとエピタキシャル領域の材料である炭化珪素のショットキー接合で得られるIV波形が漏れ電流として合わさった波形となっている。これは、多結晶シリコン領域中に所定の密度で結晶粒界が存在し、多結晶シリコン領域上に形成された表面金属電極を構成するアルミニウムが結晶粒界を介して多結晶シリコン領域とエピタキシャル領域の接合部まで拡散し、アルミニウムとエピタキシャル領域の材料である炭化珪素とのショットキー接合も形成されているためと推定することができる。なお、この現象は、多結晶シリコン領域に単結晶シリコンや別の材料を用いた場合であっても、例えば結晶欠陥の存在や所定の熱処理プロセスによって生じる可能性がある。 By the way, in the conventional semiconductor device, there is a limit to improvement in yield because characteristic deterioration during forward operation occurs due to diffusion of metal atoms forming crystal grain boundaries and electrodes existing in the polycrystalline silicon region. That is, as shown by the dotted line in FIG. 2, the IV waveform of the conventional semiconductor device includes, in addition to the IV waveform obtained at the original heterojunction, aluminum used for the surface electrode and silicon carbide which is the material of the epitaxial region. The IV waveform obtained by the Schottky junction is a waveform combined as a leakage current. This is because there are crystal grain boundaries at a predetermined density in the polycrystalline silicon region, and the aluminum constituting the surface metal electrode formed on the polycrystalline silicon region passes through the polycrystalline silicon region and the epitaxial region. It can be estimated that a Schottky junction between aluminum and silicon carbide which is a material of the epitaxial region is also formed. This phenomenon may occur due to the presence of crystal defects or a predetermined heat treatment process even when single crystal silicon or another material is used for the polycrystalline silicon region.
これに対して、本実施形態の半導体装置では、ヘテロ半導体領域3の材料やプロセスに依存することなく、本来のヘテロ接合が示すIV波形を得ることができる。すなわち、本実施形態では、ヘテロ半導体領域3に接する第1の電極4は、例えばNi等の、第1の電極4とドリフト領域2の仕事関数差が少なくともヘテロ半導体領域3とドリフト領域2の仕事関数差よりも大きくなるように選択された金属材料により形成され、第1の電極4を形成するNiが従来の半導体装置と同様にヘテロ半導体領域3とドリフト領域2の接合部まで拡散し、Niとドリフト領域2の材料である炭化珪素とのショットキー接合が形成された場合であっても、ヘテロ半導体領域3とドリフト領域2のヘテロ接合部の障壁高さよりも高い接合となるために、漏れ電流が生じず、本来のヘテロ接合が示すIV波形を得ることができる。従って、本実施形態の半導体装置によれば、特定の部分に電流が集中しない安定したデバイス特性が得られることから、従来の半導体装置と比較してより高い歩留まりでヘテロ接合ダイオード本来のデバイス特性を得ることができる。
On the other hand, in the semiconductor device of this embodiment, an IV waveform indicated by the original heterojunction can be obtained without depending on the material or process of the
なお、このような技術的効果を得るためには、少なくともヘテロ半導体領域3に接する第1の電極4が、第1の電極4とドリフト領域2の仕事関数差が少なくともヘテロ半導体領域3とドリフト領域2の仕事関数差よりも多くなるように選択された金属材料であればよく、一般的に半導体の金属材料で用いられる材料を例示すると、Au,Pt等も用いることができる。また、ヘテロ半導体領域3に用いる材料や不純物の導電型,密度が変われば利用できる金属材料も変わり、例えばヘテロ半導体領域3がN型で不純物見密度が1019[cm-3]である場合には、TiやMo等の材料も用いることができる。いずれの場合であっても、第1の電極4を形成する金属材料が、第1の電極4とドリフト領域2の仕事関数差が少なくともヘテロ半導体領域3とドリフト領域2の仕事関数差よりも大きくなるように選択されていればよい。
In order to obtain such a technical effect, at least the
〔逆方向動作〕
次に、上記半導体装置の逆方向動作について説明する。
[Reverse operation]
Next, the reverse operation of the semiconductor device will be described.
第1の電極4を接地電位とし、第2の電極5に正電位を印加した場合、ヘテロ接合ダイオードは逆方向特性を示し、遮断状態となる。なお、ヘテロ接合ダイオードの漏れ電流特性は、ヘテロ半導体領域3とドリフト領域2の接合部に拡散した金属とドリフト領域2とにおいて形成されるショットキー接合も影響する。本実施形態の半導体装置によれば、従来の半導体装置と比較して、より高い接合障壁を形成する金属を用いるため、発生する漏れ電流も大幅に低減することができる。
When the
なお、一般に、半導体装置の外周端部はそれ以外の平坦部と比較して電位分布や電界分布に変化点を有する。従って、上記実施形態において、図3に示すように、ドリフト領域2とヘテロ半導体領域3の接合部の端部に電界緩和領域6を形成するようにしてもよい。このような構成によれば、電位分布や電界分布の変化量を緩和することができる。なお、電界緩和領域6を形成する材料としては、ドリフト領域2の導電型とは反対の導電型のP型4H−SiC,高い抵抗値を有する不活性領域,SiO2等の絶縁性が高い材料を例示することができる。また、電界緩和領域6のさらに外側にガードリング等の耐圧構造を設けるようにしてもよい。
In general, the outer peripheral end portion of the semiconductor device has a change point in potential distribution or electric field distribution as compared with other flat portions. Therefore, in the above embodiment, as shown in FIG. 3, the electric
また、図4に示すように、ヘテロ半導体領域3の端部をSiO2から成る層間絶縁膜7上に形成するようにしてもよい。このような構成によれば、電界緩和の効果が得られると共に、ドライエッチング処理等の処理によりヘテロ半導体領域3をパターニングする際にドリフト領域2にエッチングダメージが入ることを防止できる。なお、図4に示す例は、層間絶縁膜7を電界緩和領域6と共に形成した場合であるが、層間絶縁膜7だけ形成するようにしてもよいことは勿論である。また、接合端部の電界を緩和するために、図5に示すように、ヘテロ半導体領域3とドリフト領域2の端部を掘り込んだメサ構造8を形成するようにしてもよい。
Further, as shown in FIG. 4, the end portion of the
また、上記図3〜図5に示す半導体装置では、第1の電極4の端部はヘテロ半導体領域3と接しているが、第1の電極4の端部が絶縁膜等に乗り上げるようにしてもよい。また、上記図1〜図5に示す半導体装置では、第2の半導体領域は単一の導電型及び不純物密度であるヘテロ半導体領域3のみで形成されていたが、図6や図7に示すように、第2の半導体領域がヘテロ半導体領域3とは導電型又は不純物密度が異なる第2のヘテロ半導体領域9を有していてもよい。第2のヘテロ半導体領域9は、P型又はN型のどちらの導電型であってもよいし、不純物密度もヘテロ半導体領域3の不純物密度より大きくても小さくてもよい。
In the semiconductor device shown in FIGS. 3 to 5, the end of the
また、上記図1〜図7に示す半導体装置は、第1の電極4と第2の電極5間にヘテロ接合ダイオードのみが形成された構造であるが、図8,図9に示すショットキー接合ダイオードや図10,図11に示すPN接合ダイオードと組み合わせた構造であってもよい。なお、図8は、第1の電極4とショットキー電極領域10が別領域に形成されている例を示し、図9はショットキー電極領域10が第1の電極4を兼ねている例を示す。図8及び図9に示す例のいずれの場合であっても、第1の電極4の金属材料は、第1の電極4とドリフト領域2の仕事関数差が少なくともヘテロ半導体領域3とドリフト領域2の仕事関数差よりも大きくなるように選択されていればよい。
1 to 7 has a structure in which only a heterojunction diode is formed between the
また、図10は、第1の電極4とP型領域11が直接接続している例を示し、図11は第1の電極4とP型領域11がヘテロ半導体領域3を介して接続している例を示す。図10及び図11に示すP型領域11は、例えばドリフト領域2の導電型と反対の導電型であるP型であり、第1の電極4を形成する金属材料は、第1の電極4とドリフト領域2の仕事関数差が少なくともヘテロ半導体領域3とドリフト領域2の仕事関数差よりも大きくなるように選択されていればよい。なお、図10,図11は、P型領域11と電界緩和領域6とが異なる深さである場合を示す例であるが、同様の不純物密度で同等の深さとしても構わない。また、ヘテロ半導体領域3の端部は必ずしも電界緩和領域6に接していなくてもよい。図8〜図11のいずれの構造であっても、第1の電極4を形成する金属材料は、第1の電極4とドリフト領域2の仕事関数差が少なくともヘテロ半導体領域3とドリフト領域2の仕事関数差よりも大きくなるように選択されてさえいれば、本発明に係る半導体装置による技術的効果を得ることができる。また、図12に示すように、ヘテロ半導体領域3と接するドリフト領域2中にドリフト領域2よりも不純物密度が高い高電界領域12を形成してもよい。
FIG. 10 shows an example in which the
[実施例2]
次に、図13を参照して、本発明の第2の実施形態となる半導体装置の構成について説明する。
[Example 2]
Next, the configuration of the semiconductor device according to the second embodiment of the present invention will be described with reference to FIG.
〔半導体装置の構成〕
本実施形態の半導体装置では、ポリタイプが4HタイプのN+型である炭化珪素から成る基板領域21上にN-型のドリフト領域22が形成されていると共に、ドリフト領域22と基板領域21との接合面に対向する主面に接するようにP型の多結晶シリコンからなるヘテロ半導体領域23とN型の多結晶シリコンからなる第2のヘテロ半導体領域24が形成されている。つまり、この半導体装置では、ドリフト領域22とヘテロ半導体領域23及び第2のヘテロ半導体流域24との接合部は、炭化珪素と多結晶シリコンのバンドギャップ幅が異なる材料によるヘテロ接合からなり、接合界面にはエネルギー障壁が存在する。また、第2のヘテロ半導体領域24とドリフト領域22との接合面に共に接するようにシリコン酸化膜からなるゲート絶縁膜25を介してゲート電極26が、第2のヘテロ半導体領域24に接続するようにソース電極27が、基板領域21に接続するようにドレイン電極28がそれぞれ形成されている。また、活性領域の外周端部にはP型の電界緩和領域29が形成されている。また、ソース電極27は、例えばNiを堆積させたもの等、ソース電極27とドリフト領域22の仕事関数差が少なくともヘテロ半導体領域23とドリフト領域22の仕事関数差よりも大きくなるように選択された金属材料により形成されている。
[Configuration of semiconductor device]
In the semiconductor device of the present embodiment, an N −
なお、本実施形態では、ドリフト領域22に溝が形成されているが、溝を形成しない、いわゆるプレーナ型の構成であっても構わない。また、ドリフト領域22上にヘテロ半導体領域23及び第2のヘテロ半導体領域24を形成しているが、ドリフト領域22の所定領域に溝を形成し、溝の中にヘテロ半導体領域23及び第2にヘテロ半導体領域24を埋め込むように形成してもよい。また、ゲート電極26と第2のヘテロ半導体領域24はゲート絶縁膜25を介して接しているが、図14に示すように、ゲート絶縁膜25を介してゲート電極26とヘテロ半導体領域23が接し、第2のヘテロ半導体領域24を有していなくてもよい。
In the present embodiment, the groove is formed in the
〔半導体装置の動作〕
次に、上記半導体装置の動作について説明する。
[Operation of semiconductor device]
Next, the operation of the semiconductor device will be described.
始めに、ゲート電極26を接地電位又は負電位にした場合、遮断状態が保持される。これは、ヘテロ半導体領域23及び第2のヘテロ半導体領域24とドリフト領域22間のヘテロ接合界面には、それぞれ伝導電子に対するエネルギー障壁が形成されているためである。なお、本実施形態の半導体装置は、従来の半導体装置よりも漏れ電流が小さくなるように構成されているために、より高い遮断性を保持することができる。
First, when the
次に、遮断状態から導通状態へと移行させるべくゲート電極26に正電位を印加した場合、ゲート絶縁膜25を介して第2のヘテロ半導体領域24とドリフト領域22が接するヘテロ接合界面までゲート電界が及ぶために、ゲート電極26近傍の第2のヘテロ半導体領域24及びドリフト領域22には伝導電子の蓄積層が形成される。すなわち、ゲート電極26近傍の第2のヘテロ半導体領域24とドリフト領域22との接合界面における第2のヘテロ半導体領域24側のポテンシャルが押し下げられ、且つ、ドリフト領域22側のエネルギー障壁が急峻になることから、エネルギー障壁中を伝導電子が導通することが可能になる。
Next, when a positive potential is applied to the
次に、導通状態から遮断状態に移行すべくゲート電極26を再び接地電位にすると、第2のヘテロ半導体領域24及びドリフト領域22にヘテロ接合界面に形成されていた伝導電子の反転状態が解除され、エネルギー障壁中のトンネリングが止まる。そして、第2のヘテロ半導体領域23からドリフト領域22への伝導電子の流れが止まり、さらにドリフト領域22中にあった伝導電子が基板領域21に流れ枯渇すると、ドリフト領域22側にはヘテロ接合部から空乏層が広がり、遮断状態になる。
Next, when the
なお、上記説明は、ソース電極27を接地し、ドレイン電極28に正電位を印加することにより、半導体装置を順方向動作させた場合の半導体装置の動作であるが、ソース電極27を接地し、ドレイン電極28に負電位を印加することにより半導体装置を逆方向動作させることも可能である。例えば、ソース電極27及びゲート電極26を接地電位とした状態で、ドレイン電極28に所定の負電位を印加すると、伝導電子に対するエネルギー障壁は消滅し、ドリフト領域22側からヘテロ半導体領域23及び第2のヘテロ半導体領域24側に伝導電子が流れ、逆導通状態となる。このとき、正孔の注入はなく伝導電子のみで導通するために、逆導通状態から遮断状態に移行する際の逆回復電流による損失も小さい。なお、ゲート電極26を接地さずに制御電極として使用することも可能である。
The above description is the operation of the semiconductor device when the semiconductor device is operated in the forward direction by grounding the
また、上記実施形態は、ヘテロ接合部をゲート駆動するスイッチ素子の一部に第1の実施形態において説明した漏れ電流を低減できるヘテロ接合ダイオード構造を適用したものであるが、図15や図16に示すように、スイッチ素子の一部に内蔵された環流ダイオードとして使用しても同様の効果を有する。すなわち、図15は、炭化珪素からなるMOSFETにヘテロダイオードが内蔵された例を示し、第1導電型の基板領域41及びドリフト領域42からなる第1の半導体領域に、第1導電型のソース領域43と第2導電型のベース領域44が形成されている。また、ドリフト領域42,ベース領域44,及びソース領域43に接するように、ゲート絶縁膜45を介してゲート電極46が形成されている。また、ベース領域44とソース領域43はソース電極47に接続され、基板領域41はドレイン電極48に接続されている。さらに、ドリフト領域42とはバンドギャップ幅が異なり、多結晶シリコンからなるヘテロ半導体領域49がドリフト領域42とヘテロ接合を形成するように配置されている。なお、ヘテロ半導体領域49はソース電極43に接続されている。また、MOSFETが形成されている活性領域の外周端部には電界緩和領域50が形成されている。このように、MOSFETの内蔵環流ダイオードとして用いられる場合においても、ヘテロ接合ダイオードに起因する漏れ電流を低減することができる。
In the above-described embodiment, the heterojunction diode structure that can reduce the leakage current described in the first embodiment is applied to a part of the switch element that drives the heterojunction at the gate. As shown in FIG. 4, the same effect can be obtained even when the circuit is used as a freewheeling diode built in a part of the switch element. That is, FIG. 15 shows an example in which a heterodiode is built in a MOSFET made of silicon carbide, and the first conductive type source region is formed in the first semiconductor region made of the first conductive
また、図16においても同様に、炭化珪素からなるJFETにヘテロダイオードが内蔵された場合でも同様の効果を得ることができる。図16は、第1導電型の基板領域51及びドリフト領域52からなる第1の半導体領域に、第1導電型のソース領域53と第2導電型のゲート領域54が形成されており、ゲート領域54はゲート電極55に接続されている。また、ソース領域53はソース電極56に接続され、基板領域51はドレイン電極57に接続されている。さらに、ドリフト領域52とはバンド幅が異なり、多結晶シリコンからなるヘテロ半導体領域58がドリフト領域52とヘテロ接合を形成するように配置されている。なお、本実施形態では、ソース領域53とヘテロ半導体領域58は奥行き方向に交互に形成され、ヘテロ半導体領域49はソース電極56に接続されている。また、JFETが形成されている活性領域の外周端部には、電界緩和領域59が形成されている。このように、JFETの内蔵環流ダイオードとして用いられた場合であっても、ヘテロ接合ダイオードに起因する漏れ電流を低減することができる。以上のように、いずれの場合であっても、トランジスタを構成する各部において少なくとも一部でも本発明の特徴である漏れ電流を低減可能なヘテロ接合ダイオードを有していれば、特に遮断性を大幅に向上することができる。
Similarly, in FIG. 16, the same effect can be obtained even when a hetero diode is built in a JFET made of silicon carbide. In FIG. 16, a first conductivity
以上、本発明者らによってなされた発明を適用した実施の形態について説明したが、この実施の形態による本発明の開示の一部をなす論述及び図面により本発明は限定されることはない。例えば、上記実施形態では、基板材料は炭化珪素であるとしたが、基板材料はシリコン,シリコンゲルマニウム,窒化ガリウム,ダイヤモンド等のその他の半導体材料であってもよい。また、炭化珪素のポリタイプは4Hタイプであるとしたが、6H,3C等のその他のポリタイプであってもよい。また、半導体装置は、第2の電極5(ドレイン電極28,48,57)と第1の電極4(ソース電極27,47,56)とをドリフト領域2,22,42,52を挟んで対向するように配置し、両電極間に流れる電流を立て方向に流す、いわゆる縦型構造のダイオード又はトランジスタとして説明してきたが、第2の電極5(ドレイン電極28,48,57)と第1の電極4(ソース電極27,47,56)とを同一主面上に配置し、電流を横方向に流す、いわゆる横型構造のダイオード又はトランジスタであっても構わない。また、ヘテロ半導体領域3,23,49,58及び第2のヘテロ半導体領域9,24に用いる材料として多結晶シリコンを用いたが、炭化珪素とヘテロ接合を形成する材料であれば、単結晶シリコン,アモルファスシリコン等のその他のシリコン材料、ゲルマニウムやシリコンゲルマニウム等のその他の半導体材料、6H,3C等の炭化珪素のその他のポリタイプ等の材料であってもよい。また、ドリフト領域2,22,42,52としてN型の炭化珪素を、ヘテロ半導体領域3,23,49,58としてP型の多結晶シリコンを用いているが、N型の炭化珪素とP型の多結晶シリコン、P型の炭化珪素とP型の多結晶シリコン、P型の炭化珪素とN型の多結晶シリコン等、その他の組み合わせであってもよい。このように、この実施の形態に基づいて当業者等によりなされる他の実施の形態、実施例及び運用技術等は全て本発明の範疇に含まれることは勿論であることを付け加えておく。
As mentioned above, although embodiment which applied the invention made by the present inventors was described, this invention is not limited by the description and drawing which make a part of indication of this invention by this embodiment. For example, in the above embodiment, the substrate material is silicon carbide, but the substrate material may be other semiconductor materials such as silicon, silicon germanium, gallium nitride, and diamond. In addition, although the polytype of silicon carbide is the 4H type, other polytypes such as 6H and 3C may be used. In the semiconductor device, the second electrode 5 (
1:基板領域
2:ドリフト領域
3:ヘテロ半導体領域
4:第1の電極
5:第2の電極
100:第1の半導体領域
1: substrate region 2: drift region 3: hetero semiconductor region 4: first electrode 5: second electrode 100: first semiconductor region
Claims (5)
前記第1の電極は、第1の電極と前記半導体基体の仕事関数差が少なくとも前記ヘテロ半導体領域と半導体基体の仕事関数差よりも大きくなる金属材料により形成されていることを特徴とする半導体装置。 A semiconductor substrate of a first conductivity type; a hetero semiconductor region in contact with one main surface of the semiconductor substrate and having a band gap width different from the band gap width of the semiconductor substrate; and a first electrode in contact with the hetero semiconductor region A semiconductor device having a second electrode in contact with the semiconductor substrate,
The first electrode is formed of a metal material in which a work function difference between the first electrode and the semiconductor substrate is at least larger than a work function difference between the hetero semiconductor region and the semiconductor substrate. .
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