JP2007241785A

JP2007241785A - データ処理装置

Info

Publication number: JP2007241785A
Application number: JP2006065093A
Authority: JP
Inventors: Masayuki Hirabayashi; 正幸平林
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 2006-03-10
Filing date: 2006-03-10
Publication date: 2007-09-20

Abstract

【課題】データ処理能力アップが必要な時だけクロック周波数を上昇し、データ処理能力アップが必要なくなるとクロック周波数を下降することにより、消費電力を低減できるデータ処理装置を提供する。
【解決手段】メモリ制御回路４、複数の遅延回路を含むクロック制御回路１１などを有するデータ処理装置において、メモリ５に対するデータ転送リクエストを検出したらデータ処理回路（復調回路１、誤り訂正回路２、ホストＩ／Ｆ回路３）に供給するクロックを高い方に切り換え、一定期間検出しなかったらクロックを低い方に切り換えることにより、データ処理能力アップが必要な時だけクロック周波数を上昇させ、データ処理能力アップが必要なくなるとクロック周波数を下降させる。さらに、クロック切り換えは、各データ処理回路からのデータ転送リクエストの組み合わせにより段階的に行う。
【選択図】図１

Description

本発明は、データ処理装置の動作クロック切り換え制御に適用して有効な技術に関するものである。

例えば、同期回路で構成されたデータ処理装置においては、クロック信号に同期して自己に供給されるデータ入力信号の取り込み動作を行う種々の機能回路ブロックが含まれており、通常、これらの機能回路ブロックには常時一定のクロック信号が供給されるように構成される。しかし、回路規模が大きくなり動作速度が上昇してくると、クロック信号が常時一定に入力されていることだけで大きな電力が消費されるようになる。

そこで、特許文献１では、複数のＣＰＵを備えるマルチプロセッサシステムにおいて、プロセッサバスを監視することで個々のＣＰＵの動作状態を検出するプロセッサバス監視部と、システムの負荷状態を監視するシステム状態監視部とを設け、キー入力待ちなどのために特定のＣＰＵに対する負荷が少ない状態が続くと、そのことがプロセッサバス監視部などによってシステム状態制御部に通知され、システム状態制御部はクロック切り換え部に指令して、当該ＣＰＵへ供給するクロックを低い周波数に切り換える技術を開示している。

また、特許文献２では、ＰＣＩバス使用要求およびコマンド実行要求を監視して、今後のＰＣＩバス使用見込みの有無を事前に検出し、上記の検出結果に基づいて「ＰＣＩバスがアイドル状態であり、かつ当面はどのＰＣＩデバイスもＰＣＩバスを使用する見込みがない」と判断して切り換えることにより、コンピュータシステムの正常動作およびシステム性能の確保を保障した上で、当該コンピュータシステム全体の消費電力を低減させる技術を開示している。
特開平８−６６８１号公報特開２００２−７３１６号公報

ところで、一般に、データ処理装置は、アイドル状態以外では一定のクロック周波数で動作させるが、動作状態でも必要に応じてクロック周波数を上下させることが可能な場合もある。例えば、光ディスク記録再生装置ではデータ処理にメモリを使用することが一般的であるが、ディスク記録再生の倍速によってメモリに必要なバンド幅が大きく異なり、高倍速記録再生では必要なバンド幅が低倍速記録再生では過剰なバンド幅となる場合があるため、低倍速記録再生時にクロック周波数を下げてバンド幅を抑えれば、さらに消費電力の低下が期待できる。

そこで、本発明の目的は、上記した課題を解決し、データ処理能力アップが必要な時だけクロック周波数を上昇し、データ処理能力アップが必要なくなるとクロック周波数を下降することにより、消費電力を低減できるデータ処理装置を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

本発明のデータ処理装置では、以下のような技術手段を採用する。すなわち、メモリに対するデータ転送リクエスト（データ転送要求信号）を検出したらデータ処理回路に供給するクロックを高い方に切り換え、一定期間検出しなかったらクロックを低い方に切り換えることにより、データ処理能力アップが必要な時だけクロック周波数を上昇させ、データ処理能力アップが必要なくなるとクロック周波数を下降させる。さらに、クロック切り換えは、各データ処理回路からのデータ転送リクエストの組み合わせにより段階的に行う。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。

本発明によれば、データ処理装置内のデータ転送リクエストの組み合わせに基づいて、データ処理装置内でクロック周波数の変更を行うことができるので、データ処理能力アップが必要な時だけクロック周波数を上昇させ、データ処理能力アップが必要なくなるとクロック周波数を下降させるため、消費電力を低減することができる。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。

以下、本発明をＤＶＤ（ＤｉｇｉｔａｌＶｅｒｓａｔｉｌｅＤｉｓｃ）再生ドライブのデータ処理装置に適用した場合の各実施の形態を説明する。

（第１の実施の形態）
図１は、本発明の第１の実施の形態であるデータ処理装置を示すブロック図である。本実施の形態のデータ処理装置は、復調回路１、誤り訂正回路２、ホストＩ／Ｆ回路３、メモリ制御回路４、メモリ５、クロック発振回路６、分周回路７、マルチプレクサ８，９，１０、クロック制御回路１１などから構成される。

復調回路１は、入力されたデータｉｎ＿ｄａｔａを８／１６復調し、メモリ制御回路４を介してメモリ５に書き込むデータ処理回路である。

誤り訂正回路２は、メモリ５に書き込まれたデータをメモリ制御回路４を介して読み出し、誤り訂正を施したデータをメモリ５に書き込むデータ処理回路である。

ホストＩ／Ｆ回路３は、誤り訂正が施されたデータをメモリ制御回路４を介してメモリ５から読み出し、スクランブルを解いてホストコンピュータに出力（ｏｕｔ＿ｄａｔａ）するデータ処理回路である。

メモリ制御回路４は、復調回路１、誤り訂正回路２、ホストＩ／Ｆ回路３からのデータ転送リクエストｄｅｍ＿ｄｒｅｑ，ｅｃｃ＿ｄｒｅｑ，ａｔａ＿ｄｒｅｑに応じてデータ転送アクノリッジｄｅｍ＿ｄａｃｋ，ｅｃｃ＿ｄａｃｋ，ａｔａ＿ｄａｃｋを出力し、メモリ５に対してデータ入出力を行う。

クロック発振回路６は、データ処理装置を動作させるクロックｓｏｕｒｃｅを出力する。

分周回路７は、クロック発振回路６から出力されたクロックを１／２，１／４，１／８に分周する。ｓｏｕｒｃｅ／２，ｓｏｕｒｃｅ／４，ｓｏｕｒｃｅ／８は分周回路７から出力される１／２，１／４，１／８の分周クロックを示す。ｃｌｏｃｋはマルチプレクサ８，９，１０により選択されたクロックである。

マルチプレクサ８，９，１０は、クロック制御回路１１の出力のクロック切り換え信号ｓｅｌ０，ｓｅｌ１，ｓｅｌ２によりクロック発振回路６からのクロック出力、および分周回路７からのクロック出力を選択して出力する。

クロック制御回路１１は、データ転送リクエストｄｅｍ＿ｄｒｅｑ，ｅｃｃ＿ｄｒｅｑ，ａｔａ＿ｄｒｅｑに応じてクロック切り換え信号ｓｅｌ０，ｓｅｌ１，ｓｅｌ２を介してマルチプレクサ８，９，１０を制御し、最適な動作クロックｃｌｏｃｋを選択する。クロック切り換え信号ｓｅｌ２＝“Ｈ”の時はｃｌｏｃｋ＝ｓｏｕｒｃｅが選択され、ｓｅｌ２＝“Ｌ”かつｓｅｌ１＝“Ｈ”の時はｃｌｏｃｋ＝ｓｏｕｒｃｅ／２、ｓｅｌ２＝ｓｅｌ１＝“Ｌ”かつｓｅｌ０＝“Ｈ”の時はｃｌｏｃｋ＝ｓｏｕｒｃｅ／４、ｓｅｌ２＝ｓｅｌ１＝ｓｅｌ０＝“Ｌ”の時はｃｌｏｃｋ＝ｓｏｕｒｃｅ／８が選択される。

復調回路１、誤り訂正回路２、ホストＩ／Ｆ回路３からデータ転送リクエストｄｅｍ＿ｄｒｅｑ，ｅｃｃ＿ｄｒｅｑ，ａｔａ＿ｄｒｅｑが出力されると、メモリ制御回路４はデータ転送アクノリッジｄｅｍ＿ｄａｃｋ，ｅｃｃ＿ｄａｃｋ，ａｔａ＿ｄａｃｋを出力し、メモリ５に対してデータ入出力を行う。これらのデータ転送リクエストに応じて、クロック制御回路１１がその時々のデータ処理装置に最適な動作クロックを選択することができる。

図２は、図１のクロック制御回路１１の詳細を示すブロック図である。クロック制御回路１１は、遅延回路２０，２１，２２、ＯＲ回路２３、ＡＮＤ回路２４などから構成される。

遅延回路２０，２１，２２は、各々データ転送リクエストｄｅｍ＿ｄｒｅｑ，ｅｃｃ＿ｄｒｅｑ，ａｔａ＿ｄｒｅｑの立ち下がりエッジを遅延させる。遅延回路２０，２１，２２は、シフトレジスタとＯＲ回路で構成でき、シフトレジスタの段数を変えることにより各々に最適な遅延量を与えることができる。最適な遅延量とは、例えばデータ転送リクエストｄｅｍ＿ｄｒｅｑ，ｅｃｃ＿ｄｒｅｑ，ａｔａ＿ｄｒｅｑが一定周期で出力されている間は遅延回路の出力が“Ｌ”に落ちない程度の遅延量である。

遅延回路２０，２１，２２の各出力ｄｅｍ＿ｄｌｙ，ｅｃｃ＿ｄｌｙ，ａｔａ＿ｄｌｙは、各々データ転送リクエストｄｅｍ＿ｄｒｅｑ，ｅｃｃ＿ｄｒｅｑ，ａｔａ＿ｄｒｅｑの立ち上がりエッジを検出すると直ぐに“Ｈ”になるが、立ち下りエッジを検出しても遅延回路により決まる一定時間は“Ｌ”にならない。

遅延回路２０の出力ｄｅｍ＿ｄｌｙはｓｅｌ０としてマルチプレクサ８に出力される。遅延回路２１の出力ｅｃｃ＿ｄｌｙと遅延回路２２の出力ａｔａ＿ｄｌｙはＯＲ回路２３とＡＮＤ回路２４に入力され、ＯＲ回路２３の出力はｓｅｌ１としてマルチプレクサ９に出力される。また、ＡＮＤ回路２４の出力はｓｅｌ２としてマルチプレクサ１０に出力される。これにより、ｅｃｃ＿ｄｌｙとａｔａ＿ｄｌｙのどちらかが“Ｈ”の時、ｓｅｌ１が“Ｈ”になり、ｅｃｃ＿ｄｌｙとａｔａ＿ｄｌｙが共に“Ｈ”の時、ｓｅｌ２が“Ｈ”になる。

図３は、図２の遅延回路２０の詳細を示すブロック図である。遅延回路２０は、Ｄフリップフロップ３０，３１，３２、ＯＲ回路３３などから構成される。遅延回路２１，２２も同様の構成である。

Ｄフリップフロップ３０，３１，３２は、直列に接続されてシフトレジスタを構成している。

ＯＲ回路３３は、Ｄフリップフロップ３０，３１，３２の出力の論理和を出力することにより、データ転送リクエストｄｅｍ＿ｄｒｅｑの立ち下がりエッジを遅延させることができる。

次に、本発明の第１の実施の形態であるデータ処理装置の動作をタイミングチャートで説明する。ＤＶＤは、１ブロック（３２ｋバイト）単位でデータ処理が行われる。図４は、ＤＶＤ２ブロック分のデータ処理のタイミングチャートであり、図１、図２のクロック制御回路１１の入出力信号と内部信号、および選択されたデータ処理クロックを示す。

ｄｅｍ＿ｄｒｅｑ，ｅｃｃ＿ｄｒｅｑ，ａｔａ＿ｄｒｅｑは、復調回路１、誤り訂正回路２、ホストＩ／Ｆ回路３からのデータ転送リクエストである。ｄｅｍ＿ｄｌｙ，ｅｃｃ＿ｄｌｙ，ａｔａ＿ｄｌｙは、復調回路１、誤り訂正回路２、ホストＩ／Ｆ回路３からのデータ転送リクエストの立ち下がりのみを遅延した信号である。ｓｅｌ０，ｓｅｌ１，ｓｅｌ２はクロック選択信号であり、ｃｌｏｃｋはクロック発振回路６の出力ｓｏｕｃｅの１／８，１／４，１／２，１／１のどれがデータ処理クロックとして選択されているかを示す。

復調データ転送、誤りデータ転送、ホストＩ／Ｆデータ転送は、各々ＤＶＤのブロック０、ブロック１のデータを処理中であることを示す。例えば、ｂｌｏｃｋ０−ｄｅｍは、復調回路１がブロック０のデータを処理中であることを示す。ブロック０の復調データがメモリ５に格納されると、次にブロック０のデータに対して誤り訂正が行われ、誤り訂正が完了すると、ホストからの要求に応じてブロック０のデータがスクランブルを解かれて出力されるという処理手順となる。

復調回路１は、入力されたデータを８／１６復調して出力するため、ディスクの回転速度に応じた一定周期でデータ転送リクエストが発生する。誤り訂正は、１ブロック分のデータがメモリに格納されてから行われるため、誤り訂正回路２はメモリ５に１ブロック分格納毎に集中的にデータ転送リクエストが発生する。また、ホストＩ／Ｆ回路３は、ホストコンピュータからの要求に応じてデータ転送リクエストが発生する。なお、各データ転送リクエストが同時に発生した場合の各データ転送アクノリッジの出力選択方法は、何種類かあるが、ここではｄｅｍ＿ｄｒｅｑ＞ｅｃｃ＿ｄｒｅｑ＞ａｔａ＿ｄｒｅｑのように優先順位が決められているものとする。なお、図４では１ブロック分のデータ転送回数を簡略化して４回としているが、実際のデータ処理装置のデータ転送回数はこれに限定されるものではなく、通常は４回より多い。

タイミング１では、各ブロックからのデータ転送リクエストがなく、データ処理クロックｃｌｏｃｋは最低周波数である１／８が選択されている。

タイミング２では、データ転送リクエストｄｅｍ＿ｄｒｅｑが“Ｈ”となり、復調回路からデータ転送が要求されている。この時、ｄｅｍ＿ｄｌｙも“Ｈ”となる。データ転送リクエストが承認されると、ｄｅｍ＿ｄｒｅｑが“Ｌ”となるが、ｄｅｍ＿ｄｌｙは前述の遅延回路により“Ｈ”のままとなる。ｄｅｍ＿ｄｌｙが“Ｈ”になったことにより、クロック選択信号ｓｅｌ０も“Ｈ”になり、データ処理クロックは１／４にアップする。この状態で、復調回路はデータ処理およびメモリ制御回路とのデータ転送を行う。

タイミング３では、データ転送リクエストｅｃｃ＿ｄｒｅｑが“Ｈ”となり、誤り訂正回路からデータ転送が要求されている。この時、ｅｃｃ＿ｄｌｙも“Ｈ”となる。データ転送リクエストが承認されると、ｅｃｃ＿ｄｒｅｑが“Ｌ”となるが、ｅｃｃ＿ｄｌｙは前述の遅延回路により“Ｈ”のままとなる。ｅｃｃ＿ｄｌｙが“Ｈ”になったことにより、クロック選択信号ｓｅｌ１も“Ｈ”になり、データ処理クロックは１／２にアップする。この状態で、誤り訂正回路および復調回路はデータ処理およびメモリ制御回路とのデータ転送を行う。

タイミング４では、データ転送リクエストａｔａ＿ｄｒｅｑが“Ｈ”となり、ホストＩ／Ｆ回路からデータ転送が要求されている。この時、ａｔａ＿ｄｌｙも“Ｈ”となる。データ転送リクエストが承認されると、ａｔａ＿ｄｒｅｑが“Ｌ”となるが、ａｔａ＿ｄｌｙは前述の遅延回路により“Ｈ”のままとなる。ａｔａ＿ｄｌｙは“Ｈ”になったが、逆にｅｃｃ＿ｄｌｙが“Ｌ”となったことにより、クロック選択信号ｓｅｌ２は“Ｈ”にならず、データ処理クロックはアップせずに１／２を維持する。この状態で、ホストＩ／Ｆ回路および復調回路はデータ処理およびメモリ制御回路とのデータ転送を行う。

タイミング５では、再びデータ転送リクエストｅｃｃ＿ｄｒｅｑが“Ｈ”となり、誤り訂正回路からデータ転送が要求されている。この時、ｅｃｃ＿ｄｌｙも“Ｈ”となる。ａｔａ＿ｄｒｅｑに加えてｅｃｃ＿ｄｌｙが“Ｈ”になったことにより、クロック選択信号ｓｅｌ２が“Ｈ”になり、データ処理クロックは最大周波数である１にアップする。この状態で、誤り訂正回路、ホストＩ／Ｆ回路および復調回路はデータ処理およびメモリ制御回路とのデータ転送を行う。

タイミング６では、データ転送リクエストｅｃｃ＿ｄｒｅｑが“Ｌ”になっていることにより、ｅｃｃ＿ｄｌｙも“Ｌ”になり、クロック選択信号ｓｅｌ２が“Ｌ”になり、データ処理クロックは１／２にダウンする。この状態で、ホストＩ／Ｆ回路はデータ処理およびメモリ制御回路とのデータ転送を行う。

タイミング７では、データ転送リクエストａｔａ＿ｄｒｅｑが“Ｌ”になっていることにより、ａｔａ＿ｄｌｙも“Ｌ”になり、クロック選択信号ｓｅｌ１が“Ｌ”になる。既にｄｅｍｏ＿ｄｌｙが“Ｌ”になっていることにより、クロック選択信号ｓｅｌ０も“Ｌ”であるため、データ処理クロックは最低周波数である１／８にダウンする。

以上により、本発明の第１の実施の形態では、データ転送リクエストを検出したらデータ処理クロックを高い方に切り換え、一定期間検出しなかったらクロックを低い方に切り換えることにより、データ処理能力アップが必要な時だけクロック周波数を上昇させ、データ処理能力アップが必要なくなるとクロック周波数を下降させる。クロック切り換えは、復調回路１、誤り訂正回路２、ホストＩ／Ｆ回路３の各データ処理回路からのデータ転送リクエストの組み合わせにより段階的に行うため、常に必要十分なクロックを選択し、消費電力を低減することができる。

（第２の実施の形態）
図５は、本発明の第２の実施の形態であるデータ処理装置のクロック制御回路を示すブロック図である。本実施の形態のクロック制御回路５０は、遅延回路２０，２１，２２、ＯＲ回路５１、ＡＮＤ回路５２，５３，５４、ＯＲ回路５５、ＡＮＤ回路５６などから構成される。第１の実施の形態と同一な個所は説明を省略する。

クロック制御回路５０は、データ転送リクエストｄｅｍ＿ｄｒｅｑ，ｅｃｃ＿ｄｒｅｑ，ａｔａ＿ｄｒｅｑに応じてクロック切り換え信号ｓｅｌ０，ｓｅｌ１，ｓｅｌ２を介してマルチプレクサを制御し、最適な動作クロックｃｌｏｃｋを選択する。

ＯＲ回路５１において、遅延回路２０，２１，２２の出力ｄｅｍ＿ｄｌｙ，ｅｃｃ＿ｄｌｙ，ａｔａ＿ｄｌｙはＯＲ回路５１に入力され、出力はｓｅｌ０としてマルチプレクサ８に出力される。

ＡＮＤ回路５２，５３，５４において、ｄｅｍ＿ｄｌｙとｅｃｃ＿ｄｌｙはＡＮＤ回路５２に入力され、ｄｅｍ＿ｄｌｙとａｔａ＿ｄｌｙはＡＮＤ回路５３に入力され、ｅｃｃ＿ｄｌｙとａｔａ＿ｄｌｙはＡＮＤ回路５４に入力される。さらに、ＡＮＤ回路５２，５３，５４の出力はＯＲ回路５５に入力され、出力はｓｅｌ１としてマルチプレクサ９に出力される。

ＡＮＤ回路５６において、ｄｅｍ＿ｄｌｙ，ｅｃｃ＿ｄｌｙ，ａｔａ＿ｄｌｙはＡＮＤ回路５６に入力され、出力はｓｅｌ２としてマルチプレクサ１０に出力される。これにより、ｄｅｍ＿ｄｌｙ，ｅｃｃ＿ｄｌｙ，ａｔａ＿ｄｌｙのどれか１つが“Ｈ”の時にｓｅｌ０が“Ｈ”になり、どれか２つが“Ｈ”の時にｓｅｌ１が“Ｈ”になり、全てが“Ｈ”の時にｓｅｌ２が“Ｈ”になる。

よって、データ処理クロックはｄｅｍ＿ｄｌｙ，ｅｃｃ＿ｄｌｙ，ａｔａ＿ｄｌｙの全てが“Ｌ”の時に最低周波数である１／８になり、どれか１つが“Ｈ”の時に１／４になり、どれか２つが“Ｈ”の時に１／２になり、全てが“Ｈ”の時に最大周波数である１になる。

以上により、本発明の第２の実施の形態では、第１の実施の形態と同様に、データ転送リクエストを検出したらデータ処理クロックを高い方に切り換え、一定期間検出しなかったらクロックを低い方に切り換えることにより、データ処理能力アップが必要な時だけクロック周波数を上昇させ、データ処理能力アップが必要なくなるとクロック周波数を下降させる。クロック切り換えは、各データ処理回路からのデータ転送リクエストの組み合わせにより段階的に行うため、常に必要十分なクロックを選択し、消費電力を低減することができる。

また、第１の実施の形態では各データ処理回路からのデータ転送リクエストは同列扱いではなく、メモリに対してまず復調回路１がデータ転送を行い、次に誤り訂正回路２、最後にホストＩ／Ｆ回路３というＤＶＤの一連のデータ処理に適合したものであったのに対し、第２の実施の形態では各データ処理回路からのデータ転送リクエストを同列に扱うことができるため、各データ処理回路からのデータ転送に特に順番がないような、ランダムなデータ転送リクエストにも対応することができる。

（第３の実施の形態）
図６は、本発明の第３の実施の形態であるデータ処理装置を示すブロック図である。本実施の形態のデータ処理装置は、復調回路１、誤り訂正回路２、ホストＩ／Ｆ回路３、メモリ制御回路６０、メモリ５、クロック発振回路６、分周回路７、マルチプレクサ８，９，１０、クロック制御回路６１などから構成される。第１の実施の形態と同一な個所は説明を省略する。

メモリ制御回路６０は、復調回路１、誤り訂正回路２、ホストＩ／Ｆ回路３からのデータ転送リクエストｄｅｍ＿ｄｒｅｑ，ｅｃｃ＿ｄｒｅｑ，ａｔａ＿ｄｒｅｑに応じてデータ転送アクノリッジｄｅｍ＿ｄａｃｋ，ｅｃｃ＿ｄａｃｋ，ａｔａ＿ｄａｃｋを出力し、メモリ５に対してデータ入出力を行う。また、メモリ５のリフレッシュ実行中を示す信号ｒｅｆｒｅｓｈをクロック制御回路に出力する。

クロック制御回路６１は、データ転送リクエストｄｅｍ＿ｄｒｅｑ，ｅｃｃ＿ｄｒｅｑ，ａｔａ＿ｄｒｅｑ、およびメモリリフレッシュ実行中を示す信号ｒｅｆｒｅｓｈを監視してマルチプレクサを制御し、最適な動作クロックを選択する。

図７は、図６のクロック制御回路６１の詳細を示すブロック図である。クロック制御回路６１は、遅延回路２０，２１，２２、ＡＮＤ回路７１，７２，７３、ＡＮＤ回路７４，７５，７６、ＲＳフリップフロップ７７，７８，７９、ＯＲ回路８０、ＡＮＤ回路８１などから構成される。第１の実施の形態と同一な個所は説明を省略する。

ＡＮＤ回路７１，７２，７３において、遅延回路２０，２１，２２の出力ｄｅｍ＿ｄｌｙ，ｅｃｃ＿ｄｌｙ，ａｔａ＿ｄｌｙはＡＮＤ回路７１，７２，７３に入力され、論理積出力はＲＳフリップフロップ７７，７８，７９のセット信号として入力される。

ＡＮＤ回路７４，７５，７６において、遅延回路２０，２１，２２の出力ｄｅｍ＿ｄｌｙ，ｅｃｃ＿ｄｌｙ，ａｔａ＿ｄｌｙは反転されてＡＮＤ回路７４，７５，７６に入力され、論理積出力はＲＳフリップフロップ７７，７８，７９のリセット信号として入力される。

ＲＳフリップフロップ７７，７８，７９において、セット信号“Ｈ”入力により出力が“Ｈ”となり、リセット信号“Ｈ”入力により出力が“Ｌ”となる。

遅延回路２０，２１，２２の各出力ｄｅｍ＿ｄｌｙ，ｅｃｃ＿ｄｌｙ，ａｔａ＿ｄｌｙは、各々ｄｅｍ＿ｄｒｅｑ，ｅｃｃ＿ｄｒｅｑ，ａｔａ＿ｄｒｅｑの立ち上がりエッジを検出すると直ぐに“Ｈ”になるが、立ち下がりエッジを検出しても遅延回路により決まる一定時間は“Ｌ”にならない。

ＲＳフリップフロップ７７，７８，７９の各出力ｄｅｍ＿ｄｌｙ２，ｅｃｃ＿ｄｌｙ２，ａｔａ＿ｄｌｙ２は、各々ｄｅｍ＿ｄｒｅｑ，ｅｃｃ＿ｄｒｅｑ，ａｔａ＿ｄｒｅｑが“Ｈ”になった後のｒｅｆｒｅｓｈが“Ｈ”になるタイミングで“Ｈ”となる。また、各々ｄｅｍ＿ｄｒｅｑ，ｅｃｃ＿ｄｒｅｑ，ａｔａ＿ｄｒｅｑが“Ｌ”になった後、遅延回路により決まる一定時間後のｒｅｆｒｅｓｈ“Ｈ”のタイミングで“Ｌ”となる。

以上により、本発明の第３の実施の形態は、第１の実施の形態と同様に、データ転送リクエストを検出したらデータ処理クロックを高い方に切り換え、一定期間検出しなかったらクロックを低い方に切り換えることにより、データ処理能力アップが必要な時だけクロック周波数を上昇させ、データ処理能力アップが必要なくなるとクロック周波数を下降させる。クロック切り換えは、各データ処理回路からのデータ転送リクエストの組み合わせにより段階的に行うため、常に必要十分なクロックを選択し、消費電力を低減することができる。

さらに、第３の実施の形態では、メモリリフレッシュ実行中を示す信号ｒｅｆｒｅｓｈを監視して、メモリリフレッシュ実行中にのみクロックを切り換えるため、データ転送途中でのクロック切り換えが発生せず、クロック切り換えによるデータ転送エラーが発生する危険性を回避することができる。

なお、第３の実施の形態では、メモリ制御回路からメモリリフレッシュ実行中を示す信号ｒｅｆｒｅｓｈをクロック制御回路に入力しているが、メモリ制御回路からクロック制御回路に各データ転送の終了タイミングを入力しても良く、この場合にも同様に、データ転送途中でのクロック切り換えが発生せず、データ転送エラーが発生する危険性を回避することができる。

上記各実施の形態では、本発明をＤＶＤ再生ドライブのデータ処理装置に適用した場合を例として説明したが、本発明は上記各実施の形態に限定されるものではなく、例えばＤＶＤ記録ドライブ、ＤＶＤ記録再生ドライブのデータ処理装置などのように、その主旨を逸脱しない範囲で種々に変形して実施することができるものである。

本発明は、ＤＶＤ再生ドライブ、ＤＶＤ記録ドライブ、ＤＶＤ記録再生ドライブのデータ処理装置などのように、このデータ処理装置の動作クロック切り換え制御に適用して有効である。

本発明の第１の実施の形態であるデータ処理装置を示すブロック図である。本発明の第１の実施の形態であるデータ処理装置のクロック制御回路を示すブロック図である。本発明の第１の実施の形態であるデータ処理装置の遅延回路を示すブロック図である。本発明の第１の実施の形態であるデータ処理装置の動作を説明するタイミングチャートである。本発明の第２の実施の形態であるデータ処理装置のクロック制御回路を示すブロック図である。本発明の第３の実施の形態であるデータ処理装置を示すブロック図である。本発明の第３の実施の形態であるデータ処理装置のクロック制御回路を示すブロック図である。

符号の説明

１…復調回路、２…誤り訂正回路、３…ホストＩ／Ｆ回路、４…メモリ制御回路、５…メモリ、６…クロック発振回路、７…分周回路、８，９，１０…マルチプレクサ、１１…クロック制御回路、２０，２１，２２…遅延回路、２３…ＯＲ回路、２４…ＡＮＤ回路、３０，３１，３２…Ｄフリップフロップ、３３…ＯＲ回路、５０…クロック制御回路、５１…ＯＲ回路、５２，５３，５４…ＡＮＤ回路、５５…ＯＲ回路、５６…ＡＮＤ回路、６０…メモリ制御回路、６１…クロック制御回路、７１，７２，７３…ＡＮＤ回路、７４，７５，７６…ＡＮＤ回路、７７，７８，７９…ＲＳフリップフロップ、８０…ＯＲ回路、８１…ＡＮＤ回路。

Claims

複数のデータ処理回路からのメモリに対するデータ転送要求信号に基づきデータ転送を制御するメモリ制御回路と、前記データ転送要求信号を後方に引き伸ばす複数の遅延回路と、前記複数の遅延回路の出力の組み合わせによりデータ処理装置の動作クロックを切り換えるクロック制御回路を有し、
前記データ転送要求信号を検出したら前記動作クロックを高い方に切り換え、一定期間前記データ転送要求信号を検出しなかったら前記動作クロックを低い方に切り換えることを特徴とするデータ処理装置。
請求項１記載のデータ処理装置において、
前記クロック制御回路は、前記遅延回路の出力の、論理積を行うＡＮＤ回路と、論理和を行うＯＲ回路を有し、前記遅延回路と前記ＡＮＤ回路と前記ＯＲ回路の出力により前記動作クロックを切り換えることを特徴とするデータ処理装置。
請求項１記載のデータ処理装置において、
前記クロック制御回路は、複数の前記データ転送要求信号の検出された信号数により前記動作クロックの周波数を切り換えることを特徴とするデータ処理装置。
複数のデータ処理回路からのメモリに対するデータ転送要求信号に基づきデータ転送を制御するメモリ制御回路と、前記データ転送要求信号を後方に引き伸ばす複数の遅延回路と、前記複数の遅延回路の出力の組み合わせによりデータ処理装置の動作クロックを切り換えるクロック制御回路を有し、
前記データ転送要求信号を検出したら前記メモリに対するリフレッシュ実行のタイミングで前記動作クロックを高い方に切り換え、一定期間前記データ転送要求信号を検出しなかったら前記メモリに対するリフレッシュ実行のタイミングで前記動作クロックを低い方に切り換えることを特徴とするデータ処理装置。