JP2022538743A - 切換式適応クロッキングのための方法及び装置 - Google Patents

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Abstract

切換式適応クロッキングが提供される。切換式適応クロッキング回路は、デジタル制御発振器、クロック発生器、及びグリッチフリーマルチプレクサを含む。切換式適応クロッキング回路は、電圧ドループの検出を受けて、出力クロックのソースを、クロックソースによって生成されるメインクロックから、デジタル制御発振器によって生成されるデジタル制御発振器クロックに適応的に切り換え、そして、電圧ドループからの回復後に迅速にメインクロックに切り換え戻す。

Description

この出願は、METHOD AND APPARATUS FOR SWITCHED ADAPTIVE CLOCKINGと題されて２０１９年６月２７日に出願された米国特許出願第１６／４５５，１６２号に対する優先権を主張するものであり、それをその全体にてここに援用する。
この開示は、適応クロッキング技術に関し、特に、電圧の一時的な低下に比例してクロック周波数を適応させることに関する。
回路の最大動作周波数は、回路のクリティカルパスの遅延によって決定される。最大動作周波数は、供給電圧により生成されるノイズ（交流（ＡＣ）及び直流（ＤＣ））によって影響を受ける。
大きいスイッチング負荷は、供給電圧の一時的な低下（電圧ドループとも呼ばれる）につながる高速な電流勾配（電流のサージ）によって特徴付けられる。これらの条件下で回路の機能的精度を保証する従来の方法は、周波数保護バンド（ガードバンド）を使用しており、これは、供給電圧の下落中の不具合を防止するために、所与の動作電圧での最大許容周波数と同じ電圧での動作周波数との間にマージンを設けるものである。
固定された控えめに選択される動作周波数は、スループット低下という代償の下で、供給電圧の一時的な低下に対する回路レジリエンシを提供する。あるいは、電力を犠牲にして最大許容周波数で回路を動作させことを可能にするよう、所与の動作電圧に電圧保護バンドが付加される。
以下の詳細な説明が進むにつれて、そして、図面を参照することで、特許請求に係る事項の実施形態の特徴が明らかになる。図面において、同様の部分は似通った参照符号で示す。
電源及び切換式適応クロッキングを実行するためのダイ上の機能ブロックを含むシステムのブロック図である。 図１に示す切換式適応クロッキング回路の一実施形態である。 図１に示す切換式適応クロッキング回路の他の一実施形態である。 図２に示す切換式適応クロッキング回路の初期化を示すフローグラフである； 切換式適応クロッキング回路の初期化後の、図２に示す切換式適応クロッキング回路の動作方法を示すフロー図である。 切換式適応クロッキング回路の初期化後の、図２に示す切換式適応クロッキング回路の他の動作方法を示すフロー図である。 図２に示すデジタル制御発振器を用いて動的電圧周波数スケーリングを実行する方法のフロー図である。 切換式適応クロッキング回路を含むコンピュータシステムの一実施形態のブロック図である。
以下の詳細な説明は、特許請求される事項の例示的な実施形態を参照しながら進められることになるが、その数多くの代替、変更、及び変形が当業者に明らかになる。従って、特許請求される事項は、広く見られて、添付の請求項に記載されるように定められることが意図される。
性能を向上させるべく周波数保護バンドを減らすために、又は供給電圧の一時的な低下に対してレジリエントでありながら電力を低減させるべく電圧保護バンドを減らすために、様々な適応クロッキング技術が提案されてきた。それらの技術は、供給電圧の一時的な低下に応答してクロック周波数を低くすることに頼っている。しかしながら、それらは、（ｉ）適応モードに入るのが遅いこと、（ｉｉ）供給電圧の一時的な低下の間の適応の粒度が粗いこと、及び／又は（ｉｉｉ）元のクロック周波数への回復が遅いことに起因して、多大な性能インパクトを被ることが多い。
切換式適応クロッキング（switched adaptive clocking；ＳＡＣ）は、供給電圧の一時的な低下に比例してクロック周波数を適応させる非常に高速な方法を提供する一方で、供給電圧の一時的な低下が終了したときに（すなわち、供給電圧が回復して通常の供給電圧になった後に）元のクロック周波数への高速な回復も実行する。
以下に説明する詳細を参照して発明の様々な実施形態及び態様が記述され、添付の図面が様々な実施形態を示す。以下の説明及び図面は、発明の例示であり、発明を限定するものとして解釈されるべきでない。本発明の様々な実施形態の完全なる理解を提供するために、数多くの具体的詳細が記述される。しかしながら、場合により、本発明の実施形態の簡潔な説明を提供するために、周知の又は従来通りの詳細は記述されていない。
明細書における“一実施形態”又は“ある実施形態”への言及は、その実施形態に関連して説明される特定の機構、構造、又は特性が、発明の少なくとも１つの実施形態に含まれ得ることを意味する。故に、本明細書の様々な箇所に“一実施形態において”という言い回しが現れることは、必ずしも全てが同一の実施形態について言及しているわけではない。
図１は、切換式適応クロッキングを実行するためのダイ１０４上の機能ブロックを含むシステム１００のブロック図である。負荷電流の大きい変化に応答して、ダイ１０４上の機能ブロックに電圧の一時的な低下（電圧ドループとも呼ばれる）が生じ得る。電圧ドループは、ダイ１０４にかかる供給電圧の、速くて、時には凸凹な、低下をもたらし得る。
ダイ１０４上の電圧レギュレータ１０２は、固定電圧（Ｖｃｃ－クロック発生器）を提供し、すなわち、“クリーンサプライ”と呼ばれることがあるノイズが非常に少ないレギュレートされた電力レールを提供する。電圧レギュレータ１０２はまた、固定電圧（Ｖｃｃ－クロック発生器）と比較して、いっそう負荷誘起ノイズによる影響を受ける負荷電圧（Ｖｃｃ－コア）を提供する。負荷電圧（Ｖｃｃ－コア）は、“ノイジーサプライ”と呼ばれることがある負荷電源から流れ出る。
負荷電圧（Ｖｃｃ－コア）は、ダイ１０４内のコア（図示せず）における作業負荷に応じた電圧ドループを受ける。ドループ検出器回路１０８が、電圧ドループを検出し、そして、電圧ドループが検出されたことを、ドループ検出器信号１２０を介して指し示す。
クロックソース回路１０６が、基準クロックＲｅｆＣＬＫ１１２と、クロック比１ １１４及びクロック比２ １１６なる２つのクロック比とを生成し、これらが切換式適応クロッキング回路１１０によって使用されて、供給電圧の一時的な低下に比例して出力クロック（出力ＣＬＫ１１８）の周波数を適応させる非常に高速な方法を提供する。
図２は、図１に示す切換式適応クロッキング回路１１０の一実施形態である。切換式適応クロッキング回路１１０は、クロック発生器２０２、デジタル制御発振器（digitally controlled oscillator；ＤＣＯ）２０４、及びグリッチフリー（glitch free）マルチプレクサ２０６を含む。クロック発生器２０２は、通常動作中にロックされる周波数ロックループ（Frequency Locked Loop；ＦＬＬ）又は位相ロックループ（Phase locked loop；ＰＬＬ）として実装され得る。
クロック発生器には、電圧レギュレータ１０２からの固定電圧（Ｖｃｃ－クロック発生器）によって、すなわち、“クリーンサプライ”と呼ばれることがあるノイズが非常に少ないレギュレートされた電力レールによって電力が供給される。クロック発生器２０２は、ジッタが低くて所望レベルの性能に通じるメインクロック（メインＣＬＫ２１６）のために安定したクロック周波数を維持することができる。
デジタル制御発振器（ＤＣＯ）２０４には、固定電圧（Ｖｃｃ－クロック発生器）よりもノイズが多い負荷電圧（Ｖｃｃ－コア）によって電力が供給される。負荷電圧（Ｖｃｃ－コア）は、コア（図示せず）における作業負荷に応じた電圧ドループを受ける。デジタル制御発振器２０４は、電圧ドループに応答したクリティカルパスの遅延を追跡することができ、従って、電圧ドループの結果としての供給電圧変動に比例して伸長される（すなわち、クロック周期が長くなる（又は周波数が下がる））デジタル制御発振器クロック（ＤＣＯクロック２１４）を生成する。
クロック発生器２０２は、タイミング違反を防止するために出力ＣＬＫ１１８が伸長することを必要とするドループイベントにゆっくりと応答し得る。クロック発生器２０２はまた、電圧ドループが治まった後に、ターゲット周波数にゆっくりと回復し得る。
切換式適応クロッキング回路１１０は、デジタル制御発振器２０４及びクロック発生器２０２を含むことで、電圧ドループの存在下でメインＣＬＫ２１６からＤＣＯ ＣＬＫ２１４に適応的に切り換わり、そして、電圧ドループからの回復に際しメインＣＬＫ２１６に迅速に切り換わり戻る。
切換式適応クロッキング回路１１０は、クロック発生器２０２によって提供される常時ロックされたメインＣＬＫ２１６と、デジタル制御発振器２０４によって提供されるドループ伸長可能なクロック（ＤＣＯ ＣＬＫ２１４）との間での、迅速で途切れのない切り換えを提供する。これは、保護バンドを減らし、性能を向上させ、出力ＣＬＫ１１８の回復レイテンシを短縮する。さらに、切換式適応クロッキング回路１１０は、最小限の較正を必要とするのみである。
図２に示すように、クロック発生器２０２及びデジタル制御発振器２０４の双方に基準クロックＲｅｆＣＬＫ１１２が入力される。メインＣＬＫ２１６の周波数及びＤＣＯ ＣＬＫ２１４の周波数は、それぞれのクロック比及びＲｅｆＣＬＫ１１２に依存する。１つのクロック比信号（クロック比１ １１４）がクロック発生器２０２に入力されるとともに、別の１つのクロック比信号（クロック比２ １１６）がデジタル制御発振器２０４に入力され、メインＣＬＫ２１６（クロック発生器２０２の出力クロック）及びＤＣＯ ＣＬＫ２１４（デジタル制御発振器２０４の出力クロックの周波数）を変更することができることを可能にする。ある実施形態において、デジタル制御発振器２０４は、クロック発生器２０２によって出力されるメインＣＬＫ２１６の周波数に等しい又は僅かに遅い周波数を有するＤＣＯ ＣＬＫ２１４を出力するよう、閉ループ周波数ロックループを介して較正（“同調”）される。
出力ＣＬＫ１１８の周波数はクロック比信号に依存する。ある実施形態において、クロック比２ １１６はクロック比１ １１４よりも低く、メインＣＬＫ２１６の周波数よりも遅い周波数を有するＤＣＯ ＣＬＫ２１４を出力する。例えば、クロック比２ １１６は、２．８ＧＨｚの周波数を有するＤＣＯ ＣＬＫ２１４向けに選択されることができ、クロック比１ １１４は、３ＧＨｚクロックの周波数を有するメインＣＬＫ２１６向けに選択されることができ、ドループイベントの開始時にＤＣＯ ＣＬＫ２１４が選択されるときに、より低い周波数（２．８ＧＨｚ）を有する出力ＣＬＫ１１８を提供する。電圧ドループに応答してＤＣＯ ＣＬＫ２１４を伸長することに加えて、クロック比２ １１６をクロック比１ １１４よりも低く設定することは、電圧ドループを検出する際のレイテンシに起因した、電圧ドループの開始時の不具合を軽減させる。
ドループ検出器信号１２０の状態を用いて、グリッチフリーマルチプレクサ２０６に入力される２つのクロック（メインＣＬＫ２１６、ＤＣＯ ＣＬＫ２１４）のうちの一方を選択する。例えば、ドループ検出器信号１２０は、論理‘１’又は論理‘０’なる２つの論理状態を持つことができ、論理‘１’がメインＣＬＫ２１６を選択することができるとともに、論理‘０’がＤＣＯ ＣＬＫ２１４を選択することができ、その逆もまた然りである。電圧ドループが検出されないとき、ドループ検出器信号１２０の状態は、クロック比１でのロックされたメインＣＬＫ２１６が、出力ＣＬＫ１１８としてグリッチフリーマルチプレクサ２０６から出力されるように選択する。電圧ドループが検出されると、電圧ドループ検出器信号１２０の状態は、電圧ドループが検出されている間、クロック比２ １１６（クロック比２≦クロック比１）で較正された、等しい又は僅かに低い周波数のＤＣＯ ＣＬＫ２１４を選択する。電圧ドループが終了した（回復したとしても参照される）とき、ドループ検出器信号１２０の状態はメインＣＬＫ２１６を選択する。ＤＣＯ ＣＬＫ２１４は、Ｖｃｃ－コア（負荷電源レールとも呼ばれ得る）によって電力供給され、従って、電圧ドループの間、比例して伸長する。ＤＣＯ ＣＬＫ２１４は、電圧ドループの検出時にドループ伸長可能である。
図３は、図１に示す切換式適応クロッキング回路１１０の他の一実施形態である。図３は、クロック発生器２０２、デジタル制御発振器２０４、及びグリッチフリーマルチプレクサ２０６を含んでいる。出力ＣＬＫ１１８を提供するのにデジタル制御発振器２０４が使用されていない間に電力を節約するために、デジタル制御発振器２０４は、ＤＣＯイネーブル／ＤＣＯバイパス信号３０４を介して無効にされる。
電力センシティブな設計では、デジタル制御発振器２０４は、電圧ドループの検出に続く短いクロックゲーティング期間中を除いて、ＤＣＯイネーブル／ＤＣＯバイパス信号３０４を介して無効にされることができる。ゆっくりした変動を追跡するために閉ループ動作モードが使用される場合、ＤＣＯ ＣＬＫ２１４は、ドループが検出されたとき又はゆっくりした変動を追跡するためにその遅延を周期的に調整するときを除いて、無効にされることができる。図３に示す実施形態では、第２のマルチプレクサ３００が、ＤＣＯイネーブル／ＤＣＯバイパス信号３０４の状態に応じて、メインＣＬＫ２１６又はグリッチフリーマルチプレクサ２０６から出力されるクロック３０２のいずれかを、切換式適応クロッキング回路１１０に関する出力ＣＬＫ１１８として選択する。電圧ドループの間のみ、ＤＣＯ ＣＬＫ２１４が、グリッチフリーマルチプレクサ２０６から出力され、且つ、グリッチフリーマルチプレクサ２０６及び第２のマルチプレクサ３００を介した出力ＣＬＫ１１８として選択される。
グリッチフリーマルチプレクサ２０６は、クロック３０２のソースをメインＣＬＫ ２１６と開ループＤＣＯ ＣＬＫ２１４との間で、電圧ドループ検出も基づいて（ドループ検出器信号１２０がアサートされたときにメインＣＬＫ２１６からＤＣＯ ＣＬＫ２１４へとソースを切り換える）又は回復検出信号に基づいて（ドループ検出器信号１２０がアサート解除されたときにＤＣＯ ＣＬＫ２１４からメインＣＬＫ２１６へとソースを切り換える）、途切れなく切り換えることができる。
出力ＣＬＫ１１８を提供するのにデジタル制御発振器２０４が使用されていない間に電力を更に節約するために、デジタル制御発振器２０４は、一実施形態において２入力ＡＮＤゲートとして実装され得る論理ゲート３０６を介してクロックゲーティングされる。論理ゲート３０６への入力は、イネーブル信号及びドループ検出器信号１２０である。
図２に関連して説明した切換式適応クロッキングでは、最悪の場合の電圧ドループよりも遥かに小さいものであり得る電圧ドループの大きさに基づいて、ちょうど十分なだけＤＣＯ ＣＬＫ２１４が伸びるので、電圧ドループ中に最適な性能が達成される。グリッチフリーマルチプレクサ２０６を用いると、ソークロックをメインＣＬＫ２１６に切り換え戻すことが、メインＣＬＫ２１６の安定性を損なうことなく高速であり、それにより、電圧ドループからのいっそう速い回復を提供する。
図４は、図２に示す切換式適応クロッキング回路１１０の初期化を示すフロー図である。デジタル制御発振器は、その発振周波数がプログラマブルカウンタによってデジタル制御される電子発振器である。出力ＣＬＫ１１８のターゲット周波数が変化するたびに、デジタル制御発振器２０４は、選択されたクロック周波数に必要な周波数でデジタル制御発振器２０４が動作するようなプログラマブルカウンタの値を選択するように較正される。
ブロック４００にて、デジタル制御発振器２０４は、クロック比２ １１６≦クロック発生器２０２のクロック比１ １１４となるよう、閉ループ構成でＶＭＩＮに較正される。
ブロック４０２にて、デジタル制御発振器２０４は、電圧ドループを追跡するために開ループモードで動作する。デジタル制御発振器は、ターゲット周波数及びＶｃｃ－コアで動作する。
ブロック４０４にて、電圧ドループが検出された場合、処理はブロック４０６を続ける。そうでない場合、処理はブロック４０４を続ける。
ブロック４０６にて、ドループ検出器信号１２０がアサートされ、グリッチフリーマルチプレクサ２０６が、出力ＣＬＫ１１８のソースをＤＣＯ ＣＬＫ２１４に切り換える。ターゲット周波数及び電圧でテストが実行される。
ブロック４１０にてテストが合格であった場合、処理はブロック４１２を続ける。そうでない場合、処理はブロック４０８を続ける。
ブロック４０８にて、Ｖｃｃ－コア電圧が所定の小さいステップだけ僅かに上昇され、処理はブロック４１０を続ける。
ブロック４１２にて、較正コード（クロック比２）が記録される。
図５は、切換式適応クロッキング回路の初期化後の、図２に示す切換式適応クロッキング回路の動作方法を示すフロー図である。
ブロック５００にて、デジタル制御発振器が、図６に関連して説明した初期化プロセスにおいて選択された較正コードを用いて、開ループモードで動作される。
ブロック５０２にて、電圧ドループが検出された場合、処理はブロック５０４を続ける。そうでない場合、処理はブロック５００を続ける。
ブロック５０４にて、電圧ドループが検出され、ドループ検出器信号がアサートされ、グリッチフリーマルチプレクサが、出力ＣＬＫ１１８のソースをＤＣＯ ＣＬＫに切り換える。
ブロック５０６にて、電圧ドループが終了した場合、処理はブロック５０８を続ける。そうでない場合、処理は、電圧ドループが終わるまでブロック５０６を続ける。
ブロック５０８にて、ドループ検出器信号がアサート解除され、グリッチフリーマルチプレクサが、出力ＣＬＫ１１８のソースをメインＣＬＫに切り換える。
図６は、切換式適応クロッキング回路の初期化後の、図２に示す切換式適応クロッキング回路の他の動作方法を示すフロー図である。
ブロック６００にて、デジタル制御発振器２０４が、図６に関連して説明した初期化プロセスにおいて選択された較正コードを用いて、閉ループモードで動作される。較正コードは、初期化時の寿命初期（beginning-of-life）温度及び電圧ドループのないアイドル負荷に関連するコードとし得る。
ブロック６０２にて、電圧ドループが検出された場合、処理はブロック６０４を続ける。そうでない場合、処理はブロック６００を続ける。
ブロック６０４にて、電圧ドループが検出され、ドループ検出器信号がアサートされ、グリッチフリーマルチプレクサが、出力ＣＬＫ１１８のソースをＤＣＯ ＣＬＫ２１４に切り換え、その後、回復を受けてメインＣＬＫ２１６に切り換え戻す。
ブロック６０６にて、デジタル制御発振器２０４が、クロック周波数のゆっくりした変動を追跡するために閉モードで動作するように閉じられて再びロックされる。
ブロック６０８にて、電圧ドループがクロック発生器２０２によって検出されており、デジタル制御発振器２０４が開ループに切り換えられる。デジタル制御発振器２０４は、ドループ電圧を追跡し、処理はブロック６００を続ける。
最適な性能及び電力効率のため、プロセッサは、コンピュータシステムにおける作業負荷に応じて一連の異なるクロック周波数及び関連付けられた電圧で動作するように構成されることができる。動的電圧周波数スケーリングは、プロセッサのクロック周波数及び関連付けられた電圧を動的に変更することによってコンピュータシステムの電力消費を管理するためにコンピュータシステムに実装される技術である。周波数及び電圧動作点を、コンピュータシステム上の作業負荷に基づいて動的に選択することができる。例えば、コンピュータシステム上の作業負荷は、ビデオ会議用のアプリケーション及び／又は文書を編集するためのアプリケーションであるとし得る。周波数及び電圧動作点は各々、性能状態（Ｐ状態）として参照され得る。０乃至ｎの電力状態を持つプロセッサでは、Ｐ状態０（Ｐ０）が最大の電力及び周波数を提供することができ、Ｐ状態ｎ（Ｐｎ）が最低の電力及び周波数を提供することができる。
典型的に、出力ＣＬＫ１１８は、新たな電圧及び周波数が安定するまで、プロセッサのクロック周波数及び関連付けられた電圧が変更されている間、（例えば、論理ゲートを介して）無効にされる。クロックを無効にすることは、コンピュータシステムの性能を低下させることをもたらす。
動的電圧周波数スケーリング（dynamic voltage frequency scaling；ＤＶＦＳ）を提供する回路の一実施形態において、動的電圧周波数スケーリングのための電圧－周波数遷移中に連続したクロックを提供するために、較正された図２に示すデジタル制御発振器を補助クロック源として使用することができる。
図７は、図２に示すデジタル制御発振器を用いて動的電圧周波数スケーリングを行う方法のフロー図である。例えば、動的電圧周波数スケーリングは、第１の周波数－電圧ペア（ＦＴＡＲＧＥＴ＿１，Ｖ１）から第２の周波数－電圧ペア（ＦＴＡＲＧＥＴ＿２，Ｖ２）に変化させるものとし得る。
ブロック７００にて、第１の周波数－電圧ペア（ＦＴＡＲＧＥＴ＿１，Ｖ１）から第２の周波数－電圧ペア（ＦＴＡＲＧＥＴ＿２，Ｖ２）に変化させるように動的電圧周波数スケーリングを実行する要求に応答して、デジタル制御発振器が、図６に示す方法に関連して説明したようなデジタル制御発振器の初期化において選択されたデジタル制御発振器コードを用いて、開ループモードで動作される。
ブロック７０２にて、デジタル制御発振器が閉モードに切り換えられ、クロック源が主クロック源からデジタル制御発振器に切り換えられる。
ブロック７０４にて、デジタル制御発振器がクロックを供給している間に、主クロック源の周波数、及び電圧が、第２の周波数－電圧ペア（ＦＴＡＲＧＥＴ＿２，Ｖ２）まで徐々に遷移（ランプアップ又はランプダウン）される。
ブロック７０６にて、主クロック源及び電圧が第２の周波数－電圧ペア（ＦＴＡＲＧＥＴ＿２，Ｖ２）で安定した場合、処理はブロック７０６を続ける。そうでない場合、処理はブロック７０４を続け、第２の周波数－電圧ペア（ＦＴＡＲＧＥＴ＿２，Ｖ２）まで傾斜し続ける。
ブロック７０８にて、クロック源が、デジタル制御発振器から主クロック源に切り換え戻される。
図８は、切換式適応クロッキング回路１１０を含むコンピュータシステム８００の一実施形態のブロック図である。コンピュータシステム８００は、以下に限られないが、サーバ、ワークステーションコンピュータ、デスクトップコンピュータ、ラップトップコンピュータ、及び／又はタブレットコンピュータを含むコンピューティング装置に対応し得る。
コンピュータシステム８００は、プロセッサ、グラフィックス、メモリ、及び入力／出力（Ｉ／Ｏ）制御ロジックを１つのＳｏＣパッケージへと組み合わせるシステム・オン・チップ（ＳＯＣ又はＳｏＣ）８０４を含んでいる。ＳｏＣ８０４は、少なくとも１つの中央演算処理ユニット（ＣＰＵ）モジュール８０８、揮発性メモリコントローラ８１４、及びグラフィックスプロセッサユニット（ＧＰＵ）８１０を含んでいる。他の実施形態において、揮発性メモリコントローラ８１４は、ＳｏＣ８０４の外部にあってもよい。図示していないが、（１つ以上の）プロセッサコア８０２の各々が内部に、１つ以上の命令／データキャッシュ、実行ユニット、プリフェッチバッファ、命令キュー、分岐アドレス計算ユニット、命令デコーダ、浮動小数点ユニット、リタイアメントユニットなどを含み得る。ＣＰＵモジュール８０８は、一実施形態によれば、インテル（登録商標）社によって提供されるものなどの、シングルコア又はマルチコアの汎用プロセッサに対応し得る。
グラフィックスプロセッサユニット（ＧＰＵ）８１０は、１つ以上のＧＰＵコアと、ＧＰＵコアのためのグラフィックス関連データを格納することができるＧＰＵキャッシュとを含み得る。ＧＰＵコアは内部に、１つ以上の実行ユニット及び１つ以上の命令及びデータキャッシュを含み得る。さらに、グラフィックスプロセッサユニット（ＧＰＵ）８１０は、例えば１つ以上の頂点処理ユニット、ラスタ化ユニット、メディア処理ユニット、及びコーデックなど、図８に示されていない他のグラフィックス論理ユニットを含むことができる。
切換式適応クロッキング回路１１０は、ＳｏＣ８０４内の動的周波数スケーリング回路に含められ得る。動的周波数スケーリング回路は、より高いターゲットクロック周波数及び関連付けられたターゲット電圧に遷移するように動的電圧周波数スケーリングを実行し得る。動的電圧周波数スケーリングは、クロック周波数を徐々に上昇させる（周波数ウォークとも呼ばれる）一方で電流比に基づいて基準クロックを動的に変化させ、適宜に、より遅い基準クロックに切り換えることによって、マイクロ秒タイムフレームの状態変化で実行される。例えば、プロセッサコア８０２内の動的周波数スケーリング回路を用いて、クロック周波数を上昇させて、例えば映像再生関連の画像解凍などのタスクを実行し、その後、次のプロセッサタスクを待つ間、低電力モードでクロック周波数を低下させることができる。プロセッサタスクに基づくクロック周波数の変更は、“スプリント・トゥ・ストップ”として参照され得る。動的周波数スケーリング回路はまた、グラフィックスプロセッサユニット（ＧＰＵ）８１０内のディスプレイエンジン若しくはグラフィックスエンジン、及びＩ／Ｏアダプタ８１６内のディスプレイエンジン若しくは画像処理ユニット内に含められることができる。
一実施形態において、切換式適応クロッキング回路１１０は、出力ＣＬＫ１１８を複数のコア８０２に提供することができる。他の一実施形態において、各コア８０２が、別個の出力ＣＬＫ１１８を当該コア８０２に提供する切換式適応クロッキング回路１１０を有することができる。
Ｉ／Ｏサブシステム８１２内に、（１つ以上の）プロセッサコア８０２内で利用されるホスト通信プロトコルを特定のＩ／Ｏ装置と互換性のあるプロトコルに変換する１つ以上のＩ／Ｏアダプタ８１６が存在する。変換のためにアダプタが利用され得るプロトコルの一部は、ペリフェラルコンポーネントインターコネクト（ＰＣＩ）－エクスプレス（ＰＣＩｅ）、ユニバーサルシリアルバス（ＵＳＢ）、シリアルアドバンストテクノロジーアタッチメント（ＳＡＴＡ）及び電気電子技術者協会（ＩＥＥＥ）１５９４“Ｆｉｒｅｗｉｒｅ”を含む。
（１つ以上の）Ｉ／Ｏアダプタ８１６は、外部のＩ／Ｏ装置８２４と通信することができ、Ｉ／Ｏ装置８２４は、例えば、ディスプレイ及び／又はタッチスクリーンディスプレイ８４０を含む（１つ以上の）ユーザインタフェース装置、プリンタ、キーパッド、キーボード、通信ロジック、有線及び／又は無線、ハードディスクドライブ（“ＨＤＤ”）、ソリッドステートドライブ（“ＳＤＤ”）、リムーバブル記憶媒体、デジタルビデオディスク（ＤＶＤ）ドライブ、コンパクトディスク（ＣＤ）ドライブ、ＲＡＩＤ（Redundant Array of Independent Disks）、テープドライブ、又は他のストレージ装置を含むことができる。複数のストレージ装置が、以下に限られないが、ＳＡＳ（Serial Attached SCSI（Small Computer System Interface））、ＰＣＩｅ（Peripheral Component Interconnect Express）、ＮＶＭｅ（NVM Express）オーバーＰＣＩｅ（Peripheral Component Interconnect Express）、及びＳＡＴＡ（Serial ATA（Advanced Technology Attachment））を含む多様なプロトコルのうちの１つ以上を用いる１つ以上のバスを介して、共に通信的及び物理的に結合されてもよい。
また、１つ以上の無線プロトコルＩ／Ｏアダプタが存在することができる。無線プロトコルの例は、とりわけ、例えばＩＥＥＥ８０２．１５及びＢｌｕｅｔｏｏｔｈ（登録商標）４．０などのパーソナルエリアネットワーク、例えばＩＥＥＥ８０２．１１系の無線プロトコルなどの無線ローカルエリアネットワーク、及びセルラープロトコルで使用される。
不揮発性メモリ（ＮＶＭ）デバイスは、当該デバイスに対して電力が遮断されても状態が確定されるメモリである。一実施形態において、ＮＶＭデバイスは、例えばＮＡＮＤ技術、又はより具体的に、マルチ閾値レベルのＮＡＮＤフラッシュメモリ（例えば、シングルレベルセル（“ＳＬＣ”）、マルチレベルセル（“ＭＬＣ”）、クワッドレベルセル（“ＱＬＣ”）、トライレベルセル（“ＴＬＣ”）、若しくは何らかの他のＮＡＮＤ）などのブロックアドレス可能メモリデバイスを有することができる。ＮＶＭデバイスはまた、バイトアドレス可能なライト・イン・プレース（write-in-place）３次元クロスポイントメモリデバイス、又は例えばシングルレベル若しくはマルチレベルの相変化メモリ（ＰＣＭ）又は相変化メモリｗｉｔｈスイッチ（ＰＣＭＳ）、カルコゲナイド相変化材料（例えば、カルコゲナイドガラス）を使用するＮＶＭデバイス、金属酸化物ベース、酸素空孔ベース及び導電ブリッジランダムアクセスメモリ（ＣＢ－ＲＡＭ）を含むレジスティブメモリ、ナノワイヤメモリ、強誘電体ランダムアクセスメモリ（ＦｅＲＡＭ、ＦＲＡＭ（登録商標））、反強誘電体メモリ、メモリスタテクノロジを組み込んだ磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）、スピントランスファトルク（ＳＴＴ）－ＭＲＡＭ、スピントロニクス磁気接合メモリベースのデバイス、磁気トンネル接合（ＭＴＪ）ベースのデバイス、ＤＷ（ドメインウォール）及びＳＯＴ（スピン軌道トランスファ）ベースのデバイス、サイリスタベースのメモリデバイス、又はこれらのいずれかの組み合わせなどの、他のバイトアドレス可能なライト・イン・プレースＮＶＭデバイス（パーシステントメモリとしても参照される）、又は他のメモリをふくんでもよい。
揮発性メモリと、当該デバイスに対して電力が遮断されるとその状態（従って、それに格納されたデータ）が確定されないメモリである。ダイナミック揮発性メモリは、状態を維持するために当該デバイスに格納されたデータをリフレッシュすることを必要とする。ダイナミック揮発性メモリの一例は、ＤＲＡＭ（Dynamic Random Access Memory）、又は例えば同期ＤＲＡＭ（SDRAM）などの何らかの変形を含む。ここに記載されるメモリサブシステムは、例えばＤＤＲ３（Double Data Rate version 3、ＪＥＤＥＣ（Joint Electronic Device Engineering Council）による２００７年６月２７日のオリジナルリリース）、ＤＤＲ４（DDR version 4、ＪＥＤＥＣによって２０１２年９月に発行された初期仕様）、ＤＤＲ４Ｅ（DDR version 4）、ＬＰＤＤＲ３（Low Power DDR version3、JESD209-3B、ＪＥＤＥＣによって２０１３年８月に発行）、ＬＰＤＤＲ４（LPDDR version 4、JESD209-4、ＪＥＤＥＣによって２０１４年８月にオリジナル発行）、ＷＩＯ２（Wide Input/Output version 2、JESD229-2、ＪＥＤＥＣによって２０１４年８月にオリジナル発行）、ＨＢＭ（High Bandwidth Memory、JESD325、２０１３年１０月にＪＥＤＥＣによってオリジナル発行）、ＤＤＲ５（DDR version 5、ＪＥＤＥＣによって現在議論中）、ＬＰＤＤＲ５（ＪＥＤＥＣによって現在議論中）、ＨＢＭ２（HBM version 2、ＪＥＤＥＣによって現在議論中）、又はその他若しくは複数のメモリ技術の組み合わせ、並びにこれらの仕様の派生又は拡張に基づく技術などの、多数のメモリ技術と互換性を持つことができる。ＪＥＤＥＣ標準は、ｗｗｗ．ｊｅｄｅｃ．ｏｒｇで入手可能である。
オペレーティングシステム８４２は、メモリ割当て及びＩ／Ｏ装置へのアクセスを含め、コンピュータハードウェア及びソフトウェアを管理するソフトウェアである。オペレーティングシステムの例は、Ｍｉｃｒｏｓｏｆｔ（登録商標）Ｗｉｎｄｏｗｓ（登録商標）、Ｌｉｎｕｘ（登録商標）、ｉＯＳ（登録商標）、及びＡｎｄｒｏｉｄ（登録商標）を含む。
ここに示したフロー図は、様々なプロセス動作のシーケンスの例を提供するものである。フロー図は、物理的動作だけでなく、ソフトウェア又はファームウェアルーチンによって実行される動作を示し得る。一実施形態において、あるフロー図は、ハードウェア及び／又はソフトウェアにて実装されることが可能な有限状態マシン（ＦＳＭ）の状態を示すことができる。特定のシーケンス又は順序で示しているが、特に別段の断りがない限り、それらの動作の順序は変更されることができる。従って、図示した実施形態は、一例として理解されるべきであり、そのプロセスは異なる順序で実行されることができ、一部の動作は並行して実行されることができる。また、様々な実施形態において１つ以上のアクションを省略することができ、従って、全ての動作が全ての実施形態において必要とされるわけではない。他のプロセスフローが可能である。
様々な処理又は機能がここに記載された範囲において、それらは、ソフトウェアコード、命令、コンフィギュレーション、及び／又はデータとして記述又は規定されることができる。コンテンツは、直接的に実行可能であってもよいし（“オブジェクト”又は“実行ファイル”形態）、ソースコード、又は差分コード（“デルタ”又は“パッチ”コード）であってもよい。ここに記載された実施形態のソフトウェアコンテンツは、そのコンテンツを格納した製造品を介して、又は通信インタフェースを操作して該通信インタフェースを介してデータを送信する方法を介して提供されることができる。機械読み取り可能記憶媒体が、記載された機能又は処理を機械に実行させることができ、また、例えば記録可能／非記録可能媒体（例えば、読み出し専用メモリ（ＲＯＭ）、ランダムアクセスメモリ（ＲＡＭ）、磁気ディスク記憶媒体、光記憶媒体、フラッシュメモリデバイス、等々）など、機械によってアクセス可能な形態で情報を記憶する何らかの機構を含む。通信インタフェースは、例えばメモリバスインタフェース、プロセッサバスインタフェース、インターネット接続、ディスクコントローラなど、別の装置に通信するために有線媒体、無線媒体、光媒体などのいずれかにインタフェースする何らかの機構を含む。通信インタフェースは、ソフトウェアコンテンツを記述するデータ信号を提供するために、コンフィギュレーションパラメータを提供すること、及び／又は通信インタフェースを準備するための信号を送信することによって構成され得る。通信インタフェースは、通信インタフェースに送信される１つ以上のコマンド又は信号を介してアクセスされることができる。
ここに記載された様々なコンポーネントは、記載された処理又は機能を実行するための手段とし得る。ここに記載された各コンポーネントが、ソフトウェア、ハードウェア、又はそれらの組み合わせを含む。コンポーネントは、ソフトウェアモジュール、ハードウェアモジュール、特殊目的ハードウェア（例えば、特定用途向けハードウェア、特定用途向け集積回路（ＡＳＩＣ）、デジタル信号プロセッサ（ＤＳＰ）など）、埋め込みコントローラ、ハードワイヤード回路などとして実装されることができる。
ここに記載されたものの他にも、開示された実施形態及び発明の実装には、それらの範囲から逸脱することなく、様々な変更が為され得る。
従って、ここでの説明及び例は、限定的な意味ではなく、例示的な意味で解釈されるべきである。本発明の範囲は、もっぱら、以下の特許請求の範囲を参照することによって測られるべきである。

Claims (21)

  1. 装置であって、
    切換式適応クロッキング回路を有し、当該切換式適応クロッキング回路は、
    デジタル制御発振器クロックを生成するデジタル制御発振器と、
    メインクロックを生成するクロック発生器と、
    ドループ検出信号の状態に基づいて、前記メインクロック又は前記デジタル制御発振器クロックの一方を出力クロックとして出力する、グリッチフリーマルチプレクサと、
    を有する、
    装置。
  2. 電圧ドループの検出を受けて、前記デジタル制御発振器クロックが前記出力クロックとして出力される、請求項１に記載の装置。
  3. 前記デジタル制御発振器クロックは、前記電圧ドループの検出時にドループ伸長可能である、請求項２に記載の装置。
  4. 前記電圧ドループからの回復を受けて、前記メインクロックが前記出力クロックとして出力される、請求項２に記載の装置。
  5. 前記メインクロックを提供する前記クロック発生器は、通常動作中及びドループ発生中にロックされる位相ロックループを含む、請求項１に記載の装置。
  6. 前記切換式適応クロッキング回路は、動的電圧周波数スケーリング（ＤＶＦＳ）回路である、請求項１に記載の装置。
  7. 基準クロックが前記デジタル制御発振器及び前記クロック発生器の双方に入力され、第１のクロック比が前記クロック発生器に入力され、第２のクロック比が前記デジタル制御発振器に入力され、前記第２のクロック比が前記第１のクロック比よりも低いことで、前記クロック発生器によって出力される前記メインクロックよりも低い周波数を持つデジタル制御発振器クロックを提供する、請求項１に記載の装置。
  8. クロッキング回路にて実行される方法であって、
    デジタル制御発振器により、デジタル制御発振器クロックを生成し、
    クロック発生器により、メインクロックを生成し、
    グリッチフリーマルチプレクサにより、ドループ検出信号の状態に基づいて、前記メインクロック又は前記デジタル制御発振器クロックの一方を出力クロックとして出力する、
    ことを有する方法。
  9. 電圧ドループの検出を受けて、前記デジタル制御発振器クロックが前記出力クロックとして出力される、請求項８に記載の方法。
  10. 前記デジタル制御発振器クロックは、前記電圧ドループの検出時にドループ伸長可能である、請求項９に記載の方法。
  11. 前記電圧ドループからの回復を受けて、前記メインクロックが前記出力クロックとして出力される、請求項９に記載の方法。
  12. 前記メインクロックを提供する前記クロック発生器は、通常動作中及びドループ発生中にロックされる位相ロックループを含む、請求項８に記載の方法。
  13. 前記クロッキング回路は、動的電圧周波数スケーリング（ＤＶＦＳ）回路である、請求項８に記載の方法。
  14. 基準クロックが前記デジタル制御発振器及び前記クロック発生器の双方に入力され、第１のクロック比が前記クロック発生器に入力され、第２のクロック比が前記デジタル制御発振器に入力され、前記第２のクロック比が前記第１のクロック比よりも低いことで、前記クロック発生器によって出力される前記メインクロックよりも低い周波数を持つデジタル制御発振器クロックを提供する、請求項８に記載の方法。
  15. 請求項８乃至１４のいずれか一項に記載の方法を実行する手段を有する装置。
  16. システムであって、
    切換式適応クロッキング回路を有するプロセッサであり、
    前記切換式適応クロッキング回路は、
    デジタル制御発振器クロックを提供するデジタル制御発振器、
    メインクロックを提供するクロック発生器、及び
    ドループ検出信号の状態に基づいて、前記メインクロック又は前記デジタル制御発振器クロックの一方を出力クロックとして出力する、グリッチフリーマルチプレクサ、
    を有する、プロセッサと、
    前記プロセッサに通信可能に結合されたディスプレイと、
    を有するシステム。
  17. 電圧ドループの検出を受けて、前記デジタル制御発振器クロックが前記出力クロックとして出力される、請求項１６に記載のシステム。
  18. 前記デジタル制御発振器クロックは、前記電圧ドループの検出時にドループ伸長可能である、請求項１７に記載のシステム。
  19. 前記電圧ドループからの回復を受けて、前記メインクロックが前記出力クロックとして出力される、請求項１７に記載のシステム。
  20. 前記メインクロックを提供する前記クロック発生器は、通常動作中及びドループ発生中にロックされる位相ロックループを含む、請求項１６に記載のシステム。
  21. 基準クロックが前記デジタル制御発振器及び前記クロック発生器の双方に入力され、第１のクロック比が前記クロック発生器に入力され、第２のクロック比が前記デジタル制御発振器に入力され、前記第２のクロック比が前記第１のクロック比よりも低いことで、前記クロック発生器によって出力される前記メインクロックよりも低い周波数を持つデジタル制御発振器クロックを提供する、請求項１６に記載のシステム。
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