CN113906678A - 切换式自适应时钟控制的方法和装置 - Google Patents

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明金·赵
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Abstract

提供了切换式自适应时钟控制电路。该切换式自适应时钟控制电路包括：数字控制振荡器；时钟生成器；以及无干扰多路复用器。切换式自适应时钟控制电路在检测到电压下垂时，自适应地将输出时钟的源从由时钟源产生的主时钟切换到由数字控制振荡器产生的数字控制振荡器时钟，并在从电压下垂恢复后迅速切换回主时钟。

Description

切换式自适应时钟控制的方法和装置
优先权申明
本申请根据美国法典第35卷第365(c)条要求2019年6月27日提交的、题为“切换式自适应时钟控制的方法和装置(METHOD AND APPARANTS FOR SWITCHED ADAPTIVECLOCKING)”的美国申请第16/455,162号的优先权，该申请的全部内容被并入本文中。
技术领域
本公开涉及自适应时钟控制(blocking)技术，尤其涉及与电压的瞬态下降成比例地调整时钟频率。
背景技术
电路的最大操作频率是由电路的关键路径的延迟决定的。最大操作频率受到电源电压产生的噪音(交流电(AC)和直流电(DC))的影响。
大型切换负载的特征在于快速的电流梯度变化(电流激增)，快速的电流梯度导致电源电压的瞬态下降(也被称为电压下垂(droop))。在这些条件下保证电路功能精度的传统方法是使用频率保护带，它提供在给定工作电压下的最大允许频率和相同电压下的操作频率之间的余量，以防止在电源电压跌落期间出现故障。
固定的保守选择的操作频率提供了对电源电压瞬态下降的电路弹性，其代价是降低了通量。可替换地，向给定的操作电压添加电压保护带以使电路以最大允许的频率操作，其代价是牺牲了功率。
附图说明
要求保护的主题的实施例的特征将随着以下详细描述的进行以及在参照附图时变得明显，在附图中，类似的附图标记描述类似的部分，其中：
图1是系统的框图，该系统包括电源和管芯上的用于执行切换式自适应时钟控制的功能块；
图2是图1所示的切换式自适应时钟控制电路的实施例；
图3是图1所示的切换式自适应时钟控制电路的另一实施例；
图4是图示图2所示的切换式自适应时钟控制电路的初始化的流程图。
图5是图示在初始化图2所示的切换式自适应时钟控制电路之后操作该切换式自适应时钟控制电路的方法的流程图；
图6是图示在初始化图2所示的切换式自适应时钟控制电路之后操作该切换式自适应时钟控制电路的另一方法的流程图；
图7是使用图2所示的数字控制振荡器来执行动态电压频率缩放的方法的流程图；以及
图8是包括切换式自适应时钟控制电路的计算机系统的实施例的框图。
尽管将参考所要求保护的主题的说明性实施例进行下面的详细描述，但对于本领域的技术人员来说，这些说明性实施例的许多替换、修改和变化将是明显的。因此，理应广义地看待所要求保护的主题，并按照所附的权利要求书中所阐述的内容定义所要求保护的主题。
具体实施方式
已经提出了各种自适应时钟控制技术，以减少频率保护带来提高性能，或减少电压保护带来降低功率，同时仍对电源电压的瞬态下降有弹性。这些技术依靠降低时钟频率来响应电源电压的瞬态下降。然而，它们经常由于如下因素而受到很大的性能影响：(i)到自适应模式的缓慢进入，(ii)在电源电压瞬态下降期间的粗粒度自适应，和/或(iii)到原始时钟频率的缓慢恢复。
切换式自适应时钟控制(SAC)提供了一种非常快速的方法，该方法与电源电压的瞬态下降成比例地调整时钟频率，同时在电源电压的瞬态下降结束时(即，在电源电压恢复并处于正常的电源电压后)还能执行到原始时钟频率的快速恢复。
将参照下面讨论的细节来描述本发明的各种实施例和方面，附图将图示各种实施例。下面的描述和附图是对本发明的说明，不应理解为对本发明的限制。描述了许多具体细节，以提供对本发明各种实施例的透彻理解。然而，在某些情况下，为了对本发明的实施例进行简明的讨论，没有描述众所周知或常规的细节。
说明书中提到的“一个实施例”或“实施例”是指结合实施例描述的特定特征、结构或特性可以包括在本发明的至少一个实施例中。说明书中各处出现的短语“在一个实施例中”不一定都是指同一个实施例。
图1是系统100的框图，系统100包括管芯104上的用于执行切换式自适应时钟控制的功能块。响应负载电流的大变化，管芯104上的功能块中会出现电压的瞬态下降(也被称为电压下垂)。电压下垂会导致管芯104上的电源电压快速且有时不均匀的降低。
管芯104上的电压调节器102提供固定电压(Vcc-时钟生成器)，即，噪音非常小的调节功率轨，可以称为“清洁电源”。电压调节器110还提供负载电压(Vcc-核(Vcc-core))，该负载电压与固定电压(Vcc-时钟生成器)相比更容易受到负载诱发的噪音的影响。负载电压(Vcc-核)出自可称为“噪音电源”的负载电源。
负载电压(Vcc-核)受电压下垂的影响，电压下垂取决于管芯104中的核(未示出)中的工作负载。下垂检测器电路108检测电压下垂，并经由下垂检测器信号120指示已经检测到电压下垂。
时钟源电路106产生参考时钟RefCLK 112和两个时钟比率，即时钟比率-1 114和时钟比率-2 116，它们被切换式自适应时钟控制电路110使用来提供一种非常快速的、与电源电压的瞬态下降成比例地调整输出时钟(输出CLK 118)的频率的方法。
图2是图1中所示的切换式自适应时钟控制电路110的实施例。切换式自适应时钟控制电路110包括时钟生成器202、数字控制振荡器(DCO)204和无干扰(glitch free)多路复用器206。时钟生成器202可以实现为在正常操作时被锁定的锁频环(FLL)或锁相环(PLL)。
功率由来自电压调节器102(即，噪音很小的调节功率轨，可以称为“清洁电源”)的固定电压(Vcc-时钟生成器)提供给时钟生成器。时钟生成器110可以为主时钟(主CLK 216)维持稳定的时钟频率，该主时钟具有低抖动，并有利于实现所需的性能水平。
功率由比固定电压(Vcc-时钟生成器)噪音更大的负载电压(Vcc-核)提供给数字控制振荡器(DCO)204。负载电压(Vcc-核)受电压下垂的影响，电压下垂取决于核(未示出)中的工作负载。数字控制振荡器204可以响应电压下垂跟踪关键路径的延迟，从而产生(DCOCLK 214)，该数字控制振荡器时钟被与(作为电压下垂的结果的)电源电压变化成比例地拉伸(即，时钟周期增加(或频率降低))。
时钟生成器202可能对下垂事件反应缓慢，其中该下垂事件需要输出CLK 118进行拉伸以防止违反时序。时钟生成器202也可能在电压下垂消失后缓慢地恢复到目标频率。
切换式自适应时钟控制电路110包括数字控制振荡器204和时钟生成器202，用于在出现电压下垂时自适应地从主CLK 216切换到DCO CLK 214，并在从电压下垂恢复期间快速切换回主CLK 216。
切换式自适应时钟控制电路110提供在由时钟生成器202提供的始终锁定的主CLK216和由数字控制振荡器204提供的下垂可拉伸时钟(DCO CLK 214)之间的快速且无缝的切换。这减少了保护带，提高了性能，并减少了输出CLK 118的恢复延迟。此外，切换式自适应时钟控制电路110需要最小的校准。
如图2所示，参考时钟RefCLK 112被输入到时钟生成器202和数字控制振荡器204两者。主CLK 216的频率和DCO CLK 214的频率取决于各自的时钟比率和RefCLK 112。一个时钟比率信号(时钟比率_1 114)被输入到时钟生成器202，另一时钟比率信号(时钟比率_2116)被输入到数字控制振荡器204，从而允许主CLK 216(时钟生成器202的输出时钟)和DCOCLK 214(数字控制振荡器204的输出时钟的频率)可以被修改。在一实施例中，数字控制振荡器204经由闭环锁频环进行校准(“调谐”)以输出DCO CLK 214，DCO CLK 214的频率等于或略微慢于由时钟生成器202输出的主CLK 216的频率。
输出CLK 118的频率取决于时钟比率信号。在一个实施例中，时钟比率-2 116低于时钟比率-1 114以输出频率慢于主CLK 216的频率的DCO CLK 214。例如，可以为频率为2.8GHz的DCO CLK 214选择时钟比率-2 116，并可以为频率为3GHz的主CLK 216选择时钟比率-1 114，以便在DCO CLK 214在下垂事件开始的时候被选择时提供频率较低(2.8GHz)的输出CLK 118。除了响应于电压下垂而拉伸DCO CLK 214外，时钟比率-2 116比时钟比率-1114低的设定减轻了由于检测电压下垂时的延迟而在电压下垂开始时的故障。
下垂检测器信号120的状态被用来选择输入到无干扰多路复用器206的两个时钟(主CLK 216、DCO CLK 214)中的一者。例如，下垂检测器信号120可以具有两个逻辑状态，逻辑‘1’或逻辑‘0’，逻辑状态‘1’可以选择主CLK 216，并且逻辑状态‘0’可以选择DCOCLK214，反之亦然。当没有检测到电压下垂时，下垂检测器信号120的状态选择以时钟比率-1锁定的主CLK 216作为输出CLK 118以从无干扰多路复用器206输出。当检测到电压下垂时，下垂检测器信号120的状态选择在检测到电压下垂时以时钟比率-2 116(时钟比率-2≤时钟比率-1)校准的相等或稍低频率的DCO CLK 214。下垂检测器信号120的状态在电压下垂结束(也被称为恢复)时选择主CLK216。DCO CLK 214由Vcc-核(也可以称为负载电源轨)供电，因此在电压下垂期间按比例拉伸。DCO CLK 214在检测到电压下垂时是下垂可拉伸的。
图3是图1中所示的切换式自适应时钟控制电路110的另一实施例。图3包括时钟生成器202、数字控制振荡器204和无干扰多路复用器206。为了在数字控制振荡器204未被用来提供输出CLK 118时节省功率，数字控制振荡器204经由DCO使能/DCO旁路信号304被禁用。
对于功率敏感的设计，可以经由DCO使能/DCO旁路信号304禁用数字控制振荡器204，除非在检测到电压下垂后的短时钟门控期间。如果在闭环操作模式下用于跟踪缓慢的变化，DCO CLK 214可以被禁用，除非在下垂被检测到或用于定期调整其延迟以跟踪缓慢变化时。在图3所示的实施例中，第二多路复用器300根据DCO使能/DCO旁路信号304的状态，选择主CLK 216或从无干扰多路复用器206输出的时钟302作为切换式自适应时钟控制电路110的输出CLK 118。DCO CLK 214从无干扰多路复用器206输出，并且仅在电压下垂期间通过无干扰多路复用器206和第二多路复用器300被选择为输出CLK 118。
无干扰多路复用器206可以基于电压下垂检测(当下垂检测器信号120被断言时，将源从主CLK 216切换到DCO CLK 214)或恢复检测信号(当下垂检测器信号120被解除断言时，将源从DCO CLK 214切换到主CLK 216)，在主CLK 216和开环DCO CLK 214之间无缝切换时钟302的源。
为了在数字控制振荡器204未被用来提供输出CLK 118时进一步节省功率，数字控制振荡器204通过逻辑门306进行时钟门控，逻辑门306在一实施例中可以实施为双输入AND门。到逻辑门306的输入是使能信号和下垂检测器信号120。
通过结合图2描述的切换式自适应时钟控制，在电压下垂期间实现了最佳性能，因为DCO CLK 214基于电压下垂的幅度进行了足够的拉伸，该电压下垂幅度可能比最坏情况下的电压下垂小得多。利用无干扰多路复用器206，源时钟切换回主CLK 216的速度很快，而不会损害主CLK 216的稳定性，从而提供更快的电压下垂恢复。
图4是图示图2所示的切换式自适应时钟控制电路110的初始化的流程图。数字控制振荡器是一种电子振荡器，其振荡频率由可编程的计数器以数字方式控制。每次改变输出CLK 118的目标频率时，数字控制振荡器204被校准以选择可编程计数器的值，从而使数字控制振荡器204以所选时钟频率要求的频率操作。
在框400，数字控制振荡器204在闭环配置中以VMIN校准为时钟比率-2 116≤时钟生成器202的时钟比率-1 114。
在框402，数字控制振荡器204在开环模式下运行以跟踪电压下垂。数字控制的振荡器以目标频率和Vcc-核运行。
在框404，如果检测到电压下垂，则继续进行框406的处理。如果没有检测到电压下垂，则继续进行框404的处理。
在框406，下垂检测器信号120被断言，并且无干扰多路复用器206将输出CLK 118的源切换到DCO CLK 214。在目标频率和电压下运行测试。
在框410，如果通过测试，则继续进行框412的处理。如果没通过测试，则继续进行框408的处理。
在框408，Vcc-核电压以预定的小步长略微增加，并继续进行框410的处理。
在框412，记录校准代码(时钟比率2)。
图5是图示在初始化图2所示的切换式自适应时钟控制电路之后操作该切换式自适应时钟控制电路的方法的流程图。
在框500，数字控制的振荡器使用在结合图6描述的初始化过程期间选择的校准代码在开环模式下运行。
在框502，如果检测到电压下垂，则继续进行框504的处理。如果没有检测到电压下垂，则继续进行框500的处理。
在框504，检测到电压下垂，下垂检测器信号被断言，并且无干扰多路复用器将输出CLK 118的源切换到DCO CLK。
在框506，如果电压下垂结束，则继续进行框508的处理。如果电压下垂没有结束，则继续进行框508的处理，直到电压下垂结束。
在框508，下垂检测器信号被解除断言，并且无干扰多路复用器将输出CLK 118的源切换到主CLK。
图6是图示在初始化图2所示的切换式自适应时钟控制电路之后操作该切换式自适应时钟控制电路的另一方法的流程图。
在框600，数字控制振荡器204使用在结合图6描述的初始化过程期间选择的校准代码在闭环模式下操作。该校准代码可以是与初始化处的生命之初温度和无电压下降的空闲负载相关联的代码。
在框602，如果检测到电压下垂，则继续进行框604的处理。如果没有检测到电压下垂，则继续进行框600的处理。
在框604，检测到电压下垂，下垂检测器信号被断言，并且无干扰多路复用器将输出CLK 118的源切换到DCO CLK 214，然后在恢复后返回到主CLK 216。
在框606，数字控制振荡器204被闭合并被重新锁定，以在闭合模式下操作，从而跟踪时钟频率的缓慢变化。
在框608，时钟生成器202已经检测到电压下垂，数字控制振荡器204被切换到开环。数字控制振荡器204跟踪下垂的电压，继续进行框600的处理。
为了最佳的性能和功率效率，处理器可以配置成以一系列不同的时钟频率和取决于计算机系统中的工作负载的相关电压进行操作。动态电压频率缩放是一种在计算机系统中实现的技术，用于通过动态修改处理器的时钟频率和相关电压来管理计算机系统的功耗。可以基于计算机系统的工作负载来动态地选择频率和电压操作点。例如，计算机系统上的工作负载可以是视频会议的应用和/或用于编辑文件的应用。每个频率和电压工作点均可以被称为性能状态(P-State)。对于具有0-n个功率状态的处理器，P-状态0(P0)可以提供最大的功率和频率，P-状态n(Pn)可以提供最低的功率和频率。
通常，在处理器的时钟频率和相关电压被修改时，输出CLK118被禁用(例如，经由逻辑门)，直到新的电压和频率稳定。禁用时钟导致计算机系统的性能降低。
在提供动态电压频率缩放(DVFS)的电路的一实施例中，图2所示的校准的数字控制振荡器可用作辅助时钟源，以便在动态电压频率缩放的电压-频率过渡期间提供连续时钟。
图7是使用图2所示的数字控制振荡器来执行动态电压频率缩放的方法的流程图。例如，动态电压频率缩放可以是从第一频率电压对(FTARGET_1，V1)变为第二频率电压对(FTARGET_2，V2)。
在框700，响应于用于执行动态电压频率缩放以从第一频率电压对(FTARGET_1，V1)改变到第二频率电压对(FTARGET_2，V2)的请求，数字控制振荡器使用结合图6所示的方法讨论的数字控制振荡器的初始化期间选择的数字控制振荡器代码在开环模式下操作。
在框702，数字控制振荡器切换到闭合模式，并且时钟源从主时钟源切换到数字控制振荡器。
在框704，主时钟源的频率和电压逐渐过渡(斜升或斜降)到第二个频率电压对(FTARGET_2，V2)，而数字控制振荡器在供应时钟。
在框706，如果主时钟源和电压稳定在第二频率电压对(FTARGET_2，V2)下，则继续进行框706的处理。如果主时钟源和电压没有稳定在第二频率电压对(FTARGET_2，V2)下，则继续进行框704的处理，以继续斜进到第二频率电压对(FTARGET_2，V2)。
在框708，时钟源从数字控制的振荡器切换回主时钟源。
图8是计算机系统800的实施例的框图，该系统包括切换式自适应时钟控制电路110。计算机系统800可以对应于计算设备，该计算设备包括但不限于服务器、工作站计算机、台式计算机、笔记本电脑和/或平板计算机。
计算机系统800包括片上系统(SOC或SoC)804，该片上系统将处理器、显卡、存储器和输入/输出(I/O)控制逻辑结合到一个SoC封装中。SoC 804包括至少一个中央处理单元(CPU)模块808、易失性存储器控制器814以及图形处理器单元(GPU)810。在其他实施例中，易失性存储器控制器814可以在SoC 804的外部。虽然没有示出，但每个处理器核802均可以在内部包括一个或多个指令/数据缓存、执行单元、预取缓冲器、指令队列、分支地址计算单元、指令解码器、浮点单元、引退单元等。根据一个实施例，CPU模块808可以对应于单核或多核通用处理器，如
Figure BDA0003376279940000091
公司提供的那些。
图形处理器单元(GPU)810可以包括GPU缓存以及一个或多个GPU核，该GPU缓存可以为GPU核存储图形相关数据。GPU核内部可以包括一个或多个执行单元以及一个或多个指令和数据缓存。此外，图形处理器单元(GPU)810可以包含图8中未示出的其他图形逻辑单元，如一个或多个顶点处理单元、光栅化单元、媒体处理单元和编解码器。
切换式自适应时钟控制电路110可以被包括SoC 804中的动态频率缩放电路中。动态频率缩放电路可以执行动态电压频率缩放，以过渡到更高的目标时钟频率和相关目标电压。动态电压频率缩放是在微秒级的时间框架状态变化中通过以下操作执行的：基于电流比率动态地改变参考时钟，同时逐渐增加时钟频率(也被称为频率游走)，并酌情切换到较慢的参考时钟(更精细的分辨率)。例如，处理器核802中的动态频率缩放电路可以用于增加时钟频率以执行任务(如与视频播放有关的图像解压缩)，然后在等待下一处理器任务时在低功耗模式下降低时钟频率。基于处理器任务的时钟频率变化可以被称为“冲刺到停止(sprint-to-stop)”。动态频率缩放电路也可以被包括在图形处理器单元(GPU)810中的显示引擎或图形引擎中以及I/O适配器816中的显示引擎或图像处理单元中。
在一个实施例中，切换式自适应时钟控制电路110可以向多个核802提供输出CLK118，在另一实施例中，每个核802均可以具有切换式自适应时钟控制电路110以为核802提供单独的输出CLK 118。
在I/O子系统812内，存在一个或多个I/O适配器816，用于将(一个或多个)处理器核802内使用的主机通信协议转换为与特定I/O设备兼容的协议。适配器可用于转换的一些协议包括：外围组件互连(PCI)-Express(PCIe)；通用串行总线(USB)；串行先进技术附件(SATA)和电气和电子工程师学会(IEEE)1594“Firewire”。
(一个或多个)I/O适配器816可以与外部I/O设备824通信，外部I/O设备824可以包括例如：(一个或多个)用户界面设备，其包括显示器和/或触摸屏显示器840；打印机；键盘；通信逻辑；有线和/或无线；(一个或多个)存储设备，其包括硬盘驱动器(HDD)、固态驱动器(SSD)、可移动存储介质、数字视频磁盘(DVD)驱动器、紧凑型磁盘(CD)驱动器、独立磁盘冗余阵列(RAID)、磁带驱动器或其他存储设备。存储设备可以通过一条或多条总线使用各种协议中的一种或多种通信地和/或物理地耦合在一起，这些协议包括但不限于SAS(串行连接SCSI(小型计算机系统接口))、PCIe(外围元件互连高速)、PCIe(外围元件互连高速)上的NVMe(NVM Express)和SATA(串行ATA(高级技术附件))。
此外，可以具有一个或多个无线协议I/O适配器。无线协议的示例被用于：个人区域网络，如IEEE 802.15和蓝牙，4.0；无线局域网，如基于IEEE 802.11的无线协议；以及蜂窝协议；等等。
非易失性存储器(NVM)设备是这样的存储器，其状态即使在设备的电源被中断时也是确定的。在一个实施例中，NVM设备可以包括块可寻址的存储器设备，如NAND技术，或更具体地说，多阈值级NAND闪存(例如，单级单元(“SLC”)、多级单元(“MLC”)、四级单元(“QLC”)、三级单元(“TLC”)或其他一些NAND)。NVM设备还可以包括可字节寻址的就地写入的三维交叉点存储器设备或其他可字节寻址的就地写入的NVM设备(也称为持久性存储器)，如单级或多级相变存储器(PCM)或带开关的相变存储器(PCMS)、使用致冷剂相变材料(例如致冷剂玻璃)的NVM设备、包括金属氧化物基、氧空隙基和导电桥随机存取存储器(CB-RAM)的电阻性存储器、纳米线存储器、铁电随机存取存储器(FeRAM，FRAM)、结合了记忆体技术的磁阻随机存取存储器(MRAM)、自旋转移转矩(STT)-MRAM、基于自旋电子磁结存储器的设备、基于磁隧道结(MTJ)的设备、基于DW(域壁)和SOT(自旋轨道转移)的设备、基于晶闸管的存储器设备、或上述任何项的组合，或其他存储器。
易失性存储器是这样的存储器，其状态(以及因此存储在其中的数据)在设备的电源中断时是不确定的。动态易失性存储器需要刷新存储在设备中的数据以维持状态。动态易失性存储器的一个示例包括DRAM(动态随机存取存储器)或一些变体，如同步DRAM(SDRAM)。本文所述的存储器子系统可以与一些存储器技术兼容，如DDR3(双倍数据速率版本3，由JEDEC(联合电子设备工程委员会)于2007年6月27日最初发布)、DDR4(DDR版本4，JEDEC于2012年9月发布的初始规范)、DDR4E(DDR版本4)、LPDDR3(低功耗DDR版本3，JESD209-3B，2013年8月由JEDEC发布)、LPDDR4(LPDDR版本4，JESD209-4，最初由JEDEC于2014年8月发布)、WIO2(宽输入/输出版本2，JESD229-2，最初由JEDEC于2014年8月发布)、HBM(高带宽内存，JESD325，最初由JEDEC于2013年10月发布)、DDR5(DDR版本5，目前由JEDEC讨论)、LPDDR5(目前由JEDEC讨论)、HBM2(HBM版本2，目前由JEDEC讨论)等等或存储器技术的组合以及基于此类规范的衍生品或扩展的技术。JEDEC的标准可在www.jedec.org获得。
操作系统842是管理计算机硬件和软件的软件，包括存储器分配和对I/O设备的访问。操作系统的示例包括
Figure BDA0003376279940000121
Figure BDA0003376279940000122
和
Figure BDA0003376279940000123
本文图示的流程图提供了各种流程动作的序列的示例。流程图可以表明由软件或固件例行程序执行的操作以及物理操作。在一个实施例中，流程图可以图示有限状态机(FSM)的状态，FSM可以在硬件和/或软件中实施。虽然以特定的顺序或次序示出，但除非另有规定，否则可以修改动作的次序。因此，图示的实施例应被理解为是示例，并且该过程可以以不同的次序执行，并且一些动作可以并行执行。此外，在不同的实施例中可以省略一个或多个动作；因此，并非每个实施例都需要所有动作。其他过程流程也是可能的。
就本文描述的各种操作或功能而言，它们可以被描述或定义为软件代码、指令、配置和/或数据。内容可以是直接可执行的(“对象”或“可执行”形式)、源代码或差异代码(“增量”或“补丁”代码)。本文所述的实施例的软件内容可以通过存储有该内容的制造品提供，或通过操作通信接口以通过通信接口发送数据的方法提供。机器可读存储介质可以使机器执行所述的功能或操作，并包括以机器(例如计算设备、电子系统等)可访问的形式存储信息的任何机制，例如可记录/不可记录介质(例如只读存储器(ROM)、随机存取存储器(RAM)、磁盘存储介质、光学存储介质、闪存设备等)。通信接口包括与硬接线、无线、光学等任何一种介质对接以便与另一设备进行通信的任何机制，如存储器总线接口、处理器总线接口、互联网连接、磁盘控制器等。可以通过提供配置参数和/或发送信号来配置通信接口，使其准备好提供描述软件内容的数据信号。可以通过向通信接口发送的一个或多个命令或信号来访问通信接口。
本文描述的各种组件可以是用于执行所描述的操作或功能的装置。本文描述的每个组件均包括软件、硬件或其组合。这些组件可以实施为软件模块、硬件模块、专用硬件(例如，特定应用硬件、特定应用集成电路(ASIC)、数字信号处理器(DSP)等)、嵌入式控制器、硬接线电路等。
除了本文所描述的，在不偏离本发明范围的情况下，可以对公开的本发明的实施例和实现方式进行各种修改。
因此，本文的图示和示例应以说明性而非限制性的意义来解释。本发明的范围应仅参考所附权利要求来衡量。

Claims (21)

1.一种装置，包括：
切换式自适应时钟控制电路，该切换式自适应时钟控制电路包括：
数字控制振荡器，其用于产生数字控制振荡器时钟；
时钟生成器，其用于生成主时钟；以及
无干扰多路复用器，其用于基于下垂检测信号的状态输出所述主时钟或所述数字控制振荡器时钟中的一者作为输出时钟。
2.根据权利要求1所述的装置，其中在检测到电压下垂时，所述数字控制振荡器时钟被作为所述主时钟输出。
3.根据权利要求2所述的装置，其中在检测到所述电压下垂时，所述数字控制振荡器时钟是下垂可拉伸的。
4.根据权利要求2所述的装置，其中在从所述电压下垂恢复时，所述主时钟被作为所述输出时钟输出。
5.根据权利要求1所述的装置，其中用于提供所述主时钟的所述时钟生成器包括锁相环，该锁相环在正常操作期间和下垂事件期间被锁定。
6.根据权利要求1所述的装置，其中所述切换式自适应时钟控制电路是动态电压频率缩放(DVFS)电路。
7.根据权利要求1所述的装置，其中参考时钟被输入到所述数字控制振荡器和所述时钟生成器两者，并且第一时钟比率被输入到所述时钟生成器，而第二时钟比率被输入到所述数字控制振荡器，所述第二时钟比率低于所述第一时钟比率以提供如下数字控制振荡器时钟：该数字控制振荡器时钟的频率低于由所述时钟生成器输出的所述主时钟的频率。
8.一种在时钟控制电路中执行的方法，包括：
由数字控制振荡器生成数字控制的振荡器时钟；
由时钟生成器生成主时钟；以及
由无干扰多路复用器基于下垂检测信号的状态输出所述主时钟或所述数字控制振荡器时钟中的一者作为输出时钟。
9.根据权利要求8所述的方法，其中在检测到电压下垂时，所述数字控制振荡器时钟被作为所述主时钟输出。
10.根据权利要求9所述的方法，其中在检测到所述电压下垂时，所述数字控制振荡器时钟是下垂可拉伸的。
11.根据权利要求9所述的方法，其中在从所述电压下垂恢复时，所述主时钟被作为所述输出时钟输出。
12.根据权利要求8所述的方法，其中用于提供所述主时钟的所述时钟生成器包括锁相环，该锁相环在正常操作期间和下垂事件期间被锁定。
13.根据权利要求8所述的方法，其中所述时钟控制电路是动态电压频率缩放(DVFS)电路。
14.根据权利要求8所述的方法，其中参考时钟被输入到所述数字控制振荡器和所述时钟生成器两者，并且第一时钟比率被输入到所述时钟生成器，而第二时钟比率被输入到所述数字控制振荡器，所述第二时钟比率低于所述第一时钟比率以提供如下数字控制振荡器时钟：该数字控制振荡器时钟的频率低于由所述时钟生成器输出的所述主时钟的频率。
15.一种设备，包括用于执行权利要求8至14中任一项所述的方法的装置。
16.一种系统，包括：
处理器，该处理器包括：
切换式自适应时钟控制电路，该切换式自适应时钟控制电路包括：
数字控制振荡器，其用于提供数字控制振荡器时钟；
时钟生成器，其用于提供主时钟；以及
无干扰多路复用器，其用于基于下垂检测信号的状态输出所述主时钟或所述数字控制振荡器时钟中的一者作为输出时钟；
显示器，其与所述处理器以通信方式耦合。
17.根据权利要求16所述的系统，其中在检测到电压下垂时，所述数字控制振荡器时钟被作为所述主时钟输出。
18.根据权利要求17所述的系统，其中在检测到所述电压下垂时，所述数字控制振荡器时钟是下垂可拉伸的。
19.根据权利要求16所述的系统，其中在从所述电压下垂恢复时，所述主时钟被作为所述输出时钟输出。
20.根据权利要求16所述的系统，其中用于提供所述主时钟的所述时钟生成器包括锁相环，该锁相环在正常操作期间和下垂事件期间被锁定。
21.根据权利要求16所述的系统，其中参考时钟被输入到所述数字控制振荡器和所述时钟生成器两者，并且第一时钟比率被输入到所述时钟生成器，而第二时钟比率被输入到所述数字控制振荡器，所述第二时钟比率低于所述第一时钟比率以提供如下数字控制振荡器时钟：该数字控制振荡器时钟的频率低于由所述时钟生成器输出的所述主时钟的频率。
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