JP2007228444A - Ｐｌｌ周波数シンセサイザ回路 - Google Patents

Abstract

【課題】スプリアス信号がシンセサイザ回路の基準周波数信号に含まれると、発振出力信号のＳ／Ｎが著しく低下し、受信機の復調音声中に可聴音として出力される不具合が生じる。発明は、希望信号周波数近傍のスプリアスであっても、これを除去し得る機能を備えたＰＬＬ周波数シンセサイザ回路を提供することを目的とする。
【解決手段】電圧制御発振器、位相比較器、低域フィルタ、可変分周手段、を備えたＰＬＬ周波数シンセサイザ回路において、基準周波数信号に含まれる不要交流信号成分と振幅が同一で位相が逆相のレプリカ信号を生成し、該レプリカ信号によって前記不要交流信号成分を相殺除去するように構成する。
【選択図】図１

Description

本発明は、ＰＬＬ周波数シンセサイザ回路に関し、特に、基準周波数信号等に含まれる不要交流信号を除去する機能を備えたＰＬＬ周波数シンセサイザ回路に関する。

携帯電話機等の無線通信機に限らず、殆どの通信装置は高い周波数安定度をもった信号を発生する発振器を備えており、この発振器から出力される周波数信号に基づいて装置各部の制御や、信号処理、搬送波信号等の無線信号の生成を行っている。また、携帯電話機や警察・消防無線機等に代表される無線通信機においては、頻繁に発振周波数を変更する必要があるものが多く、これらの発振器としては、従来から位相同期型発振器（Phase Lock Loop Oscillator：ＰＬＬ発振器）を備えた周波数シンセサイザ型発振回路（以下、ＰＬＬ周波数シンセサイザ回路）が使用されている。

図５は従来のＰＬＬ周波数シンセサイザ回路の一例を示すブロック回路であり、この例に示す回路は、基準周波数信号Ｆｒｅｆを発生する基準発振器６１と、その出力信号をデジタル信号に変換するとともに、デジタル処理によって分周し、要求される周波数可変の最小ステップ周波数が得られるように分周するデジタル・ダイレクト・シンセサイザ（Digital Direct Synthesizer：ＤＤＳ）６２と、その出力を分周する基準信号分周器（Ｒｅｆ分周器）６３と、該分周した基準周波数信号を一つの入力とする位相比較器（Phase Detector：ＰＤ）６４と、該位相比較器６４の出力を所要レベルに増幅するチャージポンプ６５と、チャージポンプ６５の出力から交流信号を除去するループフィルタ６６と、該ループフィルタ６６の出力信号によって周波数が制御される電圧制御発振器（Voltage Controlled Oscillator：ＶＣＯ）６７と、該電圧制御発振器６７の出力の一部を分周して前記位相比較器６４の他方の入力として供給するＲＦ分周器６８と、前記電圧制御発振器６７に変調信号を供給するＤＳＰ（Digital Signal Processor）６９と、を備えたものである。

なお、破線で囲った部分７０はＰＬＬ周波数シンセサイザの要部ブロックで、汎用ＩＣとして市販されており、周辺ブロックの付加によって種々のＰＬＬ回路として利用可能である。また、前記ループフィルタ６６は一般的には低域フィルタが使用され、低域遮断周波数（カットオフ周波数）の設定や、チャージポンプの利得等は、ＰＬＬ回路のロックイン・レンジや同期範囲等の性能に密接に関連するので目的に応じて正確に設計設定されるが、本発明に直接関係しないので、説明は省略する。

また、ＰＬＬ回路の基本的な動作については、既によく知られているので詳細な説明は省略するが、前記位相比較器６４に供給される、基準周波数信号Ｆｒｅｆを分周した信号と前記電圧制御発振器６７の出力を分周した信号との周波数差または位相差に応じた振幅と周波数の信号を位相比較器６４において発生し、その信号をループフィルタ６６によって平滑して直流信号とし、この直流信号電圧で前記電圧制御発振器６７の発振周波数を制御するものである。
基本的には前記位相比較器６４に、夫々分周器６３、６８を介して供給される基準周波数信号Ｆｒｅｆの分周周波数と電圧制御発振器の出力信号の周波数Ｆｒｆの分周周波数とが一致するように、即ち、ループフィルタ６６から出力する直流信号電圧の変動が小さくなるようにループ全体が動作することによって、電圧制御発振器６７の出力周波数Ｆｒｆが前記基準周波数信号Ｆｒｅｆに同期して、基準信号周波数と同一の周波数安定度をもった信号として出力されるものである。なお、ＤＤＳを使用したＰＬＬ周波数シンセサイザについては、例えば特許文献１に開示されている。

また、ＰＬＬ周波数シンセサイザとして、ＤＤＳを使用することなく前記位相比較器６４に供給する二つの信号、基準周波数信号Ｆｒｅｆと電圧制御発振器６７の出力信号Ｆｒｆを分周する分周器６３、６８のうち、少なくとも一方又は両者を可変分周器にすれば、ＰＬＬ周波数シンセサイザを構成することができる。
特開２００１−７７６８９公報

しかしながら、従来のＰＬＬ周波数シンセサイザでは、基準周波数信号に含まれるスプリアス信号やその他のノイズを除去する機能が十分でない場合があった。特に、ＤＤＳ等のデジタル処理回路を含み内部信号波形が高調波を多く含んだ矩形波（パルス波形）である場合や、周波数ステップ間隔が小さく設定された場合、希望周波数信号近傍にスプリアス信号が発生することが多く、各種のフィルタ処理等での除去が困難な場合があった。

図５を用いて従来の問題点を簡単に説明する。
（ａ）は上述したようにＤＤＳを使用した従来のＰＬＬ周波数シンセサイザ回路の一例を示すブロック構成図であり、既に説明したように動作し、前記基準発振器６１の出力端からは（ｂ）７１に示すようにスプリアス等のノイズを伴わない高いＳ／Ｎの基準周波数信号Ｆｒｅｆが出力されるが、この信号がＤＤＳ６２においてＦｄｄｓに周波数変換されると、（ｂ）に示すＤＤＳ出力７２のように、その近傍にＦｄｄｓ±Ｆｓｐなるスプリアスが発生する。このスプリアスＦｓｐはＤＤＳ６２における最小可変周波数シフト量に対応するもので、周波数を細かく可変する場合は、より一層ＤＤＳ出力に接近した周波数となる。

このスプリアス成分は、位相比較器６４、チャージポンプ６５を通過し、図５（ｃ）に示すように電圧制御発振器６７の周波数制御信号７３にも含まれ、その結果、周波数変調器が付加されたものと等価となって、電圧制御発振器６７の出力Ｆｒｆにも（ｄ）に示すように、Ｆｒｆ±Ｆｓｐとしてスプリアスが残存したものとなる。
スプリアスＦｓｐが可聴周波数領域である場合は、この信号を搬送波として受信する受信機の復調音声中に当該可聴音が含まれることになり、通話品質を著しく低下させる原因となる。
このような現象は、ＤＤＳを使用した周波数シンセサイザに限らず、可変分周器を使用した場合にも発生するが、このスプリアスＦｓｐ周波数は使用するチャネル選択等に応じて都度、異なったものとなるので、固定的なトラップフィルタ等での除去は困難である。

本発明は、これらの事情に鑑みてなされたものであって、希望信号出力周波数近傍のスプリアスであっても、更には、チャネル選択等の制御の都度周波数が変化するスプリアスであっても、これを除去し得る機能を備えたＰＬＬ周波数シンセサイザ回路を提供することを目的としている。

本発明はかかる課題を解決するために、請求項１記載のＰＬＬ周波数シンセサイザ回路は、電圧信号によって発振周波数を制御する電圧制御発振器と、該電圧制御発振器の出力信号と外部から供給される基準周波数信号とを比較して両者の周波数差又は位相差に応じた信号を出力する位相比較器と、該位相比較器の出力信号から低域信号成分を取り出し前記電圧制御発振器の制御信号として供給する低域フィルタと、前記位相比較器に供給する電圧制御発振器出力信号又は基準周波数信号の少なくとも一方を分周する可変分周手段と、をループ状に接続したＰＬＬ周波数シンセサイザ回路において、前記基準周波数信号に含まれる不要交流信号成分を抽出しそのレプリカ信号を生成するレプリカ信号生成手段と、該レプリカ信号の振幅と位相を調整しフェーズロックループ中に供給することによって前記基準周波数信号中の前記不要交流信号成分をキャンセルする手段と、を備えたことを特徴とする。

請求項２記載のＰＬＬ周波数シンセサイザ回路は、電圧信号によって発振周波数を制御する電圧制御発振器と、該電圧制御発振器の出力信号と外部から供給される基準周波数信号とを比較して両者の周波数差又は位相差に応じた信号を出力する位相比較器と、該位相比較器の出力信号から低域信号成分を取り出し前記電圧制御発振器の制御信号として供給する低域フィルタとをループ状に接続するとともに、前記基準周波数信号をデジタル・ダイレクト・シンセサイザを介して前記位相比較器に供給したＰＬＬ周波数シンセサイザ回路において、前記基準周波数信号に含まれる不要交流信号成分を抽出しそのレプリカ信号を生成するレプリカ信号生成手段と、該レプリカ信号の振幅と位相を調整しフェーズロックループ中に供給することによって前記基準周波数信号中の前記不要交流信号成分をキャンセルする手段と、を備えたことを特徴とする。

請求項３記載の発明は、前記請求項１又は２記載のＰＬＬ周波数シンセサイザ回路において、前記レプリカ信号生成手段は、前記低域フィルタ出力からその信号の一部を分岐して取り出す分岐手段と、該分岐したアナログ信号をデジタル信号に変換するアナログデジタル変換手段と、変換したデジタル信号から前記不要交流信号成分を抽出する手段と、抽出した不要交流信号成分の振幅値と位相を調整する手段と、該調整後のデジタル信号をアナログ信号に変換するデジタルアナログ変換手段と、変換したアナログ信号を前記フェーズロックループ中に供給する手段と、を備えたことを特徴とする。

請求項４記載の発明は、前記請求項１又は２記載のＰＬＬ周波数シンセサイザ回路において、前記レプリカ信号生成手段は、前記位相比較器に供給される基準周波数信号の一部を分岐して取り出す分岐手段と、該分岐した基準周波数信号から交流信号成分を抽出する周波数弁別手段と、抽出した交流信号成分のアナログ信号をデジタル信号に変換するアナログデジタル変換手段と、変換したデジタル信号から不要交流信号成分を抽出する手段と、抽出した不要交流信号成分の振幅値と位相を調整する手段と、該調整後のデジタル信号をアナログ信号に変換するデジタルアナログ変換手段と、変換したアナログ信号を前記フェーズロックループ中に供給する手段と、を備えたことを特徴とする。

請求項５記載の発明は、請求項１又は２記載のＰＬＬ周波数シンセサイザ回路において、前記レプリカ信号生成手段は、前記電圧制御発振器の出力信号の一部を分岐して取り出す分岐手段と、該分岐した信号から交流信号成分を抽出する周波数弁別手段と、抽出した交流信号成分のアナログ信号をデジタル信号に変換するアナログデジタル変換手段と、変換したデジタル信号から不要交流信号成分を抽出する手段と、抽出した不要交流信号成分の振幅値と位相を調整する手段と、該調整後のデジタル信号をアナログ信号に変換するデジタルアナログ変換手段と、変換したアナログ信号を前記フェーズロックループ中に供給する手段と、を備えたことを特徴とする。

請求項６記載の発明は、請求項１乃至５のいずれか一項記載のＰＬＬ周波数シンセサイザ回路において、前記電圧制御発振器が変調機能を備え、前記不要交流信号成分をキャンセルする手段が、前記レプリカ信号を前記電圧制御発振器の変調信号の一部として供給されることを特徴とする。

請求項１記載のＰＬＬ周波数シンセサイザ回路では、電圧信号によって発振周波数を制御する電圧制御発振器と、該電圧制御発振器の出力信号と外部から供給される基準周波数信号とを比較して両者の周波数差又は位相差に応じた信号を出力する位相比較器と、該位相比較器の出力信号から低域信号成分を取り出し前記電圧制御発振器の制御信号として供給する低域フィルタと、前記位相比較器に供給する電圧制御発振器出力信号又は基準周波数信号の少なくとも一方を分周する可変分周手段とをループ状に接続したＰＬＬ周波数シンセサイザ回路において、前記基準周波数信号に含まれる不要交流信号成分を抽出しそのレプリカ信号を生成するレプリカ信号生成手段と、該レプリカ信号の振幅と位相を調整しフェーズロックループ中に供給することによって前記基準周波数信号中の前記不要交流信号成分をキャンセルする手段と、を備えたので、希望周波数信号の近傍のスプリアス信号であっても除去可能となり、しかも、チャネル周波数を切替え等によって、スプリアス信号の周波数が変更された場合であっても不具合なくこれらを除去できる。

請求項２記載のＰＬＬ周波数シンセサイザ回路では、同様の周波数シンセサイザをデジタル・ダイレクト・シンセサイザ（ＤＤＳ）を用いて構成したＰＬＬ周波数シンセサイザ回路において、前記基準周波数信号に含まれる不要交流信号成分を抽出しそのレプリカ信号を生成するレプリカ信号生成手段と、該レプリカ信号の振幅と位相を調整しフェーズロックループ中に供給することによって前記基準周波数信号中の前記不要交流信号成分をキャンセルする手段と、を備えたので、微小周波数ステップ設定が容易であるが、比較的スプリアスの発生が多いＤＤＳを使用した場合であっても、希望波近傍のスプリアスを除去することが可能となる。

請求項３記載の発明では、前記請求項１又は２記載のＰＬＬ周波数シンセサイザ回路において、前記レプリカ信号生成手段は、前記低域フィルタ出力からその信号の一部を分岐して取り出す分岐手段と、該分岐したアナログ信号をデジタル信号に変換するアナログデジタル変換手段と、変換したデジタル信号から前記不要交流信号成分を抽出する手段と、抽出した不要交流信号成分の振幅値と位相を調整する手段と、該調整後のデジタル信号をアナログ信号に変換するデジタルアナログ変換手段と、変換したアナログ信号を前記フェーズロックループ中に供給する手段と、を備えたので、キャンセルすべきスプリアス信号を生成するレプリカ信号生成手段の構成がＤＳＰ等のデジタル処理によって実現可能となる。

請求項４記載の発明では、請求項１又は２記載のＰＬＬ周波数シンセサイザ回路において、前記レプリカ信号生成手段は、前記位相比較器に供給される基準周波数信号の一部を分岐して取り出す分岐手段と、該分岐した基準周波数信号から交流信号成分を抽出する周波数弁別手段と、抽出した交流信号成分のアナログ信号をデジタル信号に変換するアナログデジタル変換手段と、変換したデジタル信号から不要交流信号成分を抽出する手段と、抽出した不要交流信号成分の振幅値と位相を調整する手段と、該調整後のデジタル信号をアナログ信号に変換するデジタルアナログ変換手段と、変換したアナログ信号を前記フェーズロックループ中に供給する手段と、を備えたので、キャンセルすべきスプリアス信号を生成するレプリカ信号生成手段の他の具体的構成が提供され、適用する装置に適したレプリカ信号生成手段を構成する上で有用である。

請求項５記載の発明では、請求項１又は２記載のＰＬＬ周波数シンセサイザ回路において、前記レプリカ信号生成手段は、前記電圧制御発振器の出力信号の一部を分岐して取り出す分岐手段と、該分岐した信号から交流信号成分を抽出する周波数弁別手段と、抽出した交流信号成分のアナログ信号をデジタル信号に変換するアナログデジタル変換手段と、変換したデジタル信号から不要交流信号成分を抽出する手段と、抽出した不要交流信号成分の振幅値と位相を調整する手段と、該調整後のデジタル信号をアナログ信号に変換するデジタルアナログ変換手段と、変換したアナログ信号を前記フェーズロックループ中に供給する手段と、を備えたので、キャンセルすべきスプリアス信号を生成するレプリカ信号生成手段の更に他の具体的構成が提供されるので、適用する装置に適したレプリカ信号生成手段を構成する上で更に有用である。

請求項６記載の発明では、請求項１乃至５のいずれか一項記載のＰＬＬ周波数シンセサイザ回路において、前記電圧制御発振器が変調機能を備え、前記不要交流信号成分をキャンセルする手段が、前記レプリカ信号を前記電圧制御発振器の変調信号の一部として供給されるように構成したので、送信機等が基本的に備えている変調器を利用して本発明を実施する上で有用である。

以下、本発明を図に示した実施形態を用いて詳細に説明する。但し、この実施形態に記載される構成要素、種類、組み合わせ、形状、その相対配置などは特定的な記載がない限り、この発明の範囲をそれのみに限定する主旨ではなく単なる説明例に過ぎない。以下本発明の実施態様例について説明する。
図１（ａ）は、本発明の一実施形態を示すＰＬＬ周波数シンセサイザの一実施態様例を示すブロック図である。同図において１は基準発振器であって、これに限定されるものではないが、例えば極めて正確に周波数制御された無線基地局から送信される周波数信号に同期するように構成された水晶発振器等である。

基準発振器１の出力は、アナログ信号をデジタル信号に変換し、デジタル処理によって、要求される周波数可変の最小ステップ周波数が得られるように分周するデジタル・ダイレクト・シンセサイザ（Digital Direct Synthesizer：ＤＤＳ）２に供給される。
破線で囲った部分３はＰＬＬ周波数シンセサイザの要部ブロックで、前記ＤＤＳ２の出力信号を分周する基準信号分周器（Ｒｅｆ分周器）４と、該分周した基準周波数信号を一つの入力とする位相比較器（Phase Detector：ＰＤ）５と、該位相比較器５の出力を所要レベルに増幅するチャージポンプ６と、後述する電圧制御発振器の出力信号を分周するＲＦ分周器７とを備えている。
このＰＬＬ周波数シンセサイザの要部ブロック部分は汎用ＩＣとして市販されており、周辺ブロックの付加によって種々のＰＬＬ回路として利用可能であるが、本発明ではこの構成に限定する必要はなく、この例ではＤＤＳ２によって周波数可変するので、分周比の設定によっては分周器４、７を使用する必要がない場合もあり得る。

前記チャージポンプ６の出力は、交流信号を除去するループフィルタ８を介して電圧制御発振器（Voltage Controlled Oscillator：ＶＣＯ）９に供給され、該電圧制御発振器９の出力が希望信号Ｆｒｆとして次段ブロックに供給されるが、その一部は前記ＲＦ分周器７を介して前記位相比較器５の他方の入力として供給される。
１０は本発明におけるレプリカ信号生成部（レプリカ信号生成手段）であって、前記ループフィルタ８の出力の入部を取り出し、アナログ信号をデジタル信号に変換するＡ／Ｄ変換器（アナログデジタル変換器）１１と、ＣＰＵ１２と、ＤＳＰ１３とを主要ブロックとして備えている。

前記電圧制御発振器（ＶＣＯ）９は、基本的に周波数変調機能を備えており、通常、無線送信機に使用する場合、マイク等から得られた音声信号を変調信号として該電圧制御発振器９に供給するように構成されることが多い。
そこで、この例では無線通信機が基本的に備えている変調機能を利用して、基準周波数信号等に含まれるスプリアスを除去する例を説明する。
前記図５において説明したように、基準発振器１の出力周波数信号Ｆｒｅｆは図５（ｂ）に符号１４として示すようにノイズ成分が極めて小さい信号として得られるが、ＤＤＳ２の出力信号Ｆｄｄｓには図５（ｂ）の符号１５に示すように、近傍にスプリアス±Ｆｓｐが付随したものとなり、これがチャージポンプ６、ループフィルタ８を通過して前記電圧制御発振器９に入力されることは前記図５（ｃ）において既に説明した通りである。

そこでこの実施例では、前記フープフィルタ８の出力の一部を取り出し前記レプリカ信号生成部１０に導き（符号１６）、ここで該スプリアス成分の同一振幅レベルであって、位相が逆相のレプリカ信号を生成する。図５（ｃ）に実線にて示す波形は、スプリアス信号Ｆｓｐと同一レベルで、位相が１８０度異なった（逆相の）レプリカ信号１７であり、同図破線はスプリアス信号Ｆｓｐを示している。
このレプリカ信号１７を前記電圧制御発振器９の変調器に音声等の変調信号に重畳すれば、前記ループフィルタ８を介して供給されるスプリアス成分が、電圧制御発振器９においてキャンセル除去されることになる。
その結果、図５（ｄ）符号１８にて示すように電圧制御発振器９の出力から前記スプリアス成分が除去される。

なお、レプリカ信号生成部１０における具体的な処理は、既存の技術を応用すれば可能であるので、説明を省略するが、通常のデジタル無線通信機には変調信号処理等の音声信号処理のためにＣＰＵやＤＳＰを備えている場合が多いので、それを利用する場合は本発明を実施するためのプログラムや各種データを含むソフトウエアを格納した記憶媒体を用意するだけで済み、本発明実施のために特段にＣＰＵやＤＳＰを備える必要はないであろう。
本発明によれば、基準周波数信号に含まれるスプリアス等のノイズ成分と同一レベルで逆位相のレプリカ信号を生成して、スプリアス信号をレプリカ信号によって相殺除去するように構成したので、希望信号周波数近傍であっても、また、チャネル周波数変更の都度変化する周波数であっても、これらを除去することが可能である。

図２は本発明の他の実施態様例を示す図である。前記図１と同一部分は同一符号を付し重複する説明は省略する。この例に示すＰＬＬ周波数シンセサイザは、ＤＤＳ２が含まれない場合においても、そのまま上述した図１の回路が適用可能であることを示している。この構成において、基準周波数信号に他の部分からノイズが混入し、例えば図２（ｂ）に示すように基準周波数信号Ｆｒｅｆ１４の近傍にスプリアス成分±Ｆｓｐが存在する場合においても、上述した例と同様にレプリカ信号を生成してノイズを除去し、図２（ｃ）に示すように、高純度の電圧制御発振器９出力Ｆｒｆを得ることが可能である。

図３は、ＤＤＳ２を使用したシンセサイザにおける他の実施態様例を示すもので、この例では前記レプリカ信号生成部１０に供給する信号を前記ＤＤＳ２の出力から取り出す点が、前記図１、２においてループフィルタ８の出力から取り出すことと相違している。
ＤＤＳ２の出力あるいは基準発振器１の出力等の高周波信号からレプリカ信号を抽出する場合は、高周波信号から低周波信号に属するスプリアス成分を含む交流信号を取り出すために周波数弁別器（周波数弁別手段）１９が必要である。周波数弁別器１９は周波数変化や位相変化に応じた交流信号を取り出す機能を持ったもので、ＦＭ変調方式やＰＭ変調方式の受信機に使用されており、その機能ブロックはＩＣ化されて容易に入手可能であるし、当該レプリカ信号生成部１０に備えているＤＳＰ１３によっても実現可能である。
このように周波数弁別した交流信号から不要交流信号成分を抽出し、更に、その交流信号成分から除去するスプリアス成分を取り出し、このスプリアス成分からレプリカ信号を生成する。これをアナログ信号に変換後、前記電圧制御発振器９の変調信号として供給することによって、発信ループ中に含まれるスプリアス成分を相殺除去する処理については、既に説明した場合と同様である。

図４は、更に他の実施態様例であって、この例では前記レプリカ信号生成部１０に供給する信号を前記電圧制御発振器９の出力端から取り出す点が、上述した他の実施例と相違している。この場合も、高周波信号からスプリアス信号成分を含む交流信号を取り出すために周波数弁別器１９を備えているが、周波数弁別した交流信号からスプリアス成分を取り出し、更に、その信号からレプリカ信号を生成し、これを電圧制御発振器９の変調信号として供給して、スプリアス成分を相殺除去することは上述した場合と同様である。

本発明は、以上説明した例に限定する必要はなく種々変形が可能である。例えば、電圧制御発振器が変調機能を備えていない場合には、同様に機能する信号合成手段を発振ループ中、あるいは電圧制御発振器出力端等に備え、該信号合成手段において生成したレプリカ信号でスプリアス成分を相殺除去する構成であってもよい。なお、変調機能が必要ではない場合は、前記信号合成手段として、反転増幅器、信号レベルを一定値に保つ機能を持った自動利得制御回路（ＡＧＣ回路）、位相を調整することが可能な移相回路等を用いて構成することも可能である。
また、上述した実施例を複数組み合わせて備え、夫々の系統によって異なる周波数のスプリアス成分を除去することも可能であるし、一つのレプリカ信号生成部において、複数のスプリアス成分を抽出・合成して、一挙に複数のスプリアス成分を除去することもできる。更に、本発明を実施するＰＬＬ周波数シンセサイザの周波数切替え範囲が広範囲に及ぶ場合であって、切替える周波数帯域毎に発生するスプリアス周波数帯域が異なる場合は、周波数切替え制御信号に基づいて、予め夫々の周波数帯域に対応させて設定した複数系統のレプリカ信号生成手段一つを選択するように構成することも可能であろう。

更に、本発明の実現に必要な全ての機能ブロックをソフトウエアで実現することも可能であるから、発振器等の極一部の部品を除いてデジタル処理化し、各種プログラミング手段によって、ソフトウエア的に上述した機能を実現することができる。また、そのようなソフトウエアについて、それぞれプログラム化し、あらかじめＣＤ−ＲＯＭ等の記録媒体に書き込み、コンピュータに搭載したＣＤ−ＲＯＭドライブのような媒体駆動装置にこのＣＤ−ＲＯＭ等を装着し、それを読み出して実行することによって、本発明の目的を達成することもできる。この場合、記録媒体から読み出されたプログラム自体が上述した実施形態の機能を実現することになり、そのプログラムおよびそのプログラムを記録した記録媒体も本発明を実施する上で有用である。

なお、プログラムを格納する記録媒体としては半導体媒体（例えば、ＲＯＭ、不揮発性メモリカード等）、光媒体（例えば、ＤＶＤ、ＭＯ、ＭＤ、ＣＤ等）、磁気媒体（例えば、磁気テープ、フレキシブルディスク等）等のいずれであってもよい。

本発明の一実施形態にかかるＰＬＬ周波数シンセサイザを説明する図で、（ａ）はブロック構成図、（ｂ）は基準周波数信号とＤＤＳ出力信号の周波数スペクトル図、（ｃ）はスプリアス信号波形とレプリカ信号波形の関係を示す図、（ｄ）は電圧制御発振器出力信号の周波数スペクトル図である。 本発明の他の実施形態例の動作を説明するための信号波形図であり、（ａ）は本発明の一実施例のブロック構成図、（ｂ）は電圧制御発振器出力信号の周波数スペクトル図である。 本発明のＰＬＬ周波数シンセサイザの他の実施例を示すブロック構成図である。 本発明のＰＬＬ周波数シンセサイザの他の実施例を示すブロック構成図である。 従来のＰＬＬ周波数シンセサイザを説明する図であって、（ａ）はブロック構成図、（ｂ）は基準周波数信号とＤＤＳ出力信号の周波数スペクトル図、（ｃ）はＰＬＬループ信号に含まれるスプリアス信号波形を示す図、（ｄ）は電圧制御発振器出力信号の周波数スペクトル図である。

符号の説明

１、６１ 基準発振器、２、６２ ＤＤＳ（デジタル・ダイレクト・シンセサイザ）、３ ＰＬＬ発振器のＶＣＯシンセサイザ要部、４、７、６３、６８ 分周器、５、６４ 位相比較器、６、６５ チャージポンプ、８、６６ ループフィルタ、９、６７ 電圧制御発振器、１０ レプリカ信号生成部、１１ Ａ／Ｄ変換器、１２ ＣＰＵ、１３、６９ ＤＳＰ、１４、７１ 基準周波数信号（基準発振器出力端）、１５、７２ ＤＤＳ出力信号（ＤＤＳ出力端）、１６、７３ ループフィルタ出力信号、１７ レプリカ信号、１８、７４ 電圧制御発振器出力（信号）、１９ 周波数弁別器。

Claims (6)

1. 電圧信号によって発振周波数を制御する電圧制御発振器と、該電圧制御発振器の出力信号と外部から供給される基準周波数信号とを比較して両者の周波数差又は位相差に応じた信号を出力する位相比較器と、該位相比較器の出力信号から低域信号成分を取り出し前記電圧制御発振器の制御信号として供給する低域フィルタと、前記位相比較器に供給する電圧制御発振器出力信号又は基準周波数信号の少なくとも一方を分周する可変分周手段とをループ状に接続したＰＬＬ周波数シンセサイザ回路において、前記基準周波数信号に含まれる不要交流信号成分を抽出し、そのレプリカ信号を生成するレプリカ信号生成手段と、該レプリカ信号の振幅と位相を調整しフェーズロックループ中に供給することによって前記基準周波数信号中の前記不要交流信号成分をキャンセルする手段と、を備えたことを特徴とするＰＬＬ周波数シンセサイザ回路。
2. 電圧信号によって発振周波数を制御する電圧制御発振器と、該電圧制御発振器の出力信号と外部から供給される基準周波数信号とを比較して両者の周波数差又は位相差に応じた信号を出力する位相比較器と、該位相比較器の出力信号から低域信号成分を取り出し前記電圧制御発振器の制御信号として供給する低域フィルタと、をループ状に接続するとともに、前記基準周波数信号をデジタル・ダイレクト・シンセサイザを介して前記位相比較器に供給したＰＬＬ周波数シンセサイザ回路において、前記基準周波数信号に含まれる不要交流信号成分を抽出し、そのレプリカ信号を生成するレプリカ信号生成手段と、該レプリカ信号の振幅と位相を調整しフェーズロックループ中に供給することによって前記基準周波数信号中の前記不要交流信号成分をキャンセルする手段と、を備えたことを特徴とするＰＬＬ周波数シンセサイザ回路。
3. 前記レプリカ信号生成手段は、前記低域フィルタ出力からその信号の一部を分岐して取り出す分岐手段と、該分岐したアナログ信号をデジタル信号に変換するアナログデジタル変換手段と、変換したデジタル信号から前記不要交流信号成分を抽出する手段と、抽出した不要交流信号成分の振幅値と位相を調整する手段と、該調整後のデジタル信号をアナログ信号に変換するデジタルアナログ変換手段と、変換したアナログ信号を前記フェーズロックループ中に供給する手段と、を備えたことを特徴とする請求項１又は２記載のＰＬＬ周波数シンセサイザ回路。
4. 前記レプリカ信号生成手段は、前記位相比較器に供給される基準周波数信号の一部を分岐して取り出す分岐手段と、該分岐した基準周波数信号から交流信号成分を抽出する周波数弁別手段と、抽出した交流信号成分のアナログ信号をデジタル信号に変換するアナログデジタル変換手段と、変換したデジタル信号から不要交流信号成分を抽出する手段と、抽出した不要交流信号成分の振幅値と位相を調整する手段と、該調整後のデジタル信号をアナログ信号に変換するデジタルアナログ変換手段と、変換したアナログ信号を前記フェーズロックループ中に供給する手段と、を備えたことを特徴とする請求項１又は２記載のＰＬＬ周波数シンセサイザ回路。
5. 前記レプリカ信号生成手段は、前記電圧制御発振器の出力信号の一部を分岐して取り出す分岐手段と、該分岐した信号から交流信号成分を抽出する周波数弁別手段と、抽出した交流信号成分のアナログ信号をデジタル信号に変換するアナログデジタル変換手段と、変換したデジタル信号から不要交流信号成分を抽出する手段と、抽出した不要交流信号成分の振幅値と位相を調整する手段と、該調整後のデジタル信号をアナログ信号に変換するデジタルアナログ変換手段と、変換したアナログ信号を前記フェーズロックループ中に供給する手段と、を備えたことを特徴とする請求項１又は２記載のＰＬＬ周波数シンセサイザ回路。
6. 前記電圧制御発振器が変調機能を備え、前記不要交流信号成分をキャンセルする手段が、前記レプリカ信号成分を前記電圧制御発振器の変調信号の一部として供給されることを特徴とする請求項１乃至５のいずれか一項記載のＰＬＬ周波数シンセサイザ回路。

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