JP2007158472A - フェーズロックループ発振器 - Google Patents
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Abstract
【課題】フェーズロックループ発振器のロック検出手段において、そのロック検出感度が小さいものであっても、あるいは周波数収束までの時間が大きくばらつくものにおいても、目的とする周波数偏差に収束した時点で、直ちにその状態を正確に検出することを可能とする。
【解決手段】電圧制御発振器1と、位相比較器2と、低域フィルタ3とをループ状に接続したフェーズロックループ発振器において、前記低域フィルタの出力を増幅する交流信号増幅器7と、その増幅した信号の振幅信号値を検出する検波器8と、該検波した信号の値と予め設定した閾値とを比較するコンパレータ9と、該コンパレータの出力信号に基づいてロック信号を発生するロック検出器10を備える。
【選択図】図1
【解決手段】電圧制御発振器1と、位相比較器2と、低域フィルタ3とをループ状に接続したフェーズロックループ発振器において、前記低域フィルタの出力を増幅する交流信号増幅器7と、その増幅した信号の振幅信号値を検出する検波器8と、該検波した信号の値と予め設定した閾値とを比較するコンパレータ9と、該コンパレータの出力信号に基づいてロック信号を発生するロック検出器10を備える。
【選択図】図1
Description
本発明は、フーズロックループ発振器に関し、特に、高安定度の周波数信号を発生する発振器のループの同期状態を示すロック信号を迅速に検出可能なフェーズロックループ発振器に関するものである。
携帯電話機等の無線通信機をはじめとして、殆どの通信装置は高い周波数安定度をもった信号を発生する発振器を備えており、この発振器から出力される周波数信号に基づいて装置各部の制御や、信号処理、搬送波信号等の無線信号の生成を行っている。また、携帯電話機や警察・消防無線機等に代表される無線通信機においては、頻繁に発振周波数を変更する必要があるものが多く、これらの発振器としては、従来からフェーズロックループ発振器(Phase Lock Loop Oscillator;以下「PLL発振器」)が使用されている。
図5は従来のPLL発振器の一例を示すブロック図である。PLL発振器は同図に示すように、電圧信号によって発振周波数を制御する電圧制御発振器(Voltage Controlled Oscillator;以下「VCO」)50と、該VCO50の出力信号と外部から供給される基準周波数信号(Reference Frequency Signal;以下「Reff」)とを比較して両者の周波数差又は位相差に応じた信号を出力する位相比較器(Phase Detector;以下「PD」)51と、該PD51の出力信号から低域信号(直流信号成分)を取り出す低域フィルタ(以下「LPF」)52をループ状に接続したものが基本的な構成である。
PLL回路の動作については、既によく知られているので詳細な説明は省略するが、前記PD51において基準周波数信号Reffと前記VCO50の出力信号との周波数差または位相差に応じた信号を発生し、その信号から直流成分をLPF52によって抽出し、この直流信号の電圧で前記VCO50の発振周波数を制御するものであり、前記PD51で比較する基準周波数信号ReffとVCO50の出力信号の周波数とが一致するように、即ち、LPF52から出力する直流信号電圧が小さくなるようにループ全体が動作するようになっている。
また、前記PD51に供給する二つの信号、基準周波数信号ReffとVCO50の出力信号の少なくともいずれか一方に、分周比を制御し得る分周器を挿入すれば、その分周比を変化することによってVCO50から出力する信号周波数を制御する機能を持った発振器(PLL周波数シンセサイザ)を構成することができる。ここでは、このようなPLL周波数シンセサイザを含めてフェーズロックループ発振器(PLL発振器)と称する。
図5は従来のPLL発振器の一例を示すブロック図である。PLL発振器は同図に示すように、電圧信号によって発振周波数を制御する電圧制御発振器(Voltage Controlled Oscillator;以下「VCO」)50と、該VCO50の出力信号と外部から供給される基準周波数信号(Reference Frequency Signal;以下「Reff」)とを比較して両者の周波数差又は位相差に応じた信号を出力する位相比較器(Phase Detector;以下「PD」)51と、該PD51の出力信号から低域信号(直流信号成分)を取り出す低域フィルタ(以下「LPF」)52をループ状に接続したものが基本的な構成である。
PLL回路の動作については、既によく知られているので詳細な説明は省略するが、前記PD51において基準周波数信号Reffと前記VCO50の出力信号との周波数差または位相差に応じた信号を発生し、その信号から直流成分をLPF52によって抽出し、この直流信号の電圧で前記VCO50の発振周波数を制御するものであり、前記PD51で比較する基準周波数信号ReffとVCO50の出力信号の周波数とが一致するように、即ち、LPF52から出力する直流信号電圧が小さくなるようにループ全体が動作するようになっている。
また、前記PD51に供給する二つの信号、基準周波数信号ReffとVCO50の出力信号の少なくともいずれか一方に、分周比を制御し得る分周器を挿入すれば、その分周比を変化することによってVCO50から出力する信号周波数を制御する機能を持った発振器(PLL周波数シンセサイザ)を構成することができる。ここでは、このようなPLL周波数シンセサイザを含めてフェーズロックループ発振器(PLL発振器)と称する。
図6は従来のPLL周波数シンセサイザの一例を示すブロック図であり、この例では、上述の図5に示したPLL発振器に、更に、基準周波数信号Reffを分周するReff分周器53と、前記VCO50の出力信号を分周するRF分周器54とを挿入したものである。また、前記PD51の状態を監視して、PLL回路が所望の周波数にロックしたことを検出するループロック検出器55を備え、無線通信機やその他の当該発振器を使用する装置の各種制御に使用されることが多い。例えば、無線通信機に使用する場合を考えると、送信周波数は、他の通信等に妨害を与えないように、送信する信号周波数値とその変動の範囲が極めて厳重に規制されている。従って、発振器の出力周波数が規定値に安定したことを確認した上で変調した信号を空間に放射するようにコントロールされており、また、受信に関しては離調時の過大な復調雑音がスピーカ等から出力されないよう、あるいは誤った受信データによる誤動作を防止するために、目標周波数に安定した後にスピーカや制御回路に復調信号を供給するようにしている。
ループロック検出手段に関しては、例えば特開昭63−27123号にて提案されているものが存する。
特開昭63−27123号公報
ループロック検出手段に関しては、例えば特開昭63−27123号にて提案されているものが存する。
しかしながら、従来のPLL発振器におけるロック検出手段では、位相比較器PDにおいて、基準周波数信号の数周期間で、比較する二つの信号の位相偏差が一定値以下の状態で継続した場合に、ロック状態であると判断するものであったので、高安定度の発振器を構成する場合には、いくつかの不具合を生じていた。
例えば前記VCO50を、周波数安定度には優れているものの周波数制御感度が比較的低い水晶発振器(例えば数十ppm/v程度の制御感度)を用い、且つ、周波数の安定度(例えば±0.1ppm)を得るために、前記LPFのカットオフ周波数を数Hz乃至数十Hz程度に低く設定した場合には、PLL回路が目的の周波数にロックするまで、数十秒乃至数分を要する場合があり得る。このような要求を満たすために上述したような従来のPLL発振器を使用すると、目的の周波数安定度に到達していないにも拘わらず、ロック検出信号を出力してしまう場合がある。特に、PLL発振器を入手容易な市販のPLLシンセサイザICを使用する場合に顕著であった。
図7は、このような不具合を説明するためのロック検出器の信号波形図であり、(a)は前記PD51から前記ロック検出器55に供給される位相比較検出信号波形、(b)は前記ロック検出器55の出力であるロック検出信号である。なお、波形(a)は、後述する本発明の説明においては、前記LPF52の出力信号、即ち、前記VCO50の制御信号電圧の波形としても用いるが、実際には、前記ロック検出器に供給されるPDの出力信号波形とLPF出力信号波形とは必ずしも同一波形とはならないが、説明を簡便にするために、ここでは同一波形として説明する。なお、以下の説明では、周波数偏差(あるいは位相偏差)を周波数差(位相差)と混同して使用するが、「偏差」とは所定値(基準周波数信号)との差を意味するから、本発明においては基本的な違いは無い。また、位相比較器による周波数比較と位相比較の関係は、周波数が大きくずれる場合は当然ながら位相も一致せず(位相差の最大値は360度)、周波数差に応じた比較的大きな出力が得られ、周波数がほぼ同一に近づくと両者の位相差に応じた値が検出されることになる。
例えば前記VCO50を、周波数安定度には優れているものの周波数制御感度が比較的低い水晶発振器(例えば数十ppm/v程度の制御感度)を用い、且つ、周波数の安定度(例えば±0.1ppm)を得るために、前記LPFのカットオフ周波数を数Hz乃至数十Hz程度に低く設定した場合には、PLL回路が目的の周波数にロックするまで、数十秒乃至数分を要する場合があり得る。このような要求を満たすために上述したような従来のPLL発振器を使用すると、目的の周波数安定度に到達していないにも拘わらず、ロック検出信号を出力してしまう場合がある。特に、PLL発振器を入手容易な市販のPLLシンセサイザICを使用する場合に顕著であった。
図7は、このような不具合を説明するためのロック検出器の信号波形図であり、(a)は前記PD51から前記ロック検出器55に供給される位相比較検出信号波形、(b)は前記ロック検出器55の出力であるロック検出信号である。なお、波形(a)は、後述する本発明の説明においては、前記LPF52の出力信号、即ち、前記VCO50の制御信号電圧の波形としても用いるが、実際には、前記ロック検出器に供給されるPDの出力信号波形とLPF出力信号波形とは必ずしも同一波形とはならないが、説明を簡便にするために、ここでは同一波形として説明する。なお、以下の説明では、周波数偏差(あるいは位相偏差)を周波数差(位相差)と混同して使用するが、「偏差」とは所定値(基準周波数信号)との差を意味するから、本発明においては基本的な違いは無い。また、位相比較器による周波数比較と位相比較の関係は、周波数が大きくずれる場合は当然ながら位相も一致せず(位相差の最大値は360度)、周波数差に応じた比較的大きな出力が得られ、周波数がほぼ同一に近づくと両者の位相差に応じた値が検出されることになる。
上述したように、前記PD51では、供給される二つの信号の位相偏差に応じた振幅値の信号が出力され、その信号がLPF52で平滑されて、含まれている直流信号電圧が前記VCO50にフィードバックされて発振周波数が制御される結果、両者の周波数が一致した周波数で収束するように動作する。しかし例えば、比較的廉価に入手し得る一般市販のPLLシンセサイザICでは、ループ検出の為の閾値レベルが大きく、上述したような高い周波数安定度を確保する為の閾値機能を備えていないことが多い。即ち、使用するPLLシンセサイザICに内蔵されたロック検出器55のロック判断のための閾値がS1であるとすれば、同図7に示すように、本来t2の振幅値S2においてロック検出信号を発生すべきところ、それ以前のアンロック状態であるt1(信号レベルS1となる)においてロック検出信号を発生してしまうことになる。
また仮に使用PLLシンセサイザICの閾値がS2レベルを検出可能であるとした場合にその対策として、例えば、PLL発振器を初期化して起動させ、ロック検出するまでの時間を監視し、想定値より短時間でのロック検出は誤りであると判断して、所定時間経過後のロック検出信号が正しいものとみなすような判断を行う方法が考えられる。
また仮に使用PLLシンセサイザICの閾値がS2レベルを検出可能であるとした場合にその対策として、例えば、PLL発振器を初期化して起動させ、ロック検出するまでの時間を監視し、想定値より短時間でのロック検出は誤りであると判断して、所定時間経過後のロック検出信号が正しいものとみなすような判断を行う方法が考えられる。
しかしながら、PLL発振器が目的の周波数偏差に収束する時間は、温度や部品の経年変化や諸特性によってばらつくので、極めて大きなマージンを加味した時間設定が必要であり、実際には目的周波数に収束しているにも拘わらず、ロック検出信号が発生しない状態が続くことになり、迅速な装置起動に支障を来すことになる。例えば、常温に保たれた室内で使用する場合は、装置に電源を投入した後に比較的早期に位相同期状態になりPLLループがロックすることが多いが、PLL回路がロック状態にあるにも拘わらず設定した長時間のマージン時間のためにロック検出信号が得られず、無駄な時間待機を強要されることがある。
また、前記位相比較器の位相検出方法が、二つの信号の周波数差や位相差の時間的変化量に対応するレベルの信号が出力されるものである場合、単位時間当たりの周波数変化量や位相変化量はPLLロック状態に近づくに従って小さくなるので、上述したような高安定度のPLL発振器においては、より一層ロック状態の検出が困難になることがあった。
本発明は、これらの事情に鑑みてなされたものであって、例えば、廉価に入手容易な一般市販のPLLシンセサイザICを使用する場合のように、そのロック検出精度低いものであっても、あるいは周波数収束までの時間が大きくばらつくものにおいても、目的とする周波数偏差に収束した時点で直ちにその状態を正確に検出することが可能なフェーズロックループ発振器を提供することを目的としている。
また、前記位相比較器の位相検出方法が、二つの信号の周波数差や位相差の時間的変化量に対応するレベルの信号が出力されるものである場合、単位時間当たりの周波数変化量や位相変化量はPLLロック状態に近づくに従って小さくなるので、上述したような高安定度のPLL発振器においては、より一層ロック状態の検出が困難になることがあった。
本発明は、これらの事情に鑑みてなされたものであって、例えば、廉価に入手容易な一般市販のPLLシンセサイザICを使用する場合のように、そのロック検出精度低いものであっても、あるいは周波数収束までの時間が大きくばらつくものにおいても、目的とする周波数偏差に収束した時点で直ちにその状態を正確に検出することが可能なフェーズロックループ発振器を提供することを目的としている。
本発明はかかる課題を解決するために、請求項1記載のフェーズロックループ発振器においては、電圧信号によって発振周波数を制御する電圧制御発振器と、該電圧制御発振器の出力信号と外部から供給される基準周波数信号とを比較して両者の周波数差又は位相差に応じた信号を出力する位相比較器と、該位相比較器の出力信号から低域信号成分を取り出し前記電圧制御発振器の制御信号として供給する低域フィルタと、をループ状に接続したフェーズロックループ発振器において、前記低域フィルタの出力を増幅する交流信号増幅器と、該交流信号増幅器の出力信号の振幅信号値を検出する検波器と、該検波した信号の値と予め設定した閾値とを比較するコンパレータと、該コンパレータの出力信号に基づいてフェーズロックループが同期したことを示すロック信号を発生するロック検出器とを備えたことを特徴としている。
請求項2記載のフェーズロックループ発振器では、電圧信号によって発振周波数を制御する電圧制御発振器と、該電圧制御発振器の出力信号と外部から供給される基準周波数信号とを比較して両者の周波数差又は位相差に応じた信号を出力する位相比較器と、該位相比較器の出力信号から低域信号成分を取り出し前記電圧制御発振器の制御信号として供給する低域フィルタと、をループ状に接続したフェーズロックループ発振器において、前記低域フィルタの出力を増幅する交流信号増幅器と、該交流信号増幅器のアナログ信号出力の振幅信号値をデジタルデータに変換するアナログ/デジタル変換器と、該アナログ/デジタル変換器により変換されたデジタルデータと予め記憶した閾値デジタルデータとを比較してフェーズロックループが同期したことを示すロック検出信号を発生するデジタルロック検出器と、を備えたことを特徴とする。
請求項3記載のフェーズロックループ発振器では、請求項1又は2記載のフェーズロックループ発振器において、前記位相比較器出力信号又は前記LPF出力信号を監視すると共に、前記コンパレータの閾値又は閾値デジタルデータとは異なるレベルの閾値と比較してロック検出信号を発生するループロック検出器を備えたことを特徴としている。
請求項4記載のフェーズロックループ発振器では、前記位相器に供給する電圧制御発振器出力信号又は前記基準周波数信号の少なくともいずれか一方の信号周波数の分周比を制御可能な可変分周器を挿入することによって、前記電圧制御発振回路の発振周波数を制御できる周波数シンセサイザ機能を付加したことを特徴としている。
請求項2記載のフェーズロックループ発振器では、電圧信号によって発振周波数を制御する電圧制御発振器と、該電圧制御発振器の出力信号と外部から供給される基準周波数信号とを比較して両者の周波数差又は位相差に応じた信号を出力する位相比較器と、該位相比較器の出力信号から低域信号成分を取り出し前記電圧制御発振器の制御信号として供給する低域フィルタと、をループ状に接続したフェーズロックループ発振器において、前記低域フィルタの出力を増幅する交流信号増幅器と、該交流信号増幅器のアナログ信号出力の振幅信号値をデジタルデータに変換するアナログ/デジタル変換器と、該アナログ/デジタル変換器により変換されたデジタルデータと予め記憶した閾値デジタルデータとを比較してフェーズロックループが同期したことを示すロック検出信号を発生するデジタルロック検出器と、を備えたことを特徴とする。
請求項3記載のフェーズロックループ発振器では、請求項1又は2記載のフェーズロックループ発振器において、前記位相比較器出力信号又は前記LPF出力信号を監視すると共に、前記コンパレータの閾値又は閾値デジタルデータとは異なるレベルの閾値と比較してロック検出信号を発生するループロック検出器を備えたことを特徴としている。
請求項4記載のフェーズロックループ発振器では、前記位相器に供給する電圧制御発振器出力信号又は前記基準周波数信号の少なくともいずれか一方の信号周波数の分周比を制御可能な可変分周器を挿入することによって、前記電圧制御発振回路の発振周波数を制御できる周波数シンセサイザ機能を付加したことを特徴としている。
請求項1記載のフェーズロックループ発振器においては、電圧信号によって発振周波数を制御する電圧制御発振器と、該電圧制御発振器の出力信号と外部から供給される基準周波数信号とを比較して両者の周波数差又は位相差に応じた信号を出力する位相比較器と、該位相比較器の出力信号から低域信号成分を取り出し前記電圧制御発振器の制御信号として供給する低域フィルタと、をループ状に接続したフェーズロックループ発振器において、前記低域フィルタの出力を増幅する交流信号増幅器と、該交流信号増幅器の出力信号の振幅信号値を検出する検波器と、該検波した信号の値と予め設定した閾値とを比較するコンパレータと、該コンパレータの出力信号に基づいてロック信号を発生するロック検出器を備え、位相比較器から出力される位相偏差や周波数偏差に基づく振幅情報を増幅拡大した上で、閾値と比較するように構成したので、微小な位相偏差や周波数偏差に基づくロック状態を正確に検出することが可能となる。
請求項2記載のフェーズロックループ発振器においては、電圧制御発振器と、位相比較器と、低域フィルタとをループ状に接続したフェーズロックループ発振器において、前記低域フィルタの出力を増幅する交流信号増幅器と、該交流信号増幅器のアナログ信号出力の振幅信号値をデジタルデータ信号に変換するアナログ/デジタル変換器と、該デジタルデータと予め記憶した閾値デジタルデータとを比較してPLLが同期したことを示すロック検出信号を発生するデジタルロック検出器を備えたので、ロック検出手段を、デジタル処理することが可能となり、本発明に示す制御手順や、同様の機能を実現する処理をプログラミングすることによってCPU等を備えるIC回路においてソフトウエア処理として実現することが可能となる。
請求項3記載のフェーズロックループ発振器では、請求項1又は2記載のフェーズロックループ発振器において、前記位相比較器出力信号又は前記LPF出力信号を監視すると共に、前記コンパレータの閾値とは異なるレベルの閾値と比較して第一のロック検出信号を発生するループロック検出器を備えたので、この第一のループロック検出信号と、前記交流信号増幅器出力に基づいて生成した第二のロック検出信号との両者に基づいてロック検出の判断を行うことが可能となり、より一層正確で迅速なロック状態検出が可能となる。
請求項4記載のフェーズロックループ発振器では、請求項1乃至3記載の発明において、更に、前記位相器に供給する電圧制御発振器出力信号又は前記基準周波数信号の少なくともいずれか一方の信号周波数の分周比を制御可能な可変分周器を備えたので、種々周波数を変更可能なPLL周波数シンセサイザにおいても、請求項1乃至3記載の発明と同様の効果をもたらすことが可能となる。
請求項2記載のフェーズロックループ発振器においては、電圧制御発振器と、位相比較器と、低域フィルタとをループ状に接続したフェーズロックループ発振器において、前記低域フィルタの出力を増幅する交流信号増幅器と、該交流信号増幅器のアナログ信号出力の振幅信号値をデジタルデータ信号に変換するアナログ/デジタル変換器と、該デジタルデータと予め記憶した閾値デジタルデータとを比較してPLLが同期したことを示すロック検出信号を発生するデジタルロック検出器を備えたので、ロック検出手段を、デジタル処理することが可能となり、本発明に示す制御手順や、同様の機能を実現する処理をプログラミングすることによってCPU等を備えるIC回路においてソフトウエア処理として実現することが可能となる。
請求項3記載のフェーズロックループ発振器では、請求項1又は2記載のフェーズロックループ発振器において、前記位相比較器出力信号又は前記LPF出力信号を監視すると共に、前記コンパレータの閾値とは異なるレベルの閾値と比較して第一のロック検出信号を発生するループロック検出器を備えたので、この第一のループロック検出信号と、前記交流信号増幅器出力に基づいて生成した第二のロック検出信号との両者に基づいてロック検出の判断を行うことが可能となり、より一層正確で迅速なロック状態検出が可能となる。
請求項4記載のフェーズロックループ発振器では、請求項1乃至3記載の発明において、更に、前記位相器に供給する電圧制御発振器出力信号又は前記基準周波数信号の少なくともいずれか一方の信号周波数の分周比を制御可能な可変分周器を備えたので、種々周波数を変更可能なPLL周波数シンセサイザにおいても、請求項1乃至3記載の発明と同様の効果をもたらすことが可能となる。
以下、本発明を図に示した実施形態を用いて詳細に説明する。但し、この実施形態に記載される構成要素、種類、組み合わせ、形状、その相対配置などは特定的な記載がない限り、この発明の範囲をそれのみに限定する主旨ではなく単なる説明例に過ぎない。
図1は、本発明の一実施形態例を示すPLL発振器のブロック構成図である。この例に示すPLL発振器は、従来のPLL発振器と同様に、電圧信号によって発振周波数を制御する電圧制御発振器(VCO)1と、該VCO1の出力信号と外部から供給される基準周波数信号Reffとを比較して両者の周波数差又は位相差に応じた信号を出力する位相比較器(PD)2と、該PD2の出力信号から直流信号成分を取り出す低域フィルタ(LPF)3をループ状に接続し、更に、前記PD2に入力する基準周波数信号Reffを分周する基準信号分周器(Reff分周器)4と、前記VCO1の出力信号を分周する高周波信号分周器(RF分周器)5と、前記PD2の状態を監視して、PLL回路が所望の周波数にロックしたことを検出するループロック検出器(以下ループロック検出器を「第1ロック検出器」と云う)6とを備えたPLLシンセサイザとして構成したものにおいて、この実施例の特徴として、前記LPF3の出力信号に含まれる交流信号成分を増幅する交流信号増幅器7と、該交流信号増幅器7の出力信号に含まれる交流振幅成分をエンベロープ検波(Envelope Detection:包絡線検波)する検波器8と、検波した交流振幅成分のレベルと予め設定した閾値とを比較して比較信号を出力するコンパレータ9と、このコンパレータ9の出力信号に基づいて第二のロック信号を出力する第2ロック検出器10と、前記第1ロック検出信号前記第2ロック検出信号とに基づいて、ロック検出信号を発生するロック判定器11を備えたものである。
図1は、本発明の一実施形態例を示すPLL発振器のブロック構成図である。この例に示すPLL発振器は、従来のPLL発振器と同様に、電圧信号によって発振周波数を制御する電圧制御発振器(VCO)1と、該VCO1の出力信号と外部から供給される基準周波数信号Reffとを比較して両者の周波数差又は位相差に応じた信号を出力する位相比較器(PD)2と、該PD2の出力信号から直流信号成分を取り出す低域フィルタ(LPF)3をループ状に接続し、更に、前記PD2に入力する基準周波数信号Reffを分周する基準信号分周器(Reff分周器)4と、前記VCO1の出力信号を分周する高周波信号分周器(RF分周器)5と、前記PD2の状態を監視して、PLL回路が所望の周波数にロックしたことを検出するループロック検出器(以下ループロック検出器を「第1ロック検出器」と云う)6とを備えたPLLシンセサイザとして構成したものにおいて、この実施例の特徴として、前記LPF3の出力信号に含まれる交流信号成分を増幅する交流信号増幅器7と、該交流信号増幅器7の出力信号に含まれる交流振幅成分をエンベロープ検波(Envelope Detection:包絡線検波)する検波器8と、検波した交流振幅成分のレベルと予め設定した閾値とを比較して比較信号を出力するコンパレータ9と、このコンパレータ9の出力信号に基づいて第二のロック信号を出力する第2ロック検出器10と、前記第1ロック検出信号前記第2ロック検出信号とに基づいて、ロック検出信号を発生するロック判定器11を備えたものである。
図2は前記図1に示したPLL発振器の動作を説明する為の信号波形図であって、(a)はPD出力信号波形、(b)は交流信号増幅器7の出力信号波形、(c)は検波器8の出力信号波形、(d)は第2ロック検出器10の出力信号波形を夫々示している。なお、波形(a)は、上述したように、図7の説明においてはPD51の出力信号として用いたが、ここでは前記LPF3の出力信号、即ち、前記VCO1の制御信号電圧の波形として使用する。LPF出力とPD出力とは必ずしも同一波形とはならないが説明を簡便にするために、ここでは同一波形として説明する。
以下、図2、図7に示した信号波形を参照しながら、図1の本発明の実施態様例の動作について説明する。先ず同図(a)の信号波形は、前記図7(a)と同一波形であるので説明を省略するが、図1においても時間t1では、第1ロック検出器6において閾値と比較されて、図7(b)のt1に示すように第1ロック信号が出力される。しかし、t1においては正しいロック状態ではなく、PLLシンセサイザIC内蔵のロック検出器の性能範囲内の検出レベルでのロック検出を行う。正しいロック検出は時間t2において検出されるべきであるが、時間t2における信号波形振幅値が小さいので、第1ロック検出器6ではロック検出信号として出力されないことは既に説明したとおりである。
そこで、この実施例に示すように、LPF3の出力信号図2(a)を交流信号増幅器7において所要レベルに増幅した上で、検波器8においてエンベロープ検波すれば、増幅された信号の振幅値の変化を示す交流信号成分が抽出できる。その結果、同図2(b)に示すように全体の振幅レベルが増幅され、時間t2における信号振幅値も十分に増幅されるので、この振幅値を包絡線検波した結果が同図(c)に示すような波形として得られる。
このレベルをコンパレータ9において予め設定された閾値(前記第一のロック検出器6の閾値とは異なる)と比較するが、交流信号増幅器7によって振幅を増幅したので、時間t2における振幅値も増幅されたものとなり、ある程度の大きな閾値との比較が可能となって、t2において正確に閾値以下となるタイミングを検出することが可能となる。このときの閾値は、当該PLL発振器のVCO1の発振周波数が基準周波数信号Reffに同期して周波数が一致した所望状態を反映する値とすべきことは云うまでもない。このようにして得られた第2ロック検出信号によって、当該PLL発振器のVCO発振器のロック状態を検出することができる。なお、第2ロック検出信号が一定時間経過後に発生することが明らかな場合は、タイマ回路によって一定時間の経過を計測した後に、前記第2ロック検出信号の発生に基づいて、PLLが同期したことを判断するようにしてもよい。また、同図1に示すように、ロック判定器11において、前記第1ロック検出信号と、第2ロック検出信号の両者に基づいてロック検出を行えば、より一層正確にロック検出が可能となる。
そこで、この実施例に示すように、LPF3の出力信号図2(a)を交流信号増幅器7において所要レベルに増幅した上で、検波器8においてエンベロープ検波すれば、増幅された信号の振幅値の変化を示す交流信号成分が抽出できる。その結果、同図2(b)に示すように全体の振幅レベルが増幅され、時間t2における信号振幅値も十分に増幅されるので、この振幅値を包絡線検波した結果が同図(c)に示すような波形として得られる。
このレベルをコンパレータ9において予め設定された閾値(前記第一のロック検出器6の閾値とは異なる)と比較するが、交流信号増幅器7によって振幅を増幅したので、時間t2における振幅値も増幅されたものとなり、ある程度の大きな閾値との比較が可能となって、t2において正確に閾値以下となるタイミングを検出することが可能となる。このときの閾値は、当該PLL発振器のVCO1の発振周波数が基準周波数信号Reffに同期して周波数が一致した所望状態を反映する値とすべきことは云うまでもない。このようにして得られた第2ロック検出信号によって、当該PLL発振器のVCO発振器のロック状態を検出することができる。なお、第2ロック検出信号が一定時間経過後に発生することが明らかな場合は、タイマ回路によって一定時間の経過を計測した後に、前記第2ロック検出信号の発生に基づいて、PLLが同期したことを判断するようにしてもよい。また、同図1に示すように、ロック判定器11において、前記第1ロック検出信号と、第2ロック検出信号の両者に基づいてロック検出を行えば、より一層正確にロック検出が可能となる。
なお、交流増幅器7は、信号に含まれる交流信号成分の振幅値を増幅する為のものであるが、通常の増幅器では極めて低い周波数に対する利得が小さいので、本発明に使用する交流増幅器は差動増幅器等、その目的に応じた回路を使用する必要がある。また例えば、変調機能を有する低周波発振器を備え、その変調信号として前記LPF3の出力信号を使用し、該発振器出力信号を包絡線検波することも一つの方法であろう。また、当該PLL回路のVCO1が同様のメカニズムで制御されているので、VCO1の周波数が比較的低い周波数であれば、その出力信号を包絡検波しても良いし、周波数が高すぎる場合は前記RF分周器5の出力を包絡検波してもよく、あるいは専用の分周器を備えることも有用であろう。
なお、前記PD(位相比較器)2として使用するパルス波形の位相比較回路としては、排他的論理和回路(Exclusive−OR:EX−OR)ゲート応用型、RS−Filipflop(RSフリップフロップ型:RS−FF)応用型、ポジティブエッジ・トリガ型等、種々の形式のものが知られており、本発明には如何なる形式の位相比較器でも使用可能である。例えば図3は、排他的論理和回路(Exclusive−OR:EX−OR)ゲート応用型の位相比較器の動作原理を示す図である。簡単に説明すれば、同図(a)は前記図1に示した本発明のPLL発振器の一部を抜き出したもので、そのPD2にEX−ORゲートを使用している。このゲートの二つの入力をA、Bとし、出力をXとすると、これらの信号の関係は同図(b)の表に記載するとおりとなる。従って、もし同図(c)、(d)のA、Bに示すような波形が入力すると、夫々Xに示すように両信号の排他的論理和出力が得られ、夫々のX信号出力をLPF3に供給すれば、パルス幅に対応した直流電圧信号が得られるので、この信号をVCO1制御電圧とすることもできる。この図からも理解できるように、位相比較器2に供給される信号の位相が一致するときに、その出力信号レベルが最小になり、PLL回路はそのような状態になるように自動的にVCO発振周波数を制御して収束する。ロック検出信号は同期した状態を示すもので、正確なロック検出を行うことがPLL発振器を使用する装置の機能維持の為にも極めて重要であることは、既に説明したとおりである。
なお、前記PD(位相比較器)2として使用するパルス波形の位相比較回路としては、排他的論理和回路(Exclusive−OR:EX−OR)ゲート応用型、RS−Filipflop(RSフリップフロップ型:RS−FF)応用型、ポジティブエッジ・トリガ型等、種々の形式のものが知られており、本発明には如何なる形式の位相比較器でも使用可能である。例えば図3は、排他的論理和回路(Exclusive−OR:EX−OR)ゲート応用型の位相比較器の動作原理を示す図である。簡単に説明すれば、同図(a)は前記図1に示した本発明のPLL発振器の一部を抜き出したもので、そのPD2にEX−ORゲートを使用している。このゲートの二つの入力をA、Bとし、出力をXとすると、これらの信号の関係は同図(b)の表に記載するとおりとなる。従って、もし同図(c)、(d)のA、Bに示すような波形が入力すると、夫々Xに示すように両信号の排他的論理和出力が得られ、夫々のX信号出力をLPF3に供給すれば、パルス幅に対応した直流電圧信号が得られるので、この信号をVCO1制御電圧とすることもできる。この図からも理解できるように、位相比較器2に供給される信号の位相が一致するときに、その出力信号レベルが最小になり、PLL回路はそのような状態になるように自動的にVCO発振周波数を制御して収束する。ロック検出信号は同期した状態を示すもので、正確なロック検出を行うことがPLL発振器を使用する装置の機能維持の為にも極めて重要であることは、既に説明したとおりである。
図4は、本発明の他の変形実施態様例を示すPLL発振器のブロック構成図である。この例では、前記図1と同様のブロックには同一符号を付加し、説明を省略する。この実施態様例では、前記交流信号増幅器7の出力信号に含まれる交流信号振幅成分を、アナログ/デジタル変換器(A/D変換器)12によってデジタルデータに変換する点が特徴的である。この結果、前記データをデジタルロック検出器13において、予め記憶しているデジタル閾値データ(前記第一ロック検出器の閾値とは異なる)と比較することにより、デジタル信号処理によってロック検出を行うことが可能となる。
即ち、近年の無線機等をはじめとする通信機器においては、マイクロコンピュータ(CPU)を使用し、ソフトウエアによってプログラム処理を行うものが多く、アナログ処理に比べてデジタル処理の方が処理スピードや機能的処理等種々都合の良い場合が多いので、それらに適合させる上で便利であろう。また、時間経過に伴う微小な位相偏差や周波偏差に基づく微小なレベル変化の検出も、デジタル処理によって高精度に検出可能である。なお、この例においても、前記図3に示したものと同様に、前記第1ロック検出器6の出力と、第2ロック検出器であるデジタルロック検出器13の出力とからロック状態を判定することが可能である。以上の実施例では、位相比較器から出力される位相偏差や周波数偏差に対応した信号からロック状態を検出する例を示したが、位相比較器から、位相変化の時間的変化量や周波数変化の時間的変化量に応じた信号が出力される場合であっても、同様に本発明を実施することによって正確にロック検出可能であることが明らかである。
本発明は以上説明したように構成し、制御するので、要求される周波数安定度が高く、位相比較器から出力される周波数変化レベルや、それらの時間的変化量が微小な場合であっても、交流信号増幅器によってレベル増幅後に閾値と比較するので、正確にPLL回路のロック状態、即ち、同期状態を迅速に検出することが可能となる。
即ち、近年の無線機等をはじめとする通信機器においては、マイクロコンピュータ(CPU)を使用し、ソフトウエアによってプログラム処理を行うものが多く、アナログ処理に比べてデジタル処理の方が処理スピードや機能的処理等種々都合の良い場合が多いので、それらに適合させる上で便利であろう。また、時間経過に伴う微小な位相偏差や周波偏差に基づく微小なレベル変化の検出も、デジタル処理によって高精度に検出可能である。なお、この例においても、前記図3に示したものと同様に、前記第1ロック検出器6の出力と、第2ロック検出器であるデジタルロック検出器13の出力とからロック状態を判定することが可能である。以上の実施例では、位相比較器から出力される位相偏差や周波数偏差に対応した信号からロック状態を検出する例を示したが、位相比較器から、位相変化の時間的変化量や周波数変化の時間的変化量に応じた信号が出力される場合であっても、同様に本発明を実施することによって正確にロック検出可能であることが明らかである。
本発明は以上説明したように構成し、制御するので、要求される周波数安定度が高く、位相比較器から出力される周波数変化レベルや、それらの時間的変化量が微小な場合であっても、交流信号増幅器によってレベル増幅後に閾値と比較するので、正確にPLL回路のロック状態、即ち、同期状態を迅速に検出することが可能となる。
以上本発明の実施態様例について説明したが、本発明の実施に際してはこれらに限定する必要はなく、種々変形が可能である。例えば、通常PLLシンセサイザICに備えられている第1ロック検出器6を用いた例を示したが、必ずしもこのブロックは必要ではなく、当該ブロックが欠如したICであっても本発明の実施が可能であることは云うまでもない。また、VCOとしては上記実施例の電圧制御水晶発振器に限らず、PLL回路を構成し得るものであれば、如何なるものでも使用可能である。例えば、大きな周波数変化幅を要求される場合は、SAW共振器やその他の共振器が有用であろう。更に、本発明の実現に必要な全ての機能ブロックをソフトウエアで実現することも可能である。例えば、近年、ソフトウエアラジオとして、高周波増幅回路機能についてもデジタル処理し、各種プログラミング手段によって、自在に種々の方式の通信システムに対応できるようになっているので、これらの技術を使用すれば、本発明のPLL発振器を一部の部品を除いて、ソフトウエア処理することが可能である。また、そのようなソフトウエアについて、それぞれプログラム化し、あらかじめCD−ROM等の記録媒体に書き込んでおき、コンピュータに搭載したCD−ROMドライブのような媒体駆動装置にこのCD−ROM等を装着して、これらのプログラムをコンピュータのメモリあるいは記憶装置に格納し、それを実行することによって、本発明の目的が達成されることは云うまでもない。この場合、記録媒体から読み出されたプログラム自体が上述した実施形態の機能を実現することになり、そのプログラムおよびそのプログラムを記録した記録媒体も本発明を実施する上で有用である。
なお、プログラムを格納する記録媒体としては半導体媒体(例えば、ROM、不揮発性メモリカード等)、光媒体(例えば、DVD、MO、MD、CD等)、磁気媒体(例えば、磁気テープ、フレキシブルディスク等)等のいずれであってもよい。
また、ロードしたプログラムを実行することにより上述した実施形態の機能が実現されるだけでなく、そのプログラムの指示に基づき、オペレーティングシステムあるいは他のアプリケーションプログラム等と協働して処理することによって上述した実施形態の機能を実現することも可能である。
市場に流通させる場合には、可搬型の記録媒体にプログラムを格納して流通させ、あるいは、インターネット等を介して接続されたサーバコンピュータの記憶装置にプログラムを格納しておき、インターネット等を通じて他のコンピュータに転送することもできる。
なお、コンピュータでは、可搬型の記録媒体上のプログラム、または転送されてくるプログラムを、コンピュータに接続した記録媒体にインストールし、そのインストールされたプログラムを実行することによって上述した実施形態の機能が実現される。
また、ロードしたプログラムを実行することにより上述した実施形態の機能が実現されるだけでなく、そのプログラムの指示に基づき、オペレーティングシステムあるいは他のアプリケーションプログラム等と協働して処理することによって上述した実施形態の機能を実現することも可能である。
市場に流通させる場合には、可搬型の記録媒体にプログラムを格納して流通させ、あるいは、インターネット等を介して接続されたサーバコンピュータの記憶装置にプログラムを格納しておき、インターネット等を通じて他のコンピュータに転送することもできる。
なお、コンピュータでは、可搬型の記録媒体上のプログラム、または転送されてくるプログラムを、コンピュータに接続した記録媒体にインストールし、そのインストールされたプログラムを実行することによって上述した実施形態の機能が実現される。
1、50 電圧制御発振器(VCO)、2、51 位相比較器(PD)、3、52 低域フィルタ(LPF)、4、5、53,54 分周器、6 第一ロック検出器、7 交流信号増幅器、8 検波器、9 コンパレータ、10 第二ロック検出器、11 ロック判定器、12 アナログ/デジタル変換器(A/Dコンバータ)、13 デジタルロック検出器、55 ロック検出器。
Claims (4)
- 電圧信号によって発振周波数を制御する電圧制御発振器と、該電圧制御発振器の出力信号と外部から供給される基準周波数信号とを比較して両者の周波数差又は位相差に応じた信号を出力する位相比較器と、該位相比較器の出力信号から低域信号成分を取り出し前記電圧制御発振器の制御信号として供給する低域フィルタと、をループ状に接続したフェーズロックループ発振器において、前記低域フィルタの出力を増幅する交流信号増幅器と、該交流信号増幅器の出力信号の振幅信号値を検出する検波器と、該検波した信号の値と予め設定した閾値とを比較するコンパレータと、該コンパレータの出力信号に基づいてフェーズロックループが同期したことを示すロック信号を発生するロック検出器と、を備えたことを特徴とするフェーズロックループ発振器。
- 電圧信号によって発振周波数を制御する電圧制御発振器と、該電圧制御発振器の出力信号と外部から供給される基準周波数信号とを比較して両者の周波数差又は位相差に応じた信号を出力する位相比較器と、該位相比較器の出力信号から低域信号成分を取り出し前記電圧制御発振器の制御信号として供給する低域フィルタと、をループ状に接続したフェーズロックループ発振器において、前記低域フィルタの出力を増幅する交流信号増幅器と、該交流信号増幅器のアナログ信号出力の振幅信号値をデジタルデータに変換するアナログ/デジタル変換器と、該アナログ/デジタル変換器により変換されたデジタルデータと予め記憶した閾値デジタルデータとを比較してフェーズロックループが同期したことを示すロック検出信号を発生するデジタルロック検出器と、を備えたことを特徴とするフェーズロックループ発振器。
- 請求項1又は2記載のフェーズロックループ発振器において、前記位相比較器出力信号又は前記低域フィルタ出力信号を監視すると共に、前記コンパレータの閾値又は閾値デジタルデータとは異なるレベルの閾値と比較してロック検出信号を発生するループロック検出器を備えたことを特徴とするフェーズロックループ発振器。
- 前記位相器に供給する電圧制御発振器出力信号又は前記基準周波数信号の少なくともいずれか一方の信号周波数の分周比を制御可能な可変分周器を挿入することによって、前記電圧制御発振回路の発振周波数を制御できる周波数シンセサイザ機能を付加したことを特徴とする請求項1乃至請求項3記載のフェーズロックループ発振器。
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JP2005347268A JP2007158472A (ja) | 2005-11-30 | 2005-11-30 | フェーズロックループ発振器 |
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Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
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WO2010038456A1 (ja) * | 2008-10-02 | 2010-04-08 | 日本電波工業株式会社 | 周波数シンセサイザ |
CN103873051A (zh) * | 2014-03-25 | 2014-06-18 | 北京经纬恒润科技有限公司 | 一种锁相环锁定指示电路及锁相环 |
US9641113B2 (en) | 2014-02-28 | 2017-05-02 | General Electric Company | System and method for controlling a power generation system based on PLL errors |
-
2005
- 2005-11-30 JP JP2005347268A patent/JP2007158472A/ja active Pending
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