JP2007206384A

JP2007206384A - 表示制御回路

Info

Publication number: JP2007206384A
Application number: JP2006025223A
Authority: JP
Inventors: Satoshi Takamura; 聡高村
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 2006-02-02
Filing date: 2006-02-02
Publication date: 2007-08-16

Abstract

【課題】重ね合わせ処理を行う表示制御回路のＦＩＦＯバッファの総容量を削減する。
【解決手段】データバッファ制御部１３Ａは、各レイヤのＦＩＦＯバッファが空にならないように画像メモリ２から画像データを読み出して補充する。データ処理部１４Ａは、制御情報格納部１６のレジスタに格納された表示制御情報に基づいて、データバッファ制御部１３ＡのＦＩＦＯバッファから画像データ読み出して画素毎に重ね合わせ処理を行って順次表示データを生成し、ＦＩＦＯバッファ１７に格納する。ＦＩＦＯバッファ１７に格納された表示データは、表示データ出力部１８によって表示クロックＤＣＫに従って読み出され、液晶表示装置２０に出力される。ＦＩＦＯバッファ１７には重ね合わせ結果の表示データが格納されるので、重ね合わせ前の複数の画像データを格納する場合に比べてＦＩＦＯバッファの総容量を削減できる。
【選択図】図１

Description

本発明は、１つの表示装置に複数の画面を重ね合わせて表示するための表示制御回路に関するものである。

図２は、重ね合わせ画面の説明図である。
この画面では、例えばＬＣＤ（液晶表示パネル）の横６４０画素×縦４８０画素の表示面に、レイヤ０画像と、レイヤ１画像と、レイヤ２画像とが重ね合わされて表示されている。レイヤ０〜レイヤ２画像は、いずれも表示面と同一方向に配置された長方形（または正方形）であるが、その表示位置や表示サイズはそれぞれ異なっている。そして、画面には、先ず表示面の所定の位置にレイヤ０画像を配置し、次にレイヤ１画像を配置し、その後レイヤ２画像を配置するようになっている。従って、レイヤ２画像の下側に位置するレイヤ１及びレイヤ０画像は、レイヤ２画像で覆われて見えなくなる。また、レイヤ２及びレイヤ１画像の下側に位置するレイヤ０画像は、これらのレイヤ２及びレイヤ１画像で覆われて見えなくなる。また、レイヤ０〜レイヤ２画像がいずれも存在しない領域は、例えば黒色等の無表示となる。但し、一般的には表示面全体をカバーする背景画像が、レイヤ０画像として使用されることが多い。

以上が通常の重ね合わせ画面であるが、この他の重ね合わせ画面として、上側の画像（例えばレイヤ２画像）を半透明にして、下側のレイヤ１やレイヤ０画面が透けて見えるように重ね合わせるブレンド画面がある。ブレンド画面は、レイヤ毎に設定された透過率に従って各画素の輝度を換算し、画素毎に各レイヤの画素の換算した後の輝度を加え合わせることで表示することができる。

図３は、従来の表示制御回路を示す概略の構成図である。
この表示制御回路１０は、ＣＰＵ（中央処理ユニット）１及び画像メモリ２からシステムバス３を介して与えられる表示制御情報と画像データに基づいて重ね合わせ処理を行い、液晶表示装置２０に同期信号等の表示制御信号と表示データを与えるもので、インタフェース部（Ｉ／Ｆ）１１、タイミング制御部１２、データバッファ制御部１３、データ処理部１４、及びクロック生成部１５を有している。

インタフェース部１１は、ＣＰＵ１からシステムバス３を介して与えられる表示制御情報を受け取ってタイミング制御部１２に引き渡すと共に、データバッファ制御部１３からの要求に応じてシステムバス３を介して画像メモリ２から画像データを読み出すものである。

タイミング制御部１２は、クロック生成部１５から与えられる表示制御用のクロック信号ＤＣＫに従い、ＣＰＵ１から与えられた表示制御情報に基づいてデータバッファ制御部１３やデータ処理部１４に対する処理タイミングを制御すると共に、液晶表示装置２０に対する同期信号等の表示制御信号を与えるものである。このタイミング制御部１２は、表示制御情報を記憶するために、処理可能なレイヤ数に対応する複数のレジスタを有している。各レイヤに対応するレジスタには、それぞれのレイヤの画像が記憶されている画像メモリ２の先頭アドレス、画像を構成する縦横の画素数、ＬＣＤ上の表示位置（画像の左上の座標）、表示色の種類（２色、２５６色、フルカラ−等）、ブレンド画面における透過率等の情報が格納されるようになっている。

データバッファ制御部１３は、処理可能なレイヤ数に対応する複数のＦＩＦＯ（先入れ先出し）バッファを有しており、処理の進捗に応じて画像メモリ２から随時画像データ読み出してＦＩＦＯバッファの画像データを補充し、処理が滞らないように制御するものである。タイミング制御部１２とデータバッファ制御部１３は、システムバス３を介してＣＰＵ１や画像メモリ２との間でデータの送受を行うときは、このシステムバス３から与えられるシステムクロックＳＣＫに同期して動作するように構成されている。

データ処理部１４は、タイミング制御部１２から与えられるタイミング信号に従い、このタイミング制御部１２のレジスタに格納された表示制御情報に基づいて、データバッファ制御部１３のＦＩＦＯバッファから画像データ読み出して画素毎に重ね合わせ処理を行い、表示データとして順次液晶表示装置２０に出力するものである。

一方、液晶表示装置２０は、例えば横方向の６４０画素で構成されるラインを縦に４８０ライン平行配置したマトリクス表示方式のＬＣＤ２１と、ライン単位に表示データを蓄積してこのＬＣＤ２１の表示電極を駆動する表示駆動回路２２と、同期信号に従って表示ラインを１ラインずつ順次スキャンする走査回路２３を有している。

次に動作を説明する。
ＣＰＵ１では、処理の進行に従って表示するレイヤの画像が変化すると、システムバス３を介して画像メモリ２の画像データを更新する。また、レイヤのサイズや表示位置等の表示制御情報を変更するときには、ＣＰＵ１からシステムバス３を介して、タイミング制御部１２内の対応するレイヤのレジスタを更新する。一方、データバッファ制御部１３は、各レイヤのＦＩＦＯバッファが空にならないように、表示制御情報を参照して画像メモリ２の該当する記憶領域から各レイヤの画像データを読み出して補充する。

データ処理部１４は、タイミング制御部１２から与えられるタイミング信号に従い、このタイミング制御部１２のレジスタに格納された表示制御情報に基づいて、データバッファ制御部１３のＦＩＦＯバッファから画像データ読み出して画素毎に重ね合わせ処理を行って順次表示データを生成する。

この表示データの生成処理では、ＬＣＤ表示画面の左上の画素から、順次１画素ずつ右側に移動して表示データを生成し、右端の画素の処理が終了するとその下の行の左端の画素に移動して再び１画素ずつ右側に移動するというように、左から右、上から下へ１画素ずつ順次重ね合わせ処理が行われる。そして、右下の画素の処理が終了すると、再び画面の左上の画素に移動し、次の画面に対する処理が開始される。

データ処理部１４から出力される表示データは液晶表示装置２０に与えられ、タイミング制御部１２から出力されるクロック信号ＤＣＫに同期して、この液晶表示装置２０の表示駆動回路２２に順次蓄積される。そして、１ライン分の表示データが表示駆動回路２２に蓄積されると、走査回路２３で駆動されるラインに一括して表示される。

特開２００３−２８０６２６号公報

しかしながら、前記表示制御回路では、データバッファ制御部１３にレイヤ毎のＦＩＦＯバッファを設け、データ処理部１４でこれらのＦＩＦＯバッファを読み出して表示データを生成し、表示用のクロック信号に同期して液晶表示装置２０に出力するようにしている。従って、システムバス３が輻輳する場合等に備えて、ＦＩＦＯバッファのサイズを大きくしておく必要があるが、ＦＩＦＯバッファはレイヤと同じ数だけ必要であるので、レイヤ数が多くなるとＦＩＦＯバッファがこれに比例して大きくなり、回路規模とコストが増大するという課題があった。

本発明は、重ね合わせ処理を行う表示制御回路のＦＩＦＯバッファの容量を削減することを目的としている。

本発明は、複数の画面毎の画像データが格納された画像メモリを読み出して、その読み出した画像データを画素毎に重ね合わせて表示するための表示データを生成して出力する表示制御回路を、前記複数の画面毎にその表示制御情報が設定される制御情報格納部と、前記複数の画面に対応する複数のＦＩＦＯバッファを有し、前記画像メモリから前記画像データを読み出して対応するＦＩＦＯバッファに格納するデータバッファ制御部と、前記制御情報格納部に設定された表示制御情報に基づいて、前記データバッファ制御部のＦＩＦＯに格納された前記画像データを順次読み出し、該表示制御情報に従って重ね合わせ処理を行って表示データを生成するデータ処理部と、前記データ処理部で生成された前記表示データを一時格納するＦＩＦＯ型のバッファメモリと、表示用のタイミング信号に従って前記バッファメモリから前記表示データを読み出して出力する表示データ出力部とで構成したことを特徴としている。

本発明では、重ね合わせ処理を行った後の表示データを格納するＦＩＦＯ型のバッファメモリを有している。これにより、重ね合わせ処理前の画面毎の画像データを格納するデータバッファ制御部のＦＩＦＯバッファの容量を削減することができ、表示制御回路全体としてのバッファメモリの総容量を削減することができるという効果がある。

この発明の前記並びにその他の目的と新規な特徴は、次の好ましい実施例の説明を添付図面と照らし合わせて読むと、より完全に明らかになるであろう。但し、図面は、もっぱら解説のためのものであって、この発明の範囲を限定するものではない。

図１は、本発明の実施例を示す表示制御回路の概略の構成図であり、図３中の要素と共通の要素には共通の符号が付されている。

この表示制御回路１０Ａは、図３中のタイミング制御部１２に代えて制御情報格納部１６を設け、データバッファ制御部１３とデータ処理部１４に代えて、若干異なるデータバッファ制御部１３Ａとデータ処理部１４Ａを設けると共に、ＦＩＦＯバッファ１７と表示データ出力部１８を追加している。なお、ＣＰＵ１や画像メモリ２、及び液晶表示装置２０は、図３と同様である。

即ち、この表示制御回路１０Ａは、ＣＰＵ１及び画像メモリ２からシステムバス３を介して与えられる表示制御情報と画像データに基づいて重ね合わせ処理を行い、液晶表示装置２０に同期信号等の表示制御信号と表示データを与えるもので、インタフェース部１１、データバッファ制御部１３Ａ、データ処理部１４Ａ、クロック生成部１５、制御情報格納部１６、ＦＩＦＯバッファ１７、及び表示データ出力部１８を有している。

インタフェース部１１は、ＣＰＵ１からシステムバス３を介して与えられる表示制御情報を受け取って制御情報格納部１６に引き渡すと共に、データバッファ制御部１３Ａからの要求に応じてシステムバス３を介して画像メモリ２から画像データを読み出すものである。制御情報格納部１６は、表示制御情報を記憶するために、処理可能なレイヤ数に対応する複数のレジスタを有している。各レイヤに対応するレジスタには、それぞれのレイヤの画像が記憶されている画像メモリ２の先頭アドレス、画像を構成する縦横の画素数、ＬＣＤ上の表示位置（画像の左上の座標）、表示色の種類（２色、２５６色、フルカラ−等）、ブレンド画面における透過率等の情報が格納されるようになっている。

データバッファ制御部１３Ａは、処理可能なレイヤ数に対応する複数のＦＩＦＯバッファを有しており、処理の進捗に応じて画像メモリ２から随時画像データ読み出してＦＩＦＯバッファの画像データを補充し、処理が滞らないように制御するものである。なお、このデータバッファ制御部１３Ａの各ＦＩＦＯバッファは、図３中のデータバッファ制御部１３の各ＦＩＦＯバッファに比べて容量が小さく設定されている。

データ処理部１４Ａは、制御情報格納部１６のレジスタに格納された表示制御情報に基づいて、データバッファ制御部１３ＡのＦＩＦＯバッファから画像データ読み出して画素毎に重ね合わせ処理を行って表示データを生成するものである。データ処理部１４Ａの出力側には、生成された表示データを一時的に保持するためのＦＩＦＯバッファ１７が接続されている。データバッファ制御部１３Ａと、データ処理部１４Ａと、制御情報格納部１６は、システムバス３から与えられるシステムクロックＳＣＫに同期して動作するように構成されている。

ＦＩＦＯバッファ１７の出力側には、表示データ出力部１８が接続されている。表示データ出力部１８は、クロック生成部１５から与えられる表示用のクロック信号ＤＣＫに基づいてＦＩＦＯバッファ１７から表示データを１画素単位で読み出し、液晶表示装置２０に出力するものである。

次に動作を説明する。
ＣＰＵ１では、処理の進行に従って表示するレイヤの画像が変化すると、システムバス３を介して画像メモリ２の画像データを更新する。また、レイヤの画素数や表示位置等の表示制御情報が変更されたときには、ＣＰＵ１からシステムバス３を介して、制御情報格納部１６内の対応するレイヤのレジスタが更新される。一方、データバッファ制御部１３Ａは、各レイヤのＦＩＦＯバッファが空にならないように、表示制御情報を参照して画像メモリ２の該当する記憶領域から各レイヤの画像データを読み出して補充する。

データ処理部１４Ａは、出力側のＦＩＦＯバッファ１７が満杯にならない限り、制御情報格納部１６のレジスタに格納された表示制御情報に基づいて、データバッファ制御部１３ＡのＦＩＦＯバッファから画像データ読み出して画素毎に重ね合わせ処理を行って順次表示データを生成し、ＦＩＦＯバッファ１７に格納する。ＦＩＦＯバッファ１７が満杯になると、データ処理部１４Ａは表示データの生成処理を停止し、このＦＩＦＯバッファ１７の状態を監視する。そして、ＦＩＦＯバッファ１７に空き領域が発生すると、データ処理部１４Ａは表示データの生成処理を再開する。

このデータ処理部１４Ａにおける表示データの生成処理は、図３中のデータ処理部１４の処理と同じである。即ち、ＬＣＤ表示画面の左上の画素から、順次１画素ずつ右側に移動して表示データを生成し、右端の画素の処理が終了するとその下の行の左端の画素に移動して再び１画素ずつ右側に移動するというように、左から右、上から下へ１画素ずつ順次画素の重ね合わせ処理が行われる。そして、右下の画素の処理が終了すると、再び画面の左上の画素に移動し、次の画面に対する処理が開始される。

また、各画素の重ね合わせ処理は、次のように行われる。
データ処理部１４Ａは、制御情報格納部１６のレジスタの表示制御情報を参照し、まず処理対象の画素位置がどのレイヤに含まれるかを調べる。例えば、図２中の画素Ａはどのレイヤにも含まれていないので、データ処理部１４Ａは、データバッファ制御部１３ＡのＦＩＦＯバッファを読み出さずに、黒画素等の予め決められた表示データを出力する。また、画素Ｂはレイヤ０のみに含まれているので、データ処理部１４Ａは、データバッファ制御部１３Ａのレイヤ０に対応するＦＩＦＯバッファから１画素分の画像データを読み出し、そのまま表示データとして出力する。画素Ｂの右隣の画素Ｃも同様にレイヤ０のみに含まれているので、引き続いてレイヤ０に対応するＦＩＦＯバッファから１画素分の画像データを読み出せば、それが画素Ｃの表示データとなる。

また、画素Ｄはレイヤ０とレイヤ１に含まれているので、データ処理部１４Ａは、データバッファ制御部１３Ａのレイヤ０とレイヤ１に対応する２つのＦＩＦＯバッファからそれぞれ１画素分の画像データを読み出し、重ね合わせ処理を行う。この時、制御情報格納部１６中のレジスタで、レイヤ１の透過率が０に設定されていれば、レイヤ１の画像によってレイヤ０の画像は覆われるので、レイヤ０の画像データは無視され、レイヤ１の画像データが画素Ｄの表示データとなる。もしも、レイヤ１の透過率が０以外の値に設定されていれば、レイヤ１とレイヤ０の画像データをそれぞれの透過率に従って換算し、換算結果が画素Ｄの表示データとなる。

ＦＩＦＯバッファ１７に格納された表示データは、表示データ出力部１８によって表示クロックＤＣＫに従って１画素単位に取り出され、液晶表示装置２０に与えられる。液晶表示装置２０では、クロック生成部１５から出力されるクロック信号ＤＣＫに同期して、表示データがこの液晶表示装置２０の表示駆動回路２２に順次蓄積される。そして、１ライン分の表示データが表示駆動回路２２に蓄積されると、走査回路２３で駆動されるラインに一括して表示される。

以上のように、本実施例の表示制御回路１０Ａは、重ね合わせ処理を行った後の表示データを一時的に保持するためのＦＩＦＯバッファ１７を有すると共に、データ処理部１４Ａは、システムクロックＳＣＫのタイミングで重ね合わせ処理を行うように構成している。これにより、ＦＩＦＯバッファの総容量は、レイヤの数をｎとすれば、レイヤ毎に重ね合わせ処理前の画像データを保持する場合に比べて１／ｎで済むことになる。但し、実際には、システムバス３の輻輳によって画像メモリ２からの読み出しが遅延することも考えられる。従って、データバッファ制御部１３Ａはレイヤ毎にある程度の容量のＦＩＦＯバッファを持つ必要はあるが、このデータバッファ制御部１３Ａ中のＦＩＦＯバッファとＦＩＦＯバッファ１７を合わせたＦＩＦＯバッファの総容量を、従来に比べて削減することができるという利点がある。

なお、本発明は、上記実施例に限定されず、種々の変形が可能である。この変形例としては、例えば、次のようなものがある。
（１）表示するレイヤの数を３として説明したが、レイヤ数は任意である。
（２）データ処理部１４Ａの処理は、ブレンド処理を含む重ね合わせ処理に限定するものではない。重ね合わせ処理に加えて、パレット変換処理やガンマ補正処理等を行うようにすることができる。
（３）ＬＣＤに対する表示を例に説明したが、表示装置は液晶表示装置に限定するものではない。ブラウン管、ＰＤＰ（プラズマ・ディスプレイ・パネル）、屋外の大型表示器として使用されるＬＥＤ（発光ダイオード）表示パネル等、どのようなな表示装置にも適用可能である。従って、表示装置の構成も例示したものに限定されない。

本発明の実施例を示す表示制御回路の概略の構成図である。重ね合わせ画面の説明図である。従来の表示制御回路を示す概略の構成図である。

符号の説明

１ＣＰＵ
２画像メモリ
３システムバス
１０Ａ表示制御回路
１１インタフェース部
１３Ａデータバッファ制御部
１４Ａデータ処理部
１５クロック生成部
１６制御情報格納部
１７ＦＩＦＯバッファ
１８表示データ出力部
２０液晶表示装置

Claims

複数の画面毎の画像データが格納された画像メモリを読み出して、その読み出した画像データを画素毎に重ね合わせて表示するための表示データを生成して出力する表示制御回路であって、
前記複数の画面毎にその表示制御情報が設定される制御情報格納部と、
前記複数の画面に対応する複数の先入れ先出しバッファを有し、前記画像メモリから前記画像データを読み出して対応する先入れ先出しバッファに格納するデータバッファ制御部と、
前記制御情報格納部に設定された表示制御情報に基づいて、前記データバッファ制御部の先入れ先出しバッファに格納された前記画像データを順次読み出し、該表示制御情報に従って重ね合わせ処理を行って表示データを生成するデータ処理部と、
前記データ処理部で生成された前記表示データを一時格納する先入れ先出し型のバッファメモリと、
表示用のタイミング信号に従って前記バッファメモリから前記表示データを読み出して出力する表示データ出力部とを、
備えたことを特徴とする表示制御回路。