JP2007188943A - はんだバンプ、はんだバンプの形成方法及び半導体装置 - Google Patents

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Abstract

【課題】半導体部品を回路基板に接合するためのはんだバンプにおいて、回路基板への二次実装時に内部が溶融してもバンプ形状を維持することができ、狭ピッチの接合部間でのショートを抑制することができるようにする。
【解決手段】はんだバンプの内部のはんだ組成物30aより融点の高い金属間化合物30bを、はんだバンプの外周部に形成することで、はんだ組成物30aの融点を超える温度でも、金属間化合物30bの融点以下であればバンプ形状が維持される。
【選択図】図1

Description

本発明は、半導体部品を回路基板に接合するためのはんだバンプ、特に、回路基板が他の回路基板に二次接合される場合のはんだバンプ及びその形成方法、そしてはんだバンプ接合部を有した半導体装置に関する。
LSIチップなどの半導体部品を回路基板に実装する場合、配線遅延を少なくするために半導体部品の全面にはんだバンプを用いるフリップチップ実装が行われている。近年、環境問題の点から、このような半導体部品を回路基板に接合するためのはんだバンプにおいてもPb(鉛)フリー化が進められてきており、Sn(錫)−Ag(銀)−Cu(銅)系のはんだ(融点:217℃)が有力な候補材料として挙げられている。
図3は、LSIチップを回路基板に接合させるための従来のはんだバンプの構造を示す図である。
LSIチップ50の電極面には、Cu層51、Ni(ニッケル)層52からなるめっき皮膜が形成され、回路基板60の電極面には、Cu層61、Ni層62及び濡れ性を確保するためのAu(金)層63からなるめっき皮膜が形成されている(図3(A))。そして、LSIチップ50の電極面のはんだバンプ70を回路基板60の電極面に当接させて、例えば240℃程度に加熱した後、急冷させることにより、LSIチップ50と回路基板60が電気的に接続される(図3(B))。
上記のようにLSIチップ50を搭載した回路基板60(以下パッケージという場合もある。)は、BGAボール(Ball Grid Array)を用いてマザーボードに二次実装される。
表1に、はんだバンプ70とBGAボールの二次実装時の溶融状態を示す。
Figure 2007188943
二次実装温度が230℃のとき、Pbを用いたPb−5Sn(Snを5wt%含有)のはんだバンプは溶けることなく、Pb−63Sn(Snを63wt%含有)のBGAボールは溶けていたが、Pbフリーはんだを用いた場合、はんだバンプ及びBGAボールともにSn−Ag−Cu系はんだであるため、240℃〜250℃の二次実装温度のとき、Sn−Ag−Cu系はんだのBGAボールだけでなく、Sn−Ag−Cu系のはんだバンプ70も再溶融し、それらの接合部分の形状を保持できない場合がある。この場合、変形したはんだバンプ70がショートを起こす恐れがある。このため現状では、アンダーフィル樹脂を充填してはんだバンプの形状を保持させたり、Auスタッドバンプなどの溶融しないバンプを用いて対処している。
図4は、フリップチップ接合部へのアンダーフィル工程を示す図である。
はんだバンプ70を用いてLSIチップ50と回路基板60とを電気的に接続した後(図4(A))、はんだバンプの形状を保持するためにアンダーフィル樹脂80を充填する(図4(B))。
アンダーフィル樹脂80は熱硬化性樹脂80aと無機フィラー80bからなり、これをディスペンサ81を用いてLSIチップ50と回路基板60の間のはんだバンプ70の周囲に充填する。このようにアンダーフィル樹脂80が施された構成(図4(C))において、回路基板60をマザーボードに二次実装するために、回路基板60の反対側の電極面にBGAボール82を設ける(図4(D))。
図5は、LSIチップの二次実装の工程を示す図である。
図4(D)のように得られたパッケージを、BGAボール82により他の回路基板であるマザーボード90に接合する(図5(A)、図5(B))。
なお、上記のような半導体部品と配線基板を電気的に接合する電極接続部材として、樹脂コアを覆う二層のはんだ層を有し、外側のはんだ層が内側のはんだ層の融点より低い融点を持つ構造の接続部材が知られている(例えば、特許文献1参照)。更に、半導体部品積層基板間の接続構造において、上側と下側のはんだバンプの融点が異なることで、リフロー時に片方のはんだバンプが脱落するのを防止することも提案されている(例えば、特許文献2参照)。
特開2004−273401号公報 特開2005−5358号公報
しかしながら、アンダーフィル樹脂ではんだバンプの形状を保持しても、図5(A)に示すように、アンダーフィル樹脂の充填時にボイドや剥離があった場合には空間部83が生じ、二次実装時における加熱時に、図5(B)のように溶融したはんだ材料が流れ込んで短絡部83aが発生するという問題点がある。
本発明は、このような点に鑑みてなされたものであり、回路基板への二次実装時に内部が溶融してもバンプ形状を維持することができ、狭ピッチの接合部間でのショートを抑制することができ、信頼性が向上するはんだバンプ及びその形成方法を提供することを目的とする。
本発明では上記課題を解決するために、半導体部品を回路基板に接合するためのはんだバンプであって、図1に示すように、バンプ外周部がバンプ内部のはんだ組成物30aより融点の高い金属間化合物30bで被覆された構造を有することを特徴とするはんだバンプが提供される。
このようなはんだバンプによれば、はんだ組成物30aの融点を超える温度でも、金属間化合物30bの融点以下であればバンプ形状が維持される。
また、本発明では上記課題を解決するために、半導体部品を回路基板に接合するためのはんだバンプの形成方法であって、前記回路基板の電極部の最表面に金属からなる下地電極を設け、前記半導体部品の接合時に前記下地電極の金属を前記はんだバンプの中に拡散させて、バンプ外周部がバンプ内部のはんだ組成物より融点の高い金属間化合物で被覆された構造を形成することを特徴とするはんだバンプの形成方法が提供される。
このようなはんだバンプの形成方法によれば、はんだ組成物の融点を超える温度でも、金属間化合物の融点以下であればバンプ形状が維持される。
また、半導体部品を回路基板に接合するためのはんだバンプ接合部を有した半導体装置において、前記はんだバンプ接合部は、バンプ外周部がバンプ内部のはんだ組成物より融点の高い金属間化合物で被覆された構造を有することを特徴とする半導体装置が提供される。
このような半導体装置によれば、はんだ組成物の融点を越える温度でも、金属間化合物の融点以下であればバンプ形状が維持される。
本発明のはんだバンプ及びその形成方法は、バンプ外周部がバンプ内部のはんだ組成物より融点の高い金属間化合物で被覆された二層構造を有するため、はんだ組成物の融点を超える温度でも、金属間化合物の融点以下であればバンプ形状が維持される。これにより、例えばマザーボードなどへの二次実装時において、同じくはんだ組成物が用いられるBGAボールの溶融時に、半導体部品と回路基板間を接合するはんだバンプは、内部が溶融してもバンプ形状を維持することができ、狭ピッチの接合部間でのショートを抑制することができ、信頼性が向上するという利点がある。
以下、本発明の実施の形態を図面を参照して説明する。
図1は本実施の形態のはんだバンプの構造を示す図である。
このはんだバンプはLSIチップ10を回路基板20に接合するためのものである。本実施の形態のはんだバンプは、バンプ外周部がバンプ内部のはんだ組成物30aより融点の高い金属間化合物30bで被覆された二層構造を有している。
内部のはんだ組成物30aは、例えば、SnAgCuであり、融点は216℃である。また、低融点(139℃)のSnBi(錫ビスマス)を用いてもよい。
はんだバンプの外周部の金属間化合物30bは、例えばAuSn化合物であり、融点は280℃以上である。
なお、図1ではアンダーフィル樹脂40をはんだ接合部に充填してはんだバンプを保護している。
このような二層構造を有するはんだバンプによれば、内部のはんだ組成物30aの融点を超える温度でも、外周部の金属間化合物30bの融点以下であればバンプ形状が維持される。
外周部の金属間化合物30bとしてAuSn化合物が形成されている場合、その融点は、表1に示したように、回路基板20をマザーボードなどの他の回路基板に接続する際の二次実装温度より高い温度であるので、LSIチップ10と回路基板20間を接合するはんだバンプは、内部が溶融してもバンプ形状を維持することができ、狭ピッチの接合部間でのショートを抑制することができ、信頼性を向上できる。
次に、本実施の形態のはんだバンプの形成方法を説明する。
図2は、本実施の形態のはんだバンプの形成方法を説明する図である。
図2(A)のように、LSIチップ10の電極面には、Cu層11、Ni層12からなるめっき皮膜が形成されており、回路基板20の電極面には、Cu層21、Ni層22及びAu層23からなるめっき皮膜を形成する。ここで、Au層23は、図3で示したような従来のものよりも厚く(例えば0.05μm)形成する。
そして、接合時において、LSIチップ10の電極面のはんだバンプ30を回路基板20の電極面に当接させて所定の温度に加熱する。このとき下地電極のAuが、はんだバンプ30の中に拡散する。そして、冷却速度を所定速度以下にしてはんだを凝固させると、析出物は表面に押出すという溶融はんだの特性により、バンプ外周部に高融点の金属間化合物30bによる膜が形成される。
その後、図示を省略しているが、アンダーフィル樹脂40を充填して、形成したはんだバンプを保護する。
なお、はんだバンプ30としては、低融点はんだであるSnBi系はんだを用いることが望ましい。SnBi系はんだは融点が139℃であり、現状のSnAgCu系はんだの融点216℃と比較して70℃程度低いことから、はんだ溶融時にはんだ中へAuが拡散する時間とAuSn化合物が析出する時間が長いため、効果的にバンプ最外殻にAuSn化合物の膜を形成することができる。
このように、バンプ外周部がバンプ内部のはんだ組成物30aより融点の高い金属間化合物30bで被覆された二層構造を有するので、高融点の外殻によってマザーボードなどへの二次実装時に内部が溶融してもバンプ形状を維持することができ、狭ピッチの接合部間でのショートを抑制することができ、信頼性が向上する。
なお、上記の例では高融点の外殻を形成する方法として、はんだ付けする表面電極にAuを用いてSn系のはんだバンプ30によりLSIチップ10と回路基板20をはんだ付けすることで、はんだ溶融時に電極材料がはんだ中に拡散してAuSn化合物を形成し、冷却時に析出してバンプ外周部で膜を形成しているが、AuSn化合物を形成する方法としては、はんだバンプ中にあらかじめAuを含有させておく方法もある。
次に、上記のはんだバンプの形成時における冷却速度などの製造条件について検討した結果を示す。図2を参照して説明する。
10mm□の表面上に、ピッチ200μmでマトリクス状に形成されたSn−57wt%Bi−1wt%Agのはんだバンプを持つLSIチップ10を用いた。電極径はΦ80μmである。回路基板20は、基材がガラスエポキシで、LSIチップ10と同じパターンで電極が形成されている。この電極の表面に、Au層23をめっきで形成した。
その後、LSIチップ10の位置合わせを回路基板20上で行い、200℃ピークのリフローで接合を行った。ピーク温度からの冷却速度及びAu層23の膜厚を変えて接合を行った結果、AuSn化合物の析出は表2のような結果になった。
Figure 2007188943
表2に示すように、はんだ中のAuの膜厚が0.016μm以上の場合、はんだバンプ中のAu含有率が0.05wt%を超え、金属間化合物30bであるAuSn化合物の析出を確認することができる。しかし、冷却速度はかなり遅く、60℃/min以下でないとAuSn化合物の析出は確認できない。
このはんだバンプをEPMA(Electron Probe Micro Analyzer)で元素分析を行った結果、Au層23の膜厚を0.05μmとし、Au含有量0.16wt%以上とし、冷却速度100℃/min以下とした場合に良好な、AuSn化合物による膜が得られた。
なお、上記では、はんだ材料はSn−57wt%Bi−1wt%Agを用いたが、主にSnを主成分とするはんだ材料であればAu含有量と冷却速度を適正化することで、AuSn化合物を最外殻に形成することが可能である。また、Sn−Ag系、Sn−Ag−Cu系、Sn−Zn(亜鉛)系などのはんだでも可能である。
本実施の形態のはんだバンプの構造を示す図である。 本実施の形態のはんだバンプの形成方法を説明する図である。 従来のはんだバンプの構造を示す図である。 フリップチップ接合部へのアンダーフィル工程を示す図である。 LSIチップの二次実装の工程を示す図である。
符号の説明
10 LSIチップ
11、21 Cu層
12、22 Ni層
20 回路基板
23 Au層
30 はんだバンプ
30a はんだ組成物
30b 金属間化合物
40 アンダーフィル樹脂

Claims (6)

  1. 半導体部品を回路基板に接合するためのはんだバンプであって、
    バンプ外周部がバンプ内部のはんだ組成物より融点の高い金属間化合物で被覆された構造を有することを特徴とするはんだバンプ。
  2. 前記金属間化合物は、前記回路基板を他の回路基板に接続する際の二次実装温度より高い融点を有していることを特徴とする請求項1記載のはんだバンプ。
  3. 半導体部品を回路基板に接合するためのはんだバンプの形成方法であって、
    前記回路基板の電極部の最表面に金属からなる下地電極を設け、
    前記半導体部品の接合時に前記下地電極の金属を前記はんだバンプの中に拡散させて、バンプ外周部がバンプ内部のはんだ組成物より融点の高い金属間化合物で被覆された構造を形成することを特徴とするはんだバンプの形成方法。
  4. 前記下地電極の金属に金を用いることを特徴とする請求項3記載のはんだバンプの形成方法。
  5. 前記半導体部品の接合時の冷却速度を100℃/min以下にしてはんだを凝固させることを特徴とする請求項3記載のはんだバンプの形成方法。
  6. 半導体部品を回路基板に接合するためのはんだバンプ接合部を有した半導体装置において、
    前記はんだバンプ接合部は、バンプ外周部がバンプ内部のはんだ組成物より融点の高い金属間化合物で被覆された構造を有することを特徴とする半導体装置。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009238905A (ja) * 2008-03-26 2009-10-15 Nippon Telegr & Teleph Corp <Ntt> 半導体素子の実装構造および半導体素子の実装方法
CN102148201A (zh) * 2010-02-04 2011-08-10 台湾积体电路制造股份有限公司 半导体元件、封装结构、及半导体元件的形成方法
US10971301B2 (en) 2016-12-01 2021-04-06 Murata Manufacturing Co., Ltd. Chip electronic component

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0992682A (ja) * 1995-09-22 1997-04-04 Internatl Business Mach Corp <Ibm> ハンダ付け方法、ハンダ付け装置
JPH11330126A (ja) * 1998-04-30 1999-11-30 Internatl Business Mach Corp <Ibm> 半田構造部、電子構成部品アセンブリ及び電子構成部品アセンブリの製造方法
JP2000150574A (ja) * 1998-11-13 2000-05-30 Fujitsu Ltd 半導体装置及び半田による接合方法
JP2000232177A (ja) * 1999-02-09 2000-08-22 Toshiba Corp プリント基板および半導体装置および電子部品ユニット
JP2004311679A (ja) * 2003-04-07 2004-11-04 Matsushita Electric Ind Co Ltd はんだ付け方法とそのプリント配線板

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0992682A (ja) * 1995-09-22 1997-04-04 Internatl Business Mach Corp <Ibm> ハンダ付け方法、ハンダ付け装置
JPH11330126A (ja) * 1998-04-30 1999-11-30 Internatl Business Mach Corp <Ibm> 半田構造部、電子構成部品アセンブリ及び電子構成部品アセンブリの製造方法
JP2000150574A (ja) * 1998-11-13 2000-05-30 Fujitsu Ltd 半導体装置及び半田による接合方法
JP2000232177A (ja) * 1999-02-09 2000-08-22 Toshiba Corp プリント基板および半導体装置および電子部品ユニット
JP2004311679A (ja) * 2003-04-07 2004-11-04 Matsushita Electric Ind Co Ltd はんだ付け方法とそのプリント配線板

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009238905A (ja) * 2008-03-26 2009-10-15 Nippon Telegr & Teleph Corp <Ntt> 半導体素子の実装構造および半導体素子の実装方法
CN102148201A (zh) * 2010-02-04 2011-08-10 台湾积体电路制造股份有限公司 半导体元件、封装结构、及半导体元件的形成方法
US9455183B2 (en) 2010-02-04 2016-09-27 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and bump formation process
US9960134B2 (en) 2010-02-04 2018-05-01 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and bump formation process
US10522491B2 (en) 2010-02-04 2019-12-31 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and bump formation process
US11348889B2 (en) 2010-02-04 2022-05-31 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and bump formation process
US10971301B2 (en) 2016-12-01 2021-04-06 Murata Manufacturing Co., Ltd. Chip electronic component
US20210118614A1 (en) * 2016-12-01 2021-04-22 Murata Manufacturing Co., Ltd. Chip electronic component
US11688555B2 (en) * 2016-12-01 2023-06-27 Murata Manufacturing Co., Ltd. Chip electronic component

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