JP2007181287A - 半導体装置 - Google Patents

Abstract

【課題】
半導体装置内部にて、スイッチング素子をターンオフする度に生ずるスパイク状の過電圧を低減できる半導体装置を提供すること
【解決手段】
半導体装置に形成されるスイッチングレギュレータ４０は、インダクタンス素子２０と、インダクタンス素子２０に直列接続されたスイッチング素子３０と、インダクタンス素子に並列接続されたクランプ素子６０とを備える。スイッチング素子３０のターンオフ時にインダクタンス素子２０にて発生するスパイク状の過電圧１１０の少なくとも一部を、クランプ素子６０にてクランプして、インダクタンス素子２０とスイッチング素子３０との間のノードＮの電圧Ｖ_Ｎから、スパイク状過電圧１１０の少なくとも一部を除去した。
【選択図】図１

Description

本発明は、スイッチングレギュレータを備えた半導体装置に関する。

スイッチングレギュレータの基本構成は、電源電圧（または入力電圧）端子と接地端子との間に、インダクタンス素子とスイッチング素子とを直列接続したものである。このスイッチングレギュレータの昇圧動作は、スイッチング素子をオンさせてインダクタンス素子にエネルギーを蓄え、次にスイッチング素子をターンオフさせると、インダクタンス素子を流れる電流が瞬時に遮断せずに、インダクタンス素子が電流を維持してエネルギーを保つように動作することから、スイッチング素子の両端電圧として、入力電圧以上の電圧を得るものである。

ここで、このようなスイッチングレギュレータを内蔵した半導体装置では、クロックに同期させてスイッチング素子をターンオフする度に、出力電圧に瞬間的にスパイク状の過電圧が重畳され、このスパイク状の過電圧が半導体装置内の高周波信号に重畳されて信号ノイズとなる。本発明者の実験では、スイッチングレギュレータが設けられたＣＣＤセンサにて撮影した画像を液晶表示部に表示した時、映像信号のＳ／Ｎ劣化に起因して画像の乱れが生ずることが判明した。

ところで、スイッチング素子であるＩＧＢＴ（Insulated Gate Bipolar Transistor）がターンオフした時に、回路の配線インダクタンス（インダクタンス素子ではない）の蓄積エネルギーによる過電圧からスイッチング素子を保護する目的で、ＩＧＢＴと並列に、ＩＧＢＴの保護回路を設けたスナバ回路がある（特許文献１）。特に、特許文献１では、ＩＧＢＴと並列に、電圧判定回路とその電圧判定回路からの電圧がゲートに供給される追加のＩＧＢＴとで保護回路を接続している。

しかし、特許文献１等のスナバ回路はスイッチング素子であるＩＧＢＴの保護を目的とするもので、本発明の課題とは異なり、目的も達成手段も異なる。
特開２０００−１２７８０号公報

本発明の目的は、半導体装置内部にて、スイッチング素子をターンオフする度に生ずるスパイク状の過電圧を低減できる半導体装置を提供することにある。

本発明は、インダクタンス素子と、前記インダクタンス素子に直列接続されたスイッチング素子と、前記インダクタンス素子に並列接続されたクランプ素子とを備えたスイッチングレギュレータを有する半導体装置である。こうすると、スイッチング素子のターンオフ時にインダクタンス素子にて発生するスパイク状の過電圧の少なくとも一部を、クランプ素子にてクランプすることで、インダクタンス素子とスイッチング素子との間のノードの電圧から、過電圧の少なくとも一部を除去することができる。

本発明では、前記クランプ素子はダイオードにて形成することができる。前記スイッチング素子がオフした時に前記インダクタンス素子に電流が流れる方向を順方向とするように、前記ダイオードが前記インダクタンス素子と並列接続すればよい。こうすると、ダイオードの順方向降下電圧分だけ、ダイオードにてクランプすることができ、インダクタンス素子とスイッチング素子との間のノードの電圧を、ダイオードの順方向降下電圧分により電圧抑制することができる。

つまり、本発明では、前記ダイオードの順方向降下電圧をＶ_Ｆとしたとき、前記ダイオードにてクランプされる電圧がＶ_Ｆとなる。

本発明では、前記インダクタンス素子と前記スイッチング素子との間のノードにて得たい昇圧電圧をＶ_Ｎとし、前記インダクタンス素子の前記ノードとは反対側の一端への入力電圧をＶ_ＩＮとしたとき、Ｖ_Ｆ≒Ｖ_Ｎ−Ｖ_ＩＮを満足するとよい。こうすると、ダイオードにて電圧ＶＦをクランプすることで、ノードの電圧は、昇圧所望電圧Ｖ_Ｎを下回らず、しかもスパイク状過電圧を抑制できる。

本発明では、前記クランプ素子は、前記スイッチング素子がオフした時に前記インダクタンス素子に電流が流れる方向を順方向とするように、Ｍ（Ｍは整数）個のダイオードを直列接続することができる。こうすると、一つのダイオードだけではＶ_Ｆ≒Ｖ_Ｎ−Ｖ_ＩＮを満足できない場合に、直列接続されるダイオードの個数Ｍを調整することで、設計値に近づけることができる。

つまり、前記Ｍ個のダイオードの各々の順方向降下電圧をＶｆとしたとき、前記Ｍ個のダイオードにてクランプされるトータル電圧をＭ×Ｖｆとすることができ、個数Ｍの調整でクランプ電圧を調整できる。

調整された個数Ｍは、前記インダクタンス素子と前記スイッチング素子との間のノードにて得たい昇圧電圧をＶ_Ｎとし、前記インダクタンス素子の一端への入力電圧をＶ_ＩＮとしたとき、Ｍ×Ｖｆ≒Ｖ_Ｎ−Ｖ_ＩＮを満足するとよい。

本発明では、前記クランプ素子と並列に接続される保持用キャパシタをさらに有することができる。クランプ素子にてクランプされる電圧をキャパシタにて保持でき、クランプ動作をより確実にすることができる。

本発明では、前記スイッチング素子は、クロック信号によってオン・オフされ、前記クランプ素子と直列接続され、前記クロック信号とは逆相の反転クロック信号によりオン・オフされるクランプ制御用スイッチング素子をさらに有することができる。こうすると、クランプ制御用スイッチング素子により、スイッチング素子のターンオフ時に追従させて、インダクタンス素子とスイッチング素子との間のノードとクランプ素子とを導通させることができる。これにより、クランプ動作が必要な時のみクランプ素子を使用し、それ以外の時には電気的に回路から切り離すことができる。

前記インダクタンス素子は半導体装置に内蔵されるものに限らず、半導体装置に外付けされてもよい。

以下、本発明の実施形態について図面を参照して説明する。

１．第１の実施形態
１．１．本実施形態に係るスイッチングレギュレータの構成
図１は、半導体装置に設けられるスイッチングレギュレータの回路図である。

図１において、電圧入力端子（または電源端子）１０と接地端子１２との間には、インダクタンス素子例えばコイル２０と、スイッチング素子例えばＮ型ＭＯＳトランジスタ３０とが直列接続されて、スイッチングレギュレータ４０が構成される。

ここで、コイル２０は、ＩＣ等の半導体装置内部に設けられても良いし、半導体装置の外部に外付けされてもよい。コイル２０のインダクタンスがμＨ（マイクロヘンリー）オーダであれば、コイル２０は外付けされるが、ｎＨ（ナノヘンリー）オーダであればコイル２０を半導体装置内部に設けることができる。よって、コイル２０は半導体装置自体の必須構成要件ではなく、外付けされても良い。

Ｎ型ＭＯＳトランジスタ３０のゲートにはクロック信号ＣＬＫが入力され、Ｎ型ＭＯＳトランジスタ３０はクロック信号ＣＬＫのＨＩＧＨレベルでオンされ、ＬＯＷレベルでオフされる。

図１に示す回路では、コイル２０とＮ型ＭＯＳトランジスタ３０との接続点のノードＮに、ダイオード５２とキャパシタ５４とを有する平滑回路５０が接続されている。平滑回路５０の出力端に、出力電圧Ｖ_ＯＵＴが得られる。

本実施形態のスイッチングレギュレータ４０では、コイル２０と並列に、クランプ素子例えばクランプダイオード６０を設けた。このクランプダイオード６０は、Ｎ型ＭＯＳトランジスタ３０がオフした時にコイル２０に電流が流れる方向を順方向とするように、コイル２０に対して並列接続されている。

１．２．比較例に係るスイッチングレギュレータの構成
図２は、比較例であるスイッチングレギュレータ１００を示している。本実施形態のスイッチングレギュレータ４０（図１）と、比較例であるスイッチングレギュレータ１００（図２）との相違点は、クランプダイオード６０の有無のみである。

１．３．スイッチングレギュレータの基本動作
ここで、まず、図１及び図２に示すスイッチングレギュレータ４０，１００に共通な基本動作について説明する。まず、図３に示すクロック信号ＣＬＫのＨＩＧＨレベルでＮ型ＭＯＳトランジスタ３０をオンさせる。そうすると、コイル２０に電流が流れて、コイル２０のインダクタンスに従ってコイル２０に磁界エネルギーが蓄えられる。

次に、図３に示すクロック信号ＣＬＫのＨＩＧＨレベルからＬＯＷレベルへの立下りにて、Ｎ型ＭＯＳトランジスタ３０スイッチング素子をターンオフさせる。このとき、コイル２０を流れる電流が瞬時に遮断せずに、コイル２０は電流を流し続けるように維持してエネルギーを保つように動作する。これにより起電力が生じ、Ｎ型ＭＯＳトランジスタ３０の両端電圧、つまりノードＮの電位Ｖ_Ｎとして、電源端子（または入力端子）１０での電位以上の昇圧電位が得られる。これが、スイッチングレギュレータの基本動作である。

１．４．比較例にて瞬間的に発生するスパイク状過電圧
図２に示す比較例では、図３に示すように、クロック信号ＣＬＫの立下りに同期させてＮ型ＭＯＳトランジスタ３０をターンオフする度に、ノードＮでの電圧Ｖ_Ｎに瞬間的にスパイク状の過電圧１１０が重畳される。ノードＮの電圧Ｖ_Ｎが平滑化回路５０で平滑化または整流化された後の出力電圧Ｖ_ＯＵＴにも、スパイク状過電圧１２０が残存する。このスパイク状過電圧１１０，１２０が、半導体装置内の高周波信号に重畳されて信号ノイズとなる。

１．５．本実施形態の特有動作
本実施形態である図１のスイッチングレギュレータ４０での動作波形を図４に示す。図３と図４との対比から明らかなように、本実施形態ではノードＮでの電圧Ｖ_Ｎ及び出力電圧Ｖ_ＯＵＴには、図３に示すようなスパイク状過電圧１１０，１２０はほとんど生じていない。

この理由は以下の通りである。図１に示す本実施形態においても、Ｎ型ＭＯＳトランジスタのオン時にコイル２０に蓄えられるエネルギーは、図２に示す比較例の回路と同じである。Ｎ型ＭＯＳトランジスタ３０のオフ時には、クランプダイオード６０に順方向電流が流れてノードＮでの電圧ＶNはＶIN＋ＶF（ダイオード６０の順方向降下電圧）にほぼ電圧制限されてスパイク状の過電圧がなくなるからである。即ち、Ｎ型ＭＯＳトランジスタ３０のターンオフ時、ノードＮにコイル２０により発生するスパイク状過電圧１１０がダイオード６０により放出される。

つまり、本実施形態では、図１に示すように、コイル２０と並列接続されたクランプダイオード６０が存在しているのでこのクランプダイオード６０によりスパイク状過電圧１１０を抑制するための放電経路を形成されるので所定電圧に電圧クランプするように機能する。

ここで、クランプダイオード６０の順方向降下電圧をＶ_Ｆと定義する。Ｎ型ＭＯＳトランジスタ３０のターンオフ時には、コイル２０に蓄えられたエネルギーが放出されるので、ノードＮの電圧Ｖ_Ｎは、電源端子（または入力端子）１０の電圧よりも高い。よって、クランプダイオード６０に順方向電流が還流して放電される。この際、クランプダイオード６０では、順方向降下電圧Ｖ_Ｆが生じ、この電圧Ｖ_Ｆがクランプダイオード６０にてクランプされる。つまり、図２の比較例に比べて、図１の本実施形態でのノードＮの電圧Ｖ_ＮはＶＩＮ＋ＶＦ（クランプ電圧）に電圧抑制される。これにより、ノードＮの電圧Ｖ_Ｎの上昇が抑えられ、スパイク状過電圧１１０が抑制される。

なお、コイル２０とＮ型ＭＯＳトランジスタ３０との間のノードＮにて得たい昇圧電圧をＶ_Ｎとし、コイル２０の一端１０への入力電圧をＶ_ＩＮとしたとき、ＶＦ≒Ｖ_Ｎ−Ｖ_ＩＮを満足することが一番望ましい。ＶＦ＜Ｖ_Ｎ−Ｖ_ＩＮとすると、ノードＮでの電圧の抑制効果が大きすぎて、所望のノード昇圧電圧Ｖ_Ｎよりも下回ってしまうからである。つまり、入力電圧ＶＩＮに対して昇圧される分の電圧（＝Ｖ_Ｎ−Ｖ_ＩＮ）が、順方向降下電圧Ｖ_Ｆと等しくするか、あるいは少しだけそれ以上とすればよい。このような順方向降下電圧Ｖ_Ｆを一つのクランプダイオード６０にて確保し難い場合には、以下の第２の実施形態を採用することができる。

２．第２の実施形態
クランプ素子であるクランプダイオード６０は、図５に示すように、Ｍ（Ｍは整数）個のダイオード７０を直列接続して構成することができる。この場合、一つのダイオード７０の順方向降下電圧をＶｆとすると、クランプダイオード６０のトータルでの順方向降下電圧Ｖ_Ｆは、Ｖ_Ｆ＝Ｍ×Ｖｆとなる。よって、Ｍ個のダイオード７０にて電圧（Ｍ×Ｖｆ）をクランプできるので、ノードＮでの電圧Ｖ_Ｎを電圧抑制することができる。

ここで、個数Ｍは、Ｍ個のダイオード７０の各々の順方向降下電圧をＶｆとし、コイル２０とＮ型ＭＯＳトランジスタ３０との間のノードＮにて得たい昇圧電圧をＶ_Ｎとし、コイル２０一端への入力電圧をＶ_ＩＮとしたとき、Ｍ×Ｖｆ≒Ｖ_Ｎ−ＶINを満足することが望ましい。Ｍ×Ｖｆ＜ＶＮ−ＶＩＮとすると、ノードＮでの電圧の抑制効果が大きすぎて、所望のノード昇圧電圧Ｖ_Ｎよりも下回ってしまうからである。例えば、Ｖｆ＝０．６Ｖの場合であって、入力電圧Ｖ_ＩＮに昇圧分３Ｖを加えたければ、クランプダイオード７０の個数Ｍ＝５とすればよい。

３．第３の実施形態
図６は、本発明の第３の実施形態を示す回路図である。図６では、図１に示す第１実施形態の回路図において、クランプダイオード６０と直列に、クランプ制御用スイッチング素子として、Ｎ型ＭＯＳトランジスタ８０を設けている。このＮ型ＭＯＳトランジスタ８０のゲートには、インバータ９０を介してクロック信号ＣＬＫが入力される。つまり、スイッチングレギュレータ４０のＮ型ＭＯＳトランジスタ３０のゲートに入力されるクロック信号ＣＬＫの逆相となる反転クロック信号／ＣＬＫが、Ｎ型ＭＯＳトランジスタ８０に供給される。

こうすると、スイッチングレギュレータ４０のＮ型ＭＯＳトランジスタ３０がターンオフした時に、Ｎ型ＭＯＳトランジスタ８０がターンオンされ、コイル２０からのエネルギー放出時にのみ、クランプダイオード６０がノードＮと導通する。よって、スパイク状過電圧１１０を抑制すべき必要な時にのみ、クランプダイオード６０を機能させ、それ以外の時にはスイッチングレギュレータから電気的に切り離すことができ、回路の信頼性が向上する。

なお、この第３の実施形態は、図５に示す第２の実施形態にも同様に適用することができる。

４．第４の実施形態
図７は、本発明の第４の実施形態を示す回路図である。図７では、図１に示す第１実施形態の回路図において、クランプダイオード６０と並列に、保持用キャパシタ２００を接続している。クランプダイオード６０と並列接続された保持用キャパシタ２００は、クランプダイオード６０でのクランプ電圧Ｖ_Ｆを充電して保持することができ、クランプダイオード６０の両端電位差を維持してクランプ動作をより確実に行なうことができる。

なお、この第４の実施形態は、図５に示す第２の実施形態及び図６に示す第３の実施形態にも同様に適用することができる。

本発明は、上述した実施形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。例えば、クランプダイオード６０，７０は、図８に示すようにＰ型ＭＯＳトランジスタ２１０をダイオード接続して構成するほか、図９に示すように例えばＰ型半導体基板２２０に形成したＮ型ウェル２３０と、そのＮ型ウェル２３０内に形成されたＰ型不純物層２４０とのＰＮ接合にて形成しても良い。

本発明の第１の実施形態に係るスイチングレギュレータの回路図である。 本発明の比較例としてのスイッチングレギュレータの回路図である。 図２に示す比較例での動作タイミングチャートである。 図１に示す第１の実施形態に係るスイッチングレギュレータの動作タイミングチャートである。 本発明の第２の実施形態に係るスイッチングレギュレータの回路図である。 本発明の第３の実施形態に係るスイッチングレギュレータの回路図である。 本発明の第４の実施形態に係るスイッチングレギュレータの回路図である。 クランプダイオードの形成例を示す概略説明図である。 クランプダイオードの他の形成例を示す概略説明図である。

符号の説明

１０ 入力端子（電源端子）、１２ 接地端子、２０ コイル（インダクタンス素子）、３０ Ｎ型ＭＯＳトランジスタ（スイッチング素子）、４０，１００ スイッチングレギュレータ、５０ 平滑化回路、５２ ダイオード、５４ キャパシタ、６０，７０ クランプダイオード、８０ Ｎ型ＭＯＳトランジスタ（クランプ制御用スイッチング素子）、９０ インバータ、１１０，１２０ スパイク状過電圧、２００ 保持用キャパシタ、２１０ Ｐ型ＭＯＳトランジスタ、２２０ Ｐ型半導体基板、２３０ Ｎ型ウェル、２４０ Ｐ型不純物層、ＣＬＫ クロック信号、／ＣＬＫ 反転クロック信号、Ｎ ノード、Ｖ_Ｆ，Ｖｆ 順方向降下電圧、Ｖ_ＩＮ 入力電圧、Ｖ_Ｎ ノード電圧、Ｖ_ＯＵＴ 出力電圧

Claims (10)

1. インダクタンス素子と、
   前記インダクタンス素子に直列接続されたスイッチング素子と、
   前記インダクタンス素子に並列接続されたクランプ素子と、
   を備えたスイッチングレギュレータを有し、
   前記スイッチング素子のターンオフ時に前記インダクタンス素子にて発生するスパイク状の過電圧の少なくとも一部を、前記クランプ素子にてクランプして、前記インダクタンス素子と前記スイッチング素子との間のノードの電圧から、前記過電圧の少なくとも一部を除去したことを特徴とする半導体装置。
2. 請求項１において、
   前記クランプ素子はダイオードにて形成され、前記スイッチング素子がオフした時に前記インダクタンス素子に電流が流れる方向を順方向とするように、前記ダイオードが前記インダクタンス素子と並列接続されていることを特徴とする半導体装置。
3. 請求項２において、
   前記ダイオードの順方向降下電圧をＶ_Ｆとしたとき、前記ダイオードにてクランプされる電圧がＶ_Ｆであることを特徴とする半導体装置。
4. 請求項３において、
   前記インダクタンス素子と前記スイッチング素子との間のノードにて得たい昇圧電圧をＶ_Ｎとし、前記インダクタンス素子の前記ノードとは反対側の一端への入力電圧をＶ_ＩＮとしたとき、Ｖ_Ｆ≒Ｖ_Ｎ−Ｖ_ＩＮを満足することを特徴とする半導体装置。
5. 請求項２において、
   前記クランプ素子は、前記スイッチング素子がオフした時に前記インダクタンス素子に電流が流れる方向を順方向とするように、Ｍ（Ｍは整数）個のダイオードが直列接続されて形成されることを特徴とする半導体装置。
6. 請求項５において、
   前記Ｍ個のダイオードの各々の順方向降下電圧をＶｆとしたとき、前記Ｍ個のダイオードにてクランプされるトータル電圧がＭ×Ｖｆであることを特徴とする半導体装置。
7. 請求項５または６において、
   個数Ｍは、前記インダクタンス素子と前記スイッチング素子との間のノードにて得たい昇圧電圧をＶ_Ｎとし、前記インダクタンス素子の一端への入力電圧をＶ_ＩＮとしたとき、Ｍ×Ｖｆ≒Ｖ_Ｎ−Ｖ_ＩＮを満足することを特徴とする半導体装置。
8. 請求項１乃至７のいずれかにおいて、
   前記クランプ素子と並列に接続される保持用キャパシタをさらに有することを特徴とする半導体装置。
9. 請求項１乃至８のいずれかにおいて、
   前記スイッチング素子は、クロック信号によってオン・オフされ、
   前記クランプ素子と直列接続され、前記クロック信号とは逆相の反転クロック信号によりオン・オフされるクランプ制御用スイッチング素子をさらに有することを特徴とする半導体装置。
10. 請求項１乃至９のいずれかにおいて、
    前記インダクタンス素子は外付けされていることを特徴とする半導体装置。
    

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