JP2007173623A - 半導体装置の製造方法 - Google Patents
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Abstract
【課題】 異物の発生を抑制しつつゲート絶縁膜の厚さを高精度に制御可能な半導体装置の製造方法を提供する。
【解決手段】 以下の工程を含む。半導体基板上に、第1ゲート絶縁膜を形成する。第1ゲート絶縁膜の一部をレジスト膜により覆う。レジスト膜の表面を、より溶解しやすい状態へと改質する。第1ゲート絶縁膜のレジスト膜により覆われていない部分を除去する。溶液によってレジスト膜を溶解する。半導体基板上の第1ゲート絶縁膜を除去された部分に、第2ゲート絶縁膜を形成する。第1ゲート絶縁膜上、第2ゲート絶縁膜上、にゲート電極を形成する。半導体基板の表面に、ゲート電極を挟むソース/ドレイン拡散領域を形成する。
【選択図】 図1
【解決手段】 以下の工程を含む。半導体基板上に、第1ゲート絶縁膜を形成する。第1ゲート絶縁膜の一部をレジスト膜により覆う。レジスト膜の表面を、より溶解しやすい状態へと改質する。第1ゲート絶縁膜のレジスト膜により覆われていない部分を除去する。溶液によってレジスト膜を溶解する。半導体基板上の第1ゲート絶縁膜を除去された部分に、第2ゲート絶縁膜を形成する。第1ゲート絶縁膜上、第2ゲート絶縁膜上、にゲート電極を形成する。半導体基板の表面に、ゲート電極を挟むソース/ドレイン拡散領域を形成する。
【選択図】 図1
Description
本発明は、半導体製造装置の製造方法に関し、例えば、膜厚の異なる複数のゲート絶縁膜を有する半導体装置の製造方法に関する。
半導体装置の製造工程には、絶縁膜および導電膜等の膜を、所望の形状へと加工する工程が含まれる。この工程の際、加工対象の膜の上に、加工対象の膜に形成されるパタンに応じたパタンを有するマスク材が形成され、このマスク材を用いて加工対象の膜がエッチングされ、マスク材が除去される。マスク材としてフォトレジストが用いられた場合、マスク材の除去には、硫酸と過酸化水素水との混合液(SPM)が、多く用いられる。
また、MOSFET(Metal Oxide Semiconductor Field Effect Transistor)に種々の特性を持たせるために、1つの半導体基板上に、膜厚が相互に異なる複数のゲート絶縁膜が形成されることがある。この場合、ある厚さの第1のゲート絶縁膜が半導体基板上に形成された後、第1のゲート絶縁膜の一部がレジストにより覆われた状態で、覆われていない部分が除去される。そして、レジストが、アッシングまたはSPM等により除去され、次いで、第1のゲート絶縁膜が除去された部分に、第2のゲート絶縁膜が形成される。この際、アッシング時の酸素やSPM中の過酸化水素が酸化剤となり、レジスト除去後の半導体基板の表面上に、厚さが0.8乃至2nm程度のケミカル酸化膜が形成されてしまう。
このようなケミカル酸化膜が形成されることにより、以下の問題が生じる。すなわち、形成されるゲート絶縁膜の厚さが1.5nm以上ならばケミカル酸化膜が形成されたままで熱酸化工程を経ることによっても、目的の厚さのゲートゲート絶縁膜を形成できる。しかしながら、ケミカル酸化膜が1nm以上形成されていると、高性能を得ることを目的とした1.2nm以下のゲート絶縁膜を形成することはできない。そこで、酸化力の少ないもしくはほとんどない、例えば硫酸によって、レジスト膜を除去することが行われる。
硫酸のみが用いられる場合、露光後のレジストのパタンのエッジは他の部分よりも硬化しており、酸化剤が入ってない溶液では除去しにくい。このため、レジストの一部、特にパタンのエッジに沿って線状のレジストが、ゲート絶縁膜上等に異物として残ってしまう。この状態でゲート絶縁膜上に、ゲート電極となるポリシリコン膜が形成されると、その異物を核とした異常成長が発生し、ポリシリコン膜内にも多くの異物が形成される。この異物は、ゲート電極へのコンタクトホール形成時に開口不良を引き起こしたり、ゲート絶縁膜とゲート電極との間のリーク電流を増加させたりする。この結果、半導体装置の歩留りが低下する。
また、最も薄い酸化膜を形成する前にHF系の溶液によって、ケミカル酸化膜を除去することも考えられる。しかしながら、その際、既に形成済みのゲート絶縁膜(厚いゲート絶縁膜)がエッチングされてしまう。特に、ゲート絶縁膜中の欠陥部分で局所的にエッチングが早くなり、初期耐圧不良が発生する。
形成済みのゲート絶縁膜がエッチングされることを回避するために、形成済みのゲート絶縁膜(厚いゲート絶縁膜)をプラズマ窒化することにより、形成済みのゲート絶縁膜にHF系エッチングに対する耐性を与える技術も提案されている(例えば特許文献1)。しかしながら、この場合でも、形成済みのゲート絶縁膜の厚さも多少は減少する。形成済みのゲート絶縁膜の厚さも5nm以下と薄くなっており、0.2nm程度の厚さの減少でも、その機能が劣化してしまう。
特開2001-196464号公報
本発明は、異物の発生を抑制しつつゲート絶縁膜の厚さを高精度に制御可能な半導体装置の製造方法を提供しようとするものである。
本発明の第1の視点による半導体装置の製造方法は、半導体基板上に、第1ゲート絶縁膜を形成する工程と、前記第1ゲート絶縁膜の一部をレジスト膜により覆う工程と、前記レジスト膜の表面を、より溶解しやすい状態へと改質する工程と、前記第1ゲート絶縁膜の前記レジスト膜により覆われていない部分を除去する工程と、溶液によって前記レジスト膜を溶解する工程と、前記半導体基板上の前記第1ゲート絶縁膜を除去された部分に、第2ゲート絶縁膜を形成する工程と、前記第1ゲート絶縁膜上、前記第2ゲート絶縁膜上、にゲート電極を形成する工程と、前記半導体基板の表面に、前記ゲート電極を挟むソース/ドレイン拡散領域を形成する工程と、を具備することを特徴とする。
本発明の第2の視点による半導体装置の製造方法は、半導体基板上に、第1ゲート絶縁膜を形成する工程と、前記第1ゲート絶縁膜の一部をレジスト膜により覆う工程と、前記第1ゲート絶縁膜の前記レジスト膜により覆われていない部分を除去する工程と、溶液によって前記レジスト膜を溶解する工程と、前記レジスト膜の残存している部分にアルカリ処理を施す工程と、前記半導体基板上の前記第1ゲート絶縁膜を除去された部分に、第2ゲート絶縁膜を形成する工程と、前記第1ゲート絶縁膜上、前記第2ゲート絶縁膜上、にゲート電極を形成する工程と、前記半導体基板の表面に、前記ゲート電極を挟むソース/ドレイン拡散領域を形成する工程と、を具備することを特徴とする。
本発明によれば、異物の発生を抑制しつつゲート絶縁膜の厚さを高精度に制御可能な半導体装置の製造方法を提供できる。
以下に本発明の実施形態について図面を参照して説明する。なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
(第1実施形態)
図1乃至図6は、本発明の第1実施形態に係る半導体装置の製造方法の各工程を順に示す断面図である。まず、図1に示すように、例えばシリコンからなる半導体基板1に、STI(Shallow Trench Isolation)構造の素子分離絶縁膜2が形成される。すなわち、半導体基板1上に、素子分離絶縁膜2の形成予定領域に開口を有するマスク材(図示せぬ)が形成され、このマスク材をマスクとして半導体基板1の表面が、RIE(Reactive Ion Etching)等の異方性エッチングにより除去されることにより、トレンチが形成される。次に、このトレンチの所定の高さまで、シリコン酸化膜等の絶縁膜が埋め込まれる。次に、マスク材が除去される。
図1乃至図6は、本発明の第1実施形態に係る半導体装置の製造方法の各工程を順に示す断面図である。まず、図1に示すように、例えばシリコンからなる半導体基板1に、STI(Shallow Trench Isolation)構造の素子分離絶縁膜2が形成される。すなわち、半導体基板1上に、素子分離絶縁膜2の形成予定領域に開口を有するマスク材(図示せぬ)が形成され、このマスク材をマスクとして半導体基板1の表面が、RIE(Reactive Ion Etching)等の異方性エッチングにより除去されることにより、トレンチが形成される。次に、このトレンチの所定の高さまで、シリコン酸化膜等の絶縁膜が埋め込まれる。次に、マスク材が除去される。
次に、リソグラフィ工程およびイオン注入により、半導体基板1の表面の所定の領域に、p型のウェル3が形成される。次に、p型のウェル3の表面に、リソグラフィ工程およびイオン注入によりn型のウェル4が形成される。
次に、半導体基板1の表面上の全面に、例えば熱酸化により、ゲート絶縁膜11が形成される。ここで形成されるゲート絶縁膜11は、半導体装置の完成品が有する複数(例えば2種)のゲート絶縁膜のうち、厚い方の厚さを有し、例えば、2.5nm程度の厚さを有する。
次に、図2に示すように、ウェハ上の全面に、マスク材としてのフォトレジスト膜12が、例えばCVD(Chemical Vapor Deposition)法により形成される。次に、レジスト膜12に、リソグラフィ工程によって、開口13が形成される。開口13は、薄いゲート絶縁膜の形成予定領域に位置しており、開口13においてゲート絶縁膜11が露出している。
次に、図3に示すように、レジスト膜12を改質(軟化)させる処理が行われる。この改質処理は、レジスト膜12、特にそのうちのパタンエッジの部分を、酸化力の弱い溶液によっても除去できるように改質する処理として種々のものを用いることができる。
改質処理の一例として、改質処理対象の部分を酸化させる処理が行われる。より具体的には、例えばオゾンの水溶液または過酸化水素水(改質処理溶液)をレジスト膜12に振り掛ける処理を行うことができる。また、イソプロピルアルコール(IPA)雰囲気に曝すことによっても同様の効果を得られる。
改質処理の結果、レジスト膜12の表面が変質し、変質部13が形成される。変質部13は、変質前よりもろくなっており、酸化力の弱い溶液によっても除去されやすくなっている。なお、レジスト膜12を、酸化力の弱い溶液によっても除去されやすくすることは、レジスト膜12の酸化を促すことと同じである。したがって、改質処理を過度に促進する条件で行うと、レジスト膜12のパタン形状が変化してしまう。このため、後述のように、改質処理には、適切な条件が存在する。
次に、図4に示すように、レジスト膜12をマスクとしたウェットエッチングによって、ゲート絶縁膜11の露出している部分が除去される。このウェットエッチング時の薬液として、例えばバッファードフッ酸(NH4FとHFとの混合液)、希釈されたHF(DHF)を用いることができる。
次に、図5に示すように、枚葉処理装置において、溶液を用いてレジスト膜12が除去される。この溶液として、レジスト膜12を除去しつつ、半導体基板1を酸化させにくいものを用いることができる。より具体的には、高温の、硫酸を含んでいる溶液、より好ましくは、多少の混合物が入っていたとしても実質的に硫酸からなる溶液、を用いることができる。ここに例示した溶液以外にも、シンナーなどの有機溶剤など、シリコンの酸化を抑制しつつレジスト膜を除去できればあらゆる溶液を用いることができる。
次に、ここまでで得られる構造が、例えばN2とO2との混合ガスに曝される。この結果、露出している半導体基板1の表面に、1nmのゲート絶縁膜14が形成される。所望の極薄膜の酸化膜が形成できる条件であれば、他のガスによる雰囲気が用いられてもよい。次に、プラズマ窒化、アニールが行われることにより、ゲート絶縁膜14が酸窒化膜へと変化する。
次に、図6に示すように、例えばCVD(Chemical Vapor Deposition)方によって、厚さが150nm程度のポリシリコン膜15が形成される。
次に、図7に示すように、ポリシリコン膜15が、例えばリソグラフィ工程およびRIE法等を用いてパターニングされることによりゲート電極21が形成される。次に、リソグラフィ工程、イオン注入、CVD法、熱処理工程等によって、ソース/ドレイン拡散領域22が形成され、スペーサ23が形成され、ソース/ドレイン拡散領域22およびゲート電極21の表面にシリサイド部24が形成される。
次に、上記の実施形態の実施を含んだ実験結果について説明する。実験に当たり、以下に述べるサンプル1、2、3を作成した。
サンプル1は、図2までの工程後、図3のレジスト膜12に対する改質処理を経ずに、図4、図5の工程を経て図6のようにポリシリコン膜15が形成されることにより作製された。
サンプル2は、以下の工程に沿って形成された。まず、図1の工程後、図2に対応する工程でレジスト膜12を形成せずに、ゲート絶縁膜12全てが除去された。次に、サンプル1および後述のサンプル3と条件を揃えるために、図4の工程によって、レジスト膜12除去用の溶液を用いた処理が行われ、露出している半導体基板1の表面上の全面にゲート絶縁膜14が形成された。次に、ゲート絶縁膜14上に、図6と同じ工程によって、ポリシリコン膜15が形成された。
サンプル3は、上記の実施形態に沿って、図6まで行われることによって作製された。すなわち、サンプル3のレジスト膜12には、図3の工程の改質処理が行われている。
以上のサンプル1乃至3の異物欠陥検査を行った。この結果について、図8乃至図12を参照して説明する。図8、図9は、サンプル1の異物の観察結果を示している。図8は、ポリシリコン膜15の形成前の状態を示している。図9は、異物を中心とした領域を示している。
また、図10、図11、図12は、本発明の第1実施形態におけるサンプル1、サンプル2、サンプル3の異物検査の結果をそれぞれ示している。ここで、図10乃至図12は、0.1μm以上の異物の個数を計測した結果を示している。
図8に示すように、ゲート絶縁膜11上に、レジスト膜12のパタンエッジに対応する位置に線状の残渣物が形成されている。このため、ポリシリコン膜15は、レジスト膜12残渣物を核に異常成長している。この結果、図9に示すように、ポリシリコン膜15の上面が平坦にならずに、レジスト残渣物を中心に凸状の部分が形成されてしまった。
このような、レジスト残渣物に起因したポリシリコン膜15の異物の個数を計測したところ、サンプル1では、図10に示すように、894個と非常に多かった。ここで、異物として、大きさが0.1μm以上のものを計数した。以下の、サンプル2、サンプル3での異物検査も同じ基準が用いられた。
一方、サンプル2では、図11に示すように、異物の個数は124個と少なかった。サンプル2では、レジスト膜12が形成されていない。したがって、サンプル2の異物は、レジスト残渣物ではなく他の要因に起因した異物ではないことが分かる。そして、サンプル1の異物のうち、この、他の要因による異物を除いたものが、レジスト残渣物を核とする異物であることが分かる。
さらに、サンプル3では、図12に示すように、異物の個数は159と、サンプル2とほぼ同じ個数であった。すなわち、レジスト膜12の改質処理によってレジスト膜12の残渣物が形成されることが抑制され、レジスト膜12を形成しない場合とほぼ同程度まで、異物が低減したことが示された。
次に、レジスト膜12の改質処理の条件について、図13乃至図15を参照して説明する。図13乃至図15は、本発明の第1実施形態に係る処理の条件依存性を示している。図3の工程において、以下に述べるような種々の条件でレジスト膜12の改質処理の評価を行った。
まず、1つ目の評価方法として、図2までの工程によって得られるウェハを回転させながら、オゾン濃度1.5、5、10、16ppmのオゾン水溶液を、10、30、60、120秒に亘ってレジスト膜12に振り掛けた。その後、ウェハを乾燥させ、レジスト膜12を観察した。この結果を、図13に示す。
図13において、×は、レジスト膜12の改質(酸化)が進みすぎたためにレジスト膜12が溶解し、この結果、所望のパタンを有するレジスト膜12を得られなかった条件であることを示す。すなわち、×の条件では、レジスト膜12のパタンのエッジ位置が、改質処理前からずれてしてしまっている。
一方、○は、レジスト膜12が所望のパタン形状を維持しつつ、レジスト膜12が除去された際に、レジスト膜12の残渣物が改質処理を行わない場合より少なくなる程度までレジスト膜12を改質させる条件であったことを示す。
図13に示すように、オゾン濃度16ppm以上、およびオゾン濃度10ppmで処理時間120秒では、レジスト膜12のパタン形状が改質処理前の形状から変形してしまった。
さらに、○が付された条件でレジスト膜12を改質させ、図4乃至図7の工程によって、ゲート電極21を形成した段階で、ゲート電極21の欠陥を評価した。この結果、異物の数は激減しており、半導体装置の歩留りを上げることができた。なお、最適な条件は、10ppm以下のオゾン水を30秒間振り掛けるものであった。
2つ目の評価方法として、半導体処理装置のチャンバ内のIPA濃度を、0.5、1、3、5、10%まで変化させて得られたレジスト膜12を観察した。この結果を、図14に示す。図14において、○および×の意味は、図13における説明と同じである。
図14に示すように、IPA濃度5%以上では、レジスト膜12が変形してしまった。また、○が付された条件でレジスト膜12を改質させ、図13に関する記載と同様に、ゲート電極21の欠陥を評価した。この結果、異物の数が激減していることが確認された。
3つめの評価方法として、図2までの工程によって得られるウェハを回転させながら、過酸化水素濃度1.3.5、10%の過酸化水素溶液を、溶液温度25、40、50、70℃でレジスト膜に振り掛けた。その後、ウェハを乾燥させ、レジスト膜12を観察した。この結果を、図15に示す。
図15に示すように、温度50℃以上では、濃度3.5、10%で、不良の結果が得られた。温度70℃以上では、濃度によらず、不良の結果が得られた。なお、1%であっても、枚葉処理装置の場合、ウェハの中央に溶液が吐出されるため、長時間処理を行うとレジスト膜12の中央付近で著しい変化が観察された。
この後、○が付された条件でレジスト膜12を改質させ、図13に関する記載と同様に、ゲート電極21の欠陥を評価した。この結果、異物の数が激減していることが確認された。
以上述べたように、図13乃至図15に示した評価結果から、レジスト膜12を適切に改質処理することによって、レジスト膜12が除去されやすくなることが示された。また、レジスト膜12のパタン形状を変化させずに酸化力の弱い溶液でもレジスト膜12が除去されやすくするには、適切な条件があることも示された。
なお、レジスト膜12として、I線用レジスト、KrF、ArFレジストなどを用いた場合でも、効果があることが確認されている。
本発明の第1実施形態に係る半導体装置の製造方法によれば、酸化力の弱い溶液を用いてレジスト膜12を除去するに先立ち、レジスト膜12がこのような溶液によっても除去されやすくなるように改質させる処理が施される。このため、酸化力の弱い溶液によっても、レジスト膜12の多くが除去され、残渣物が低減する。このため、残渣物に起因した膜の形成不良が抑制される。
また、第1実施形態によれば、レジスト膜が除去されやすくなるので、酸化力の弱い溶液を用いて、レジスト残渣物の数を低く抑えつつレジスト除去工程を行うことができる。酸化力の弱い溶液が用いられるので、半導体基板1の表面に形成されるケミカル酸化膜は非常に薄く抑えられる。よって、所望の厚さのゲート絶縁膜を形成できる。
(第2実施形態)
第2実施形態では、レジスト膜12を除去する工程の後、残存しているレジスト膜12に対する処理が行われる。
第2実施形態では、レジスト膜12を除去する工程の後、残存しているレジスト膜12に対する処理が行われる。
まず、図2までと同じ工程が行われる。この後、図16に示すように、例えば、80°の硫酸溶液を30秒間、ウェハに注ぐことによって、レジスト膜12が除去される。このレジスト膜12の除去の際に、SPMより酸化力の弱い硫酸溶液が用いられているので、レジスト膜の一部、典型例としてパタンエッジの部分が、除去されずに残存する。
この後、ウェハが純水による洗浄され、回転によって乾燥させられる。
次に、図17に示すように、過酸化水素等の酸化剤が実質的に含まれていない、アンモニアまたはコリン等のアルカリ溶液によるアルカリ処理が、ウェハに対して行われる。このアルカリ処理によって、残存しているレジスト膜12が浮き上がり、除去される。ただし、アルカリ溶液は、半導体基板1の表面をエッチングする機能を有するので、後述のように、適切な条件で行うことが必要である。
次に、例えばH2/O2/N2希釈のガスで750℃で酸化させることにより、図5と同様に、ゲート絶縁膜14が形成される。またRTO(Reactive Thermal Oxidation)などのドライO2により短時間の処理でも所望の酸化膜厚を形成できる。その後、プラズマ窒化、アニールが行われることにより、ゲート絶縁膜14が酸窒化膜へと変化する。
この後の工程は、第1実施形態と同じである。
次に、上記の実施形態を含んだ実験結果について説明する。実験に当たり、以下に述べるサンプル1、2、3を作成した。
サンプル1は、本実施形態の工程に沿って、図17のアルカリ処理を行わずに、図6と同様にポリシリコン膜15まで形成されることにより作製された。
サンプル2は、本実施形態の工程に沿って、図17のアルカリ処理を経て、ポリシリコン膜15まで形成されることにより作製された。
サンプル3は、本実施形態の工程に沿って、図16の工程まで行われ、図17のアルカリ処理の代わりにHCl系の溶液を用いて酸処理を施され、ポリシリコン膜15まで形成されることにより作製された。
以上のサンプル1乃至3の異物欠陥検査を行った。この結果について、図18乃至図20を参照して説明する。図18、図19、図20は、本発明の第2実施形態におけるサンプル1、サンプル2、サンプル3の異物検査の結果をそれぞれ示している。ここで、図18乃至図20は、0.1μm以上の異物の個数を計測した結果を示している。
図18乃至図20に示すように、サンプル1乃至サンプル3において、異物の数が、それぞれ1359、309、806という結果が得られた。このように、アルカリ処理を施されたサンプル2の異物が最も少なかった。すなわち、硫酸によるレジスト除去工程後、アルカリ処理を行わない場合(サンプル1)から異物数が減少することが示された。また、図20から、硫酸によるレジスト除去後、酸処理をした場合、異物の数がむしろ増加し、アルカリ処理によって効果がもたらされることが分かった。
次に、アルカリ処理の条件について、図21、図22を参照して説明する。図21、図22は、本発明の第2実施形態に係る処理の条件依存性を示している。
条件の評価に当たって、図17までの工程(硫酸によるレジスト膜12の除去工程)によって得られるウェハを回転させながら、濃度0.1、0.01、0.001%のコリン溶液を、5、10、15、20秒間に亘ってウェハに振り掛けた。この結果、何れの条件においても、上記のサンプル2と同様に、レジスト膜12の残渣物(異物)は、アルカリ処理をしない場合より減少した。その後、半導体基板1の表面を観察した。この結果を、図21に示す。
図21において、×は、露出している半導体基板1の表面がエッチングされた条件であることを示す。一方、○の条件においては、半導体基板1の表面のエッチングは観察されなかった。
図21に示すように、濃度0.1%では、処理時間によらず、半導体基板1の荒れが観察された。濃度0.01%では、処理時間が10秒以下であれば、半導体基板1の荒れは発生しなかった。また、濃度0.001%では、処理時間が20秒以下であれば、半導体基板1の表面の荒れは発生しないことが分かった。以上の評価結果から、アルカリ処理の際の溶液の濃度および処理時間に適切な条件があることが示された。
以上より、アルカリ処理時間が長かったり、濃度が高かったりすると、半導体基板1の表面がエッチングされ、かえって半導体装置の欠陥が発生してしまうことが分かった。
これに対して、過酸化水素のような酸化剤を入れることにより、半導体基板1の表面の荒れを回避することができることが知られている。しかしながら、酸化剤の混入によって、半導体基板1の表面にケミカル酸化膜が形成されてしまう。図22は、硫酸によるレジスト膜12の除去工程後、コリンと過酸化水素と水との混合溶液を用いてレジスト残渣物を除去した際に半導体基板1の表面に形成されるケミカル酸化膜の厚さと処理時間との関係を示している。図22に示すように、アルカリ処理の際に用いられるアルカリ溶液に酸化剤が添加されると、短い処理時間であっても、0.5nm程度の厚さの酸化膜が形成された。この酸化膜は、背景技術の項に記載したように、所望の厚さの薄いゲート絶縁膜の形成の妨げとなる。
また、半導体基板1の表面の荒れを防ぐような界面活性剤を含んだコリンでも、酸化剤を含んでいる場合と同じ現象が発生することが確認されている。
本発明の第2実施形態に係る半導体装置の製造方法によれば、酸化力の弱い溶液を用いてレジスト膜12を除去した後、ウェハに対して、レジスト膜12が酸化剤を実質的に含まない溶液によってアルカリ処理が施される。このアルカリ処理によって、酸化力の弱い溶液による除去工程では除去されなかったレジスト膜12が除去される。このため、残渣物が低減し、残渣物に起因した膜の形成不良が抑制される。
また、第2実施形態によれば、アルカリ処理によって、酸化力の弱い溶液のレジスト除去能力が補填される。このため、酸化力の弱い溶液を用いることによって半導体基板1の表面に形成されるケミカル酸化膜を非常に薄く抑えつつ、レジスト膜12の残渣物に起因した膜の形成不良が抑制される。
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
1…半導体基板、2…素子分離絶縁膜、3、4…ウェル、11、14…ゲート絶縁膜、12…フォトレジスト膜、13…開口、15…ポリシリコン膜。
Claims (5)
- 半導体基板上に、第1ゲート絶縁膜を形成する工程と、
前記第1ゲート絶縁膜の一部をレジスト膜により覆う工程と、
前記レジスト膜の表面を、より溶解しやすい状態へと改質する工程と、
前記第1ゲート絶縁膜の前記レジスト膜により覆われていない部分を除去する工程と、
溶液によって前記レジスト膜を溶解する工程と、
前記半導体基板上の前記第1ゲート絶縁膜を除去された部分に、第2ゲート絶縁膜を形成する工程と、
前記第1ゲート絶縁膜上、前記第2ゲート絶縁膜上、にゲート電極を形成する工程と、
前記半導体基板の表面に、前記ゲート電極を挟むソース/ドレイン拡散領域を形成する工程と、
を具備することを特徴とする半導体装置の製造方法。 - 前記改質する工程が、オゾンまたは過酸化水素を含んだ溶液を前記レジスト膜の表面に掛ける工程を含むことを特徴とする請求項1に記載の半導体装置の製造方法。
- 半導体基板上に、第1ゲート絶縁膜を形成する工程と、
前記第1ゲート絶縁膜の一部をレジスト膜により覆う工程と、
前記第1ゲート絶縁膜の前記レジスト膜により覆われていない部分を除去する工程と、
溶液によって前記レジスト膜を溶解する工程と、
前記レジスト膜の残存している部分にアルカリ溶液処理を施す工程と、
前記半導体基板上の前記第1ゲート絶縁膜を除去された部分に、第2ゲート絶縁膜を形成する工程と、
前記第1ゲート絶縁膜上、前記第2ゲート絶縁膜上、にゲート電極を形成する工程と、
前記半導体基板の表面に、前記ゲート電極を挟むソース/ドレイン拡散領域を形成する工程と、
を具備することを特徴とする半導体装置の製造方法。 - 前記アルカリ溶液処理を施す工程が、濃度0.01%以下のコリン溶液を10秒以下、前記レジスト膜の残存している部分に浸す工程か、濃度0.01%以下のコリン溶液20秒以下、前記レジスト膜の残存している部分に浸す工程、を含むことを特徴とする請求項3に記載の半導体装置の製造方法。
- 前記レジストを溶解する溶液が硫酸であることを特徴とする請求項1乃至4のいずれか1項に記載の半導体装置の製造方法。
Priority Applications (1)
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JP2005370823A JP2007173623A (ja) | 2005-12-22 | 2005-12-22 | 半導体装置の製造方法 |
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JP2007173623A true JP2007173623A (ja) | 2007-07-05 |
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Family Applications (1)
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JP2005370823A Pending JP2007173623A (ja) | 2005-12-22 | 2005-12-22 | 半導体装置の製造方法 |
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-
2005
- 2005-12-22 JP JP2005370823A patent/JP2007173623A/ja active Pending
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