JP2004319957A - 半導体素子のゲート電極形成方法 - Google Patents

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Abstract

【課題】低温のゲート再酸化工程でも充分な厚さの酸化膜が形成されるようにすることができる半導体素子のゲート電極形成方法を提供する。
【解決手段】半導体基板上にゲート絶縁膜、ドープドシリコン膜、タングステン窒化膜、タングステン膜、及びハードマスク膜を順次形成する段階と、ハードマスク膜をパターニングする段階と、パターニングされたハードマスク膜をエッチング障壁として利用してドープドシリコン膜が露出されるようにタングステン膜とタングステン窒化膜をエッチングする段階と、露出されたドープドシリコン膜部分及びその側面に酸化を促進させることができる所定のイオンをイオン注入する段階と、露出されたドープドシリコン膜部分をエッチングする段階と、前記段階を経た基板上結果物に対して再酸化工程を遂行して、エッチングされたドープドシリコン膜の側面に再酸化膜を形成する段階とを含む。
【選択図】図６

Description

本発明は半導体素子のゲート電極形成方法に関するものであり、より詳細には、低温の再酸化工程でも充分な厚さの再酸化膜が形成されるようにしてゲート電極用のタングステン窒化膜とドープドシリコン膜との間の界面相の形成を防止することができる半導体素子のゲート電極形成方法に関するものである。
一般に、半導体素子が集積化されるほどゲート電極の広さはさらに小さくなる。導体の広さが狭くなれば狭くなるほど導体の抵抗は大きくなるが、これはゲート電極でも同じである。
最近までゲート電極としてはタングステンシリサイド（ＷＳｉｘ）が使われてきたし、その使用を延長するために多様な試みがなされている（例えば、特許文献１参照）。
しかし、今後にあらゆる素子が速い速度特性を要求されているためにゲート電極の抵抗はさらに低く調節しなければならない必要がある。
したがって、大部分の半導体素子製造業者ではタングステンシリサイド（ＷＳｉｘ）に代わるゲート電極物質としてタングステン膜（Ｗ）／タングステン窒化膜（ＷＮ）／ドープドシリコン膜（ｄｏｐｅｄ−Ｓｉ）の積層構造が提示されており、これは大部分のゲート電極に適用されるものとして見なされている。
このような積層構造において、タングステン膜とドープドシリコン膜のみが積層されるとすれば、その界面で反応が起きて好ましくないタングステンシリサイドが形成されてしまう。よって、これら膜間での界面反応の発生を防止するために、タングステン膜とドープドシリコン膜との間に反応抑制物質としてタングステン窒化膜が挿入される。
しかし、最近、反応抑制物質として挿入されたタングステン窒化膜とドープドシリコン膜の界面でも高温においては少量のシリコン窒化膜が形成されるものとして知られている。
一方、ゲート電極の形成後に、従来では、ダメージ層（ｄａｍａｇｅｄ ｌａｙｅｒ）を除去すると同時にゲートエッジでの電界集中（ｆｉｅｌｄ ｃｏｎｃｅｎｔｒａｔｉｏｎ）を除去するために、ゲート再酸化（ｇａｔｅ ｒｅ−ｏｘｉｄａｔｉｏｎ）工程を遂行している。
図１は従来のゲート再酸化工程が遂行されたゲート電極を示した断面図であり、これを説明すると次の通りである。
シリコン基板１上にゲート酸化膜２とゲート電極用のポーリシリコン膜３とハードマスク４を積層した後、これらをエッチングしてゲート電極５を形成する。その次に、前記の基板結果物に対するゲート再酸化工程を実行することにより露出されたゲート電極の側壁を一定厚さ程度に酸化させてゲート電極５の側壁に再酸化膜６を形成する。
このような再酸化膜６によりゲート電極１５のダメージ層が除去され、それゆえ、ゲートエッジへの電界集中が除去される。
ところが、ゲート再酸化工程を実行する際、タングステン膜／タングステン窒化膜／ドープドシリコン膜が積層されたゲート電極５ではタングステン膜の異常酸化現象のために乾式酸化工程を実行することができないので、それゆえ、水素と酸素の比率を一定に維持する湿式酸化工程を１０００℃以上の高温で実行している。
特開２０００−１８３３４７号公報
しかし、高温のゲート再酸化工程が遂行されると、ゲート電極用のタングステン窒化膜とドープドシリコン膜との間の界面相が形成されるために、ゲート電極特性が低下してしまう。これを防止するために、低温で再酸化工程を遂行すると、ゲート電極の側壁に充分な厚さの再酸化膜が形成できないために、信頼性のある、ダメージ層の除去及びゲートエッジへの電界集中除去を行うことができないという問題があった。
そこで、本発明は上記従来の半導体素子のゲート電極形成方法における問題点に鑑みてなされたものであって、本発明の目的は、低温のゲート再酸化工程でも充分な厚さの酸化膜が形成されるようにすることができる半導体素子のゲート電極形成方法を提供することにある。
また、本発明の他の目的は、ゲート電極の側壁に充分な厚さの酸化膜が形成されるようにすることによりゲートエッジでの電界集中を防止できる半導体素子のゲート電極形成方法を提供することにある。
さらに、本発明の他の目的は、低温のゲート再酸化工程が可能なようにすることによりゲート電極用タングステン窒化膜とドープドシリコン膜との間の界面相の形成を防止することができる半導体素子のゲート電極形成方法を提供することにある。
上記目的を達成するためになされた本発明による半導体素子のゲート電極形成方法は、半導体基板上にゲート絶縁膜、ドープド（ｄｏｐｅｄ）シリコン膜、タングステン窒化膜、タングステン膜、及びハードマスク膜を順次形成する段階と、前記ハードマスク膜をパターニングする段階と、前記パターニングされたハードマスク膜をエッチング障壁として利用してドープドシリコン膜が露出されるようにタングステン膜とタングステン窒化膜をエッチングする段階と、前記露出されたドープドシリコン膜部分及びその側面に酸化を促進させることができる所定のイオンをイオン注入する段階と、前記露出されたドープドシリコン膜部分をエッチングする段階と、前記段階を経た基板上結果物に対して再酸化工程を遂行して、エッチングされたドープドシリコン膜の側面に再酸化膜を形成する段階とを含むことを特徴とする。
本発明によれば、ゲート電極の再酸化工程を低温で遂行することによってゲート電極用として積層されたタングステン窒化膜とドープドシリコン膜との間の好ましくない界面相の形成を防止することができ、これにより、シグナルの誤りが発生する等のゲート特性低下を防止することができる効果がある。
また、ゲート電極の側壁に充分な厚さの再酸化膜を形成することができるために、ゲートエッジへの電界集中を防止することができ、これにより、単チャンネル効果とホットキャリアによるゲート酸化膜の劣化を防止することができて素子の信頼性を向上させることができる効果がある。
さらに、追加イオン注入時のイオン注入エネルギーの調節を通じてシリコン基板にも質量が大きいイオンをイオン注入することによりソース／ドレーンイオン注入以前にシリコン基板の表面領域を非晶質化させることができ、浅い接合の形成を容易にすることができる効果がある。
次に、本発明に係る半導体素子のゲート電極形成方法を実施するための最良の形態の具体例を図面を参照しながら説明する。
図２乃至図８は、本発明による半導体素子のゲート電極形成方法を説明するための工程別断面図であり、図９は図６のイオン注入工程時にハードマスクの側面に注入されるイオンの分布図である。
図２を参照すると、半導体基板２０上にゲート酸化膜２２、ドープドシリコン膜２４、タングステン窒化膜２６、タングステン膜２８及びハードマスク膜３０を順次形成する。ハードマスク膜３０はゲート電極パターニング時にはエッチング障壁の用途として、またコンタクト形成時には電気的な短絡防止の用途として利用され、ハードマスク膜３０の代替としては酸化膜や窒化膜またはそれらの組み合された膜を利用することができる。
図３を参照すると、ハードマスク膜３０上にレジスト層を塗布した後に、これを露光及び現像してゲート電極形成領域を限定するレジストパターン３２を形成する。
図４を参照すると、レジストパターン３２をエッチング障壁として利用してハードマスク膜３０を乾式エッチングする。
図５を参照すると、レジストパターンを除去した後、エッチングされたハードマスク膜３０をエッチング障壁として利用してタングステン膜２８とタングステン窒化膜２６を乾式エッチングして、これにより、タングステン窒化膜２６の下部の形成されたドープドシリコン膜２４を露出させる。この時、ドープドシリコン膜２４の表面の一部が所定の厚さでエッチングされても構わない。
図６を参照すると、露出されたドープドシリコン膜２４部分及びその側面に酸化を促進させるものの電気的には影響を与えない所定のイオン、本実施例では望ましくは、ゲルマニウム（Ｇｅ）をイオン注入する。
ここで、ゲルマニウム（Ｇｅ）のイオン注入エネルギーは３０乃至２００ＫｅＶ範囲の比較的低いエネルギーで遂行し、イオン注入角度は０乃至１０゜とし、イオン注入の投射範囲（Ｒｐ）は残留するドープドシリコン膜厚さの±５００Å程度とする。例えば、イオン注入エネルギーが３０ＫｅＶである場合にはイオン注入投射範囲（Ｒｐ）を３００Å程度とし、イオン注入エネルギーが２００ＫｅＶである場合にはイオン注入投射範囲（Ｒｐ）を１５００Å以下にする。
この時、注入されたイオンは露出されたドープドシリコン膜２４に対し垂直に入射するように行うが、図９に示すように、ハードマスク膜３０の側面にもイオン注入される。
イオン注入工程によりハードマスク膜３０の側面まで酸化を促進させるイオンが注入された後、それはまた、ドープドシリコン膜２４の側面と深さ方向にイオン注入される。これにより、イオン注入されたドープドシリコン膜２４の側面は後続のゲート再酸化工程時に低温酸化工程によっても充分な厚さの再酸化膜を形成することができる。
一方、イオン注入工程によりソース／ドレーン領域が形成されるシリコン基板２０にもイオンが注入されるが、この時注入されたイオンが、質量が大きい場合にはイオンがシリコン基板２０の表面領域を非晶質化されることを助けることにより浅い接合を容易に形成できるようになる。
図７を参照すると、露出されたドープドシリコン膜２４を乾式エッチングしてタングステン膜／タングステン窒化膜／ドープドシリコン膜が積層されたゲート電極４０を形成する。
図８を参照すると、乾式エッチング時にダメージを受けた層を除去してゲートエッジへの電界集中を除去するために、前記段階を経た基板上結果物に対するゲート再酸化工程を遂行し、これによって、ゲート電極４０の側壁、より正確には、露出されたドープドシリコン膜２４の側壁に再酸化膜３４を形成する。この時、ゲート再酸化工程はタングステン膜２８とタングステン窒化膜２６は酸化させないようにしながらドープドシリコン膜２４のみを酸化させるように湿式雰囲気で遂行し、特に、タングステン窒化膜２６とドープドシリコン膜２４との界面に界面相を発生させない温度、例えば、１０００℃以下の低温でゲート再酸化工程を遂行する。
望ましくは、残存Ｈ２とＨ２Ｏとが、Ｈ２Ｏ／Ｈ２＝０．１〜０．５となるようにＯ２ガスとＨ２ガスの流量を設定し、圧力は７６０Ｔｏｒｒ、１０００℃以下の温度で行われる。
ここで、上述したように、エッチングされたドープドシリコン膜２４の側面に酸化を促進させるイオンが注入されたために、１０００℃以下の低温再酸化工程でもゲート電極４０の側壁に充分な厚さの再酸化膜３４を形成することができる。
したがって、本発明は低温再酸化工程でも充分な厚さの再酸化膜３４が形成されるようにすることができ、また、低温で再酸化工程を遂行するため再酸化工程時にタングステン窒化膜２６とドープドシリコン膜２４との間の界面相の形成を防止できる。
尚、本発明は、上述の実施例に限られるものではない。本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。
従来のゲート再酸化工程が遂行されたゲート電極を示した断面図である。 本発明による半導体素子のゲート電極形成方法を説明するための工程別断面図である。 本発明による半導体素子のゲート電極形成方法を説明するための工程別断面図である。 本発明による半導体素子のゲート電極形成方法を説明するための工程別断面図である。 本発明による半導体素子のゲート電極形成方法を説明するための工程別断面図である。 本発明による半導体素子のゲート電極形成方法を説明するための工程別断面図である。 本発明による半導体素子のゲート電極形成方法を説明するための工程別断面図である。 本発明による半導体素子のゲート電極形成方法を説明するための工程別断面図である。 図６のイオン注入工程時にハードマスクの側面に注入されるイオンの分布図である。
符号の説明
２０ 半導体基板
２２ ゲート酸化膜
２４ ドープドシリコン膜
２６ タングステン窒化膜
２８ タングステン膜
３０ ハードマスク膜
３２ レジストパターン
３４ 再酸化膜
４０ ゲート電極

Claims (6)

  1. 半導体基板上にゲート絶縁膜、ドープド（ｄｏｐｅｄ）シリコン膜、タングステン窒化膜、タングステン膜、及びハードマスク膜を順次形成する段階と、
    前記ハードマスク膜をパターニングする段階と、
    前記パターニングされたハードマスク膜をエッチング障壁として利用してドープドシリコン膜が露出されるようにタングステン膜とタングステン窒化膜をエッチングする段階と、
    前記露出されたドープドシリコン膜部分及びその側面に酸化を促進させることができる所定のイオンをイオン注入する段階と、
    前記露出されたドープドシリコン膜部分をエッチングする段階と、
    前記段階を経た基板上結果物に対して再酸化工程を遂行して、エッチングされたドープドシリコン膜の側面に再酸化膜を形成する段階とを含むことを特徴とする半導体素子のゲート電極形成方法。
  2. 前記酸化を促進させることができるイオンはゲルマニウム（Ｇｅ）であることを特徴とする請求項１に記載の半導体素子のゲート電極形成方法。
  3. 前記イオン注入は、３０乃至２００ＫｅＶのエネルギーで遂行することを特徴とする請求項１に記載の半導体素子のゲート電極形成方法。
  4. 前記イオン注入は、露出されたドープドシリコン膜部分の厚さの±５００Åを投射範囲（Ｒｐ）として遂行することを特徴とする請求項１に記載の半導体素子のゲート電極形成方法。
  5. 前記イオン注入は、イオン注入角度を０乃至１０゜として遂行することを特徴とする請求項１に記載の半導体素子のゲート電極形成方法。
  6. 前記再酸化工程は、１０００℃以下の温度で遂行することを特徴とする請求項１に記載の半導体素子のゲート電極形成方法。
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