JP2007158187A - 薄膜トランジスタ及びこれを用いた表示素子 - Google Patents

Abstract

【課題】 結晶粒界の影響を相対的に小さくすることで特性のバラツキを抑え、高速での回路動作が可能な薄膜トランジスタを提供する。
【解決手段】 多結晶シリコン層３上にゲート絶縁膜５を介してゲート電極６が形成されてなる薄膜トランジスタである。チャネル領域３Ｃには不純物がイオン注入されており、不純物のイオン注入量が１×１０^１２ｃｍ^−２以上である。また、多結晶シリコン膜において、チャネル領域３Ｃ内の結晶粒界の数が５以上である。さらに、チャネル領域３Ｃのチャネル長は２μｍ以下である。
【選択図】 図１

Description

本発明は、例えばアクティブマトリックス型液晶表示素子等の表示素子において、駆動回路部等に用いられる薄膜トランジスタに関するものであり、さらには、前記薄膜トランジスタを用いた表示素子に関する。

液晶表示素子や有機ＥＬ素子等においては、各画素に対応して薄膜トランジスタアレイを配列形成することにより画像表示を行う表示部を構成するとともに、その周辺に駆動回路部を一体に形成することが行われており、したがって、ガラス基板等の透明絶縁基板上に画素トランジスタや駆動回路トランジスタとして機能する薄膜トランジスタを作り込んだアレイ基板が用いられている。液晶表示素子では、前記アレイ基板と対向基板の間に液晶層を挟み込み、画素電極の電位を前記画素トランジスタによって制御し、液晶層の分子配向を制御することで画像表示が行われる。

前述のアレイ基板の作製に際しては、先ず、表示部において、１画素の液晶を駆動するのに１つの薄膜トランジスタが必要であり、広範な領域に薄膜トランジスタの活性層を形成する必要がある。そこで、これに対応するため、多結晶シリコン（ポリシリコン）層を活性層に使用した多結晶薄膜トランジスタをガラス基板上に形成する技術が開発されている。そして、近年のプロセス技術の進歩により、低いプロセス温度でガラス基板上に高性能な多結晶薄膜トランジスタを形成することが可能になっている。

一方、前記のように多結晶シリコン層を用いて表示部の薄膜トランジスタを形成したアレイ基板には、前記の通りドライバー回路や電源回路等、駆動回路を構成する薄膜トランジスタを併せて基板上に形成することが行われている。例えば外付け集積回路（ＩＣ）として設置していた駆動回路も前記アレイ基板上に作り込むようになっているが、この場合、駆動回路等の周辺回路には、動作周波数の増大や低電圧での動作が求められ、これら回路を構成する薄膜トランジスタにおいては、移動度の向上が求められる。

近年、このような要求に応えることを目的に、多結晶シリコンの粒径を拡大することが検討されている。多結晶シリコンの粒径を拡大することができれば、これを利用して形成される薄膜トランジスタの移動度が向上するものと考えられる。しかしながら、例えば粒界を拡大した多結晶シリコンを利用して薄膜トランジスタを形成し、高移動度を得ようとした場合、拡大された結晶粒の粒内に形成された薄膜トランジスタと、粒界に形成された薄膜トランジスタとでは、特性差が非常に大きくなるという問題が生ずる。また、多結晶シリコンにおいては、結晶成長に伴い結晶粒界の三重点に凹凸が形成されるが、結晶粒径を拡大すると凹凸も大きくなり、絶縁耐圧やゲートリーク電流の抑制のためにはゲート絶縁膜を厚くせざるを得ない。ゲート絶縁膜を厚くすると、オン電流が減少する等、薄膜トランジスタの性能に悪影響を及ぼすおそれもある。

多結晶シリコン膜の結晶粒径と比較して大きなチャネル長とすることにより特性のバラツキを小さくするという考えもあるが、粒径を保ったまま高集積化を図るために薄膜トランジスタのサイズを小さくすると、結晶粒径がチャネル長と同程度の大きさにまでなってしまい、チャネル領域と結晶粒界との位置関係によって電気特性がばらつくという問題を解消することは難しい。

いずれの場合にも、薄膜トランジスタに特性のバラツキが生ずると、一部の駆動回路の応答が遅くなったり、動作しなくなる等の不都合が起こり、特に、高速ないし低電圧駆動の回路形成において大きな障害となる。

駆動回路部の薄膜トランジスタの性能向上の手法としては、前記の他、例えばチップオングラス法による駆動回路のガラス基板への実装を併用することや、各薄膜トランジスタをＬＤＤ構造とするとともに電気的特性を個別に最適化すること等も検討されている（特許文献１等や特許文献２等を参照）。

例えば、特許文献１記載の発明では、薄膜トランジスタを用いたアクティブマトリクス型液晶表示装置において、駆動回路の一部を基板周辺部に内蔵するとともに、駆動ドライバをチップオングラス法により基板の一辺に実装することが開示されている。特許文献１記載の発明では、前記構成を採用することにより、表示部の薄膜トランジスタ、内蔵回路の薄膜トランジスタ、ドライバのトランジスタの駆動電圧等を最適化している。

特許文献２記載の発明では、ＣＭＯＳ構成の薄膜半導体装置において、各薄膜トランジスタは低濃度ソース・ドレイン領域（ＬＤＤ領域）を備える構造を取り、ＬＤＤ領域のサイズや不純物濃度、各薄膜トランジスタのチャネル長やチャネル幅、薄膜トランジスタのソース・ドレイン領域やチャネル領域を構成するシリコン等の半導体膜の膜厚とＬＤＤ領域の不純物濃度との関係等を最適化し、高速動作可能な回路を構成し得る薄膜半導体装置を実現している。
特開２００２−１３９７４５号公報 特開２００４−３４１５４０号公報

しかしながら、特許文献１記載の発明のように、駆動ドライバを別途作製し、これをアレイ基板に貼り付ける前記チップオングラス法では、駆動ドライバのトランジスタの性能を向上することは可能であるが、駆動ドライバのトランジスタと表示部の薄膜トランジスタとを別工程で形成する必要があり、工数の大幅な増加に繋がり、コストを削減することは難しい。また、特許文献２記載の技術では、薄膜トランジスタ自体の設計を大きく変更する必要が生じ、工数やコストが大きく上昇するおそれがある。

本発明は、このような従来の実情に鑑みて提案されたものであり、結晶粒界の影響を相対的に小さくすることができ、特性のバラツキを抑え、結果的に高速での回路動作が可能な薄膜トランジスタを提供することを目的とする。また、本発明は、ゲート絶縁膜の厚さを薄くすることが可能で、オン電流を増加することが可能な薄膜トランジスタを提供することを目的とする。さらに、本発明は、前記薄膜トランジスタの高速化やオン電流の増加等により、表示品質を向上することが可能な表示素子を提供することを目的とする。

前述の目的を達成するために、本発明に係る薄膜トランジスタは、多結晶シリコン膜上にゲート絶縁膜を介してゲート電極が形成されてなる薄膜トランジスタであって、少なくともチャネル領域に不純物がイオン注入されており、不純物のイオン注入量が１×１０^１２ｃｍ^−２以上であることを特徴とする。

また、本発明の表示素子は、アレイ基板と対向基板を備えた表示素子であって、前記アレイ基板は、表示部と駆動回路部を有し、前記駆動回路部の薄膜トランジスタは、多結晶シリコン膜上にゲート絶縁膜を介してゲート電極が形成されてなる薄膜トランジスタであって、前記薄膜トランジスタは、少なくともチャネル領域に不純物がイオン注入されており、不純物のイオン注入量が１×１０^１２ｃｍ^−２以上であることを特徴とする。

薄膜トランジスタの電界効果移動度は、バルク移動度（結晶粒界内の移動度）、粒界の移動度、チャネル内の結晶粒界の数ｎ、クーロン散乱移動度によって決まる。例えば、チャネル長の短い薄膜トランジスタでは、チャネルと粒界の位置関係によって前記チャネル内の結晶粒界の数ｎがばらつき、結果として移動度のバラツキが大きくなる。

本発明では、前記クーロン散乱移動度の項に着目し、薄膜トランジスタ全体の電界効果移動度のバラツキを抑えるようにしている。すなわち、チャネル領域に不純物をイオン注入すると、イオン注入量（ドーズ量）の増加に伴ってクーロン散乱移動度が小さくなる。これにより、クーロン散乱移動度の項が薄膜トランジスタの電界効果移動度において支配的になり、結晶粒界の数ｎのバラツキが電界効果移動度に与える影響が相対的に小さくなる。その結果、薄膜トランジスタの電界効果移動度のバラツキが抑えられ、設計のマージンが増す。このとき、チャネル領域への不純物のイオン注入により、薄膜トランジスタの電界効果移動度自体は若干低下するが、前記の通り薄膜トランジスタの電界効果移動度のバラツキが抑えられるので、一部の駆動回路の応答が遅かったり、動作しない等のトラブルが生ずることはなく、結果的に駆動回路全体の性能アップが図られる。

また、本発明では、結晶粒径を拡大する必要がなく、結晶粒界の三重点の凹凸が抑えられる。したがって、ゲート絶縁膜の膜厚を薄くすることができ、オン電流の増加が見込める。

本発明によれば、結晶粒界の影響を相対的に小さくすることができ、特性のバラツキが小さく、結果的に高速での回路動作が可能な薄膜トランジスタを提供することが可能である。また、本発明によれば、結晶粒界の凹凸の影響を抑えることができ、ゲート絶縁膜の厚さを薄くして、薄膜トランジスタのオン電流を増加することが可能である。これらの利点を有する薄膜トランジスタを表示素子の駆動回路に適用することで、駆動回路の性能を向上し、表示素子における表示品質を向上することが可能である。

以下、本発明を適用した薄膜トランジスタ及びこれを用いた表示素子について、図面を参照して詳細に説明する。

先ず、例えば液晶表示素子においてアレイ基板上に形成される薄膜トランジスタの基本構造について説明すると、液晶表示素子用のアレイ基板においては、図１に示すように、透明絶縁基板であるガラス基板１上にアンダーコート層２を介して多結晶シリコン層（ポリシリコン層）３が形成され、この多結晶シリコン層３を活性層として薄膜トランジスタが構成されている。

ガラス基板１上には、前記の通りアンダーコート層２が形成されるが、これはガラス基板１の表面の傷や穴等を塞いで平坦化すること、ガラス基板１に含まれる不純物の多結晶シリコン層３への拡散を防止すること等を目的に形成されている。このアンダーコート層２は、例えばシリコン酸化膜やシリコン窒化膜等を成膜することにより形成されるが、例えば、熱処理により流動化する流動化樹脂からなる平坦化層と、不純物の拡散を防止する被覆層とからなる積層構造とすることも可能である。あるいは、前記ガラス基板１が平坦化に優れ、含まれる不純物も少ない場合には、前記アンダーコート層２を省略することも可能である。

前記アンダーコート層２上に形成される多結晶シリコン層３は、例えばプラズマＣＶＤ法により成膜された非晶質シリコン（ａ−Ｓｉ）をアニールした後、レーザ照射等によって多結晶化することにより形成されるものである。この多結晶シリコン層３は、エッチングにより島状に素子分離されている。

前記多結晶シリコン層３には、不純物注入によりソース領域３Ａ及びドレイン領域３Ｂが形成されており、さらに多結晶シリコン層３上には、ゲート絶縁膜５が形成されるとともに、ゲート絶縁膜５を介してゲート電極６や層間絶縁膜７、ソースドレイン電極８が形成され、これによりトランジスタ構造が構成されている。

前記薄膜トランジスタにおいては、多結晶シリコン層３のゲート電極６に対応する領域がチャネル領域３Ｃであり、ゲート電極６の幅がチャネル領域３Ｃのチャネル長となる。図２は、多結晶シリコン層３の表面像である。この図２においては、チャネル領域３Ｃが図示されており、おおよその結晶粒径、及び結晶粒径とチャネル長Ｌ（＝０．５μｍ）の関係を把握することができる。本例では、平均結晶粒径が０．４５μｍであり、平均結晶粒径とチャネル長Ｌとは概ね１：１である。

ここで、薄膜トランジスタのチャネル長と、当該チャネル長内に存在する結晶粒界の数ｎの関係を調べると図３あるいは図４に示す結果となる。なお、図３はＮ型ＴＦＴの電界効果移動度の分布を示すものであり、チャネル長内に存在する結晶粒界の数ｎ＝２０の場合に比べて、ｎ＝５，ｎ＝３と結晶粒界の数ｎが小さくなるにしたがって電界効果移動度のバラツキが大きくなっている。同様に、図４はＰ型ＴＦＴの電界効果移動度の分布を示すものであり、Ｐ型ＴＦＴにおいても結晶粒界の数ｎが小さくなるにしたがって電界効果移動度のバラツキが大きくなっている。これら図３や図４にも表されているように、結晶粒径とチャネル長が同程度のサイズになると、薄膜トランジスタの電界効果移動度のバラツキが大きくなるが、これはチャネルがグレインのどの場所に当たるかに強く依存しているためである。

そこで、本発明においては、前記結晶粒界の数ｎの影響を小さくすることで、薄膜トランジスタの電界効果移動度のバラツキを抑えることとする。

薄膜トランジスタの電界効果移動度μ_ＦＥは、数１に示すように、バルク移動度（結晶粒内の移動度）μ_ＢＵＬＫ、粒界の移動度μ_ｇｂ、結晶粒界の数ｎ、及びクーロン散乱移動度μ_ｃｌｍｂによって決まる。この数１から明らかな通り、結晶粒界の数ｎが変わると薄膜トランジスタの電界効果移動度μ_ＦＥが大きく変化することになる。

前記数１において、チャネル長内の結晶粒界の数ｎが例えば１０以上であると、第２項の影響が最も大きくなり、薄膜トランジスタの電界効果移動度μ_ＦＥは結晶粒界の数ｎで決まる。チャネル長が短くなると、チャネルと結晶粒の位置関係によって薄膜トランジスタ毎に結晶粒界の数ｎがバラツキ、結果として薄膜トランジスタの電界効果移動度μ_ＦＥのバラツキが大きくなる。これに対して、チャネル領域への不純物を注入すると、前記クーロン散乱移動度μ_ｃｌｍｂの値が変わる。注入量（ドーズ量）を増やせば、第３項の影響が大きくなり、結晶粒界の数ｎによるバラツキが薄膜トランジスタ全体の電界効果移動度μ_ＦＥに与える影響が相対的に小さくなる。その結果、薄膜トランジスタ全体の電界効果移動度μ_ＦＥのバラツキが小さくなるものと考えられる。

前記の知見に基づき、本発明においては、多結晶シリコン層３のチャネル領域に不純物（例えばＢ，Ｐ等）を所定の注入量でイオン注入することで、薄膜トランジスタ全体の電界効果移動度μ_ＦＥのバラツキを抑える。この場合、イオン注入量としては、１×１０^−１２ｃｍ^−２以上とする。イオン注入量を１×１０^−１２ｃｍ^−２以上とすれば、移動度に占めるクーロン散乱が支配的となり、効果的に薄膜トランジスタ全体の電界効果移動度μ_ＦＥのバラツキを抑えることができる。

前記イオン注入量は、注入する不純物の種類によらず前記範囲とすればい。クーロン散乱量は、注入された不純物の種類によらず、不純物原子（イオン）の数によってほぼ決まるからである。また、前記イオン注入量は、例えばソース・ドレイン領域におけるイオン注入量に比べると遙かに小さく、これによりソース・ドレイン領域の特性に悪影響を及ぼすこともない。したがって、前記クーロン散乱を支配的にするためのイオン注入は、チャネル領域にのみ行ってもよいし、多結晶シリコン層３全体に行ってもよい。なお、前記イオン注入量を増やすと、薄膜トランジスタ全体の電界効果移動度μ_ＦＥも小さくなるので、イオン注入量には自ずと限界があり、図５に示すように５×１０^１３ｃｍ^−２以下とすることが好ましい。

前記イオン注入によりクーロン散乱を支配的とし、薄膜トランジスタ全体の電界効果移動度μ_ＦＥのバラツキを抑えることができるが、このとき結晶粒界の数ｎについてもある程度大きくすることが効果的である。結晶粒界の数ｎがあまり小さすぎると、いくらクーロン散乱を支配的にしても結晶粒界の数ｎのバラツキの影響が大きくなる。したがって、前記結晶粒界の数ｎは５以上とすることが好ましい。前記結晶粒界の数ｎを５以上とすることにより、結晶粒界の数ｎのバラツキの影響が抑えられ、前記クーロン散乱を支配的にしたこととの相乗効果により、薄膜トランジスタ全体の電界効果移動度μ_ＦＥのバラツキを極めて小さなレベルに抑えることができる。なお、この結晶粒界の数ｎについても上限があり、図６に示すようにｎ＝３０以上とすると薄膜トランジスタ全体の電界効果移動度μ_ＦＥの低下が問題になるおそれがある。

また、薄膜トランジスタのチャネル長と結晶粒径の関係について言えば、通常の多結晶シリコンの結晶粒径が０．４μｍ〜０．５μｍ程度であるため、チャネル長２μｍ以下で電界効果移動度μ_ＦＥのバラツキが問題となる。したがって、結晶粒径が０．４μｍ〜０．５μｍ程度の多結晶シリコンを用いるとすると、前記イオン注入量は、チャネル長２μｍ以下の薄膜トランジスタにおいて効果的ということになる。

なお、前記比率（結晶粒界の数ｎ≧５）を保ったままチャネル長が小さくなっていくとすると、結晶粒径も小さくなることになり、結果として表面凹凸も小さくなる。多結晶シリコンにおいては、結晶成長に伴い結晶粒界の三重点に凹凸（図２において白く観察される部分）が形成されるが、この凹凸は結晶粒径に比例し、結晶粒径が小さくなれば凹凸も小さくなる。表面凹凸を小さくすることができれば、ゲート絶縁膜５を薄くすることができ、これによりしきい値電圧が低下することから電源電圧を低く設定することが可能になる。

以上のように、本発明の薄膜トランジスタでは、結晶粒界の影響を相対的に小さくするために、チャネル領域に所定の注入量でイオン注入を行うようにしている。前記イオン注入により移動度自体は小さくなるが、電界効果移動度μ_ＦＥのバラツキも小さくなるので、設定マージンが増し、結果的に高速での回路動作が可能となる。また、結晶粒径を小さくすることも可能となるため、多結晶シリコン層３の表面の凹凸を小さくすることが可能となる。そのため、ゲート絶縁膜５の膜厚を薄くすることができ、オン電流の増加が見込める。

前述の薄膜トランジスタを形成したアレイ基板は、例えば液晶表示素子のアレイ基板に適用して好適である。以下、液晶表示素子の構成について説明する。図７は、液晶表示素子を構成する液晶表示パネルの一例を概略的に示すものであり、図８は図７に示す液晶表示素子の概略的な回路構造を示す。

この液晶表示素子は、液晶表示パネル４１及びこの液晶表示パネル４１を制御する外部制御回路４２を備える。液晶表示パネル４１は、液晶層ＬＱが一対の表示パネル基板、すなわちアレイ基板ＡＲ及び対向基板ＣＴ間に保持される構造を有し、このアレイ基板ＡＲとして前述の構造のアレイ基板が用いられている。また、外部制御回路４２は液晶表示パネル４１から独立した回路基板上に配置され、フレキシブル基板４３により液晶表示パネル４１の内部回路と接続されている。

アレイ基板ＡＲは、マトリクス状に配置されるｍ×ｎ個の画素電極ＰＥ、複数の画素電極ＰＥの行に沿って形成されるｍ本の走査線Ｙ（Ｙ１〜Ｙｍ）、それぞれの画素電極ＰＥの列に沿って形成されるｎ本の信号線Ｘ（Ｘ１〜Ｘｎ）、信号線Ｘ１〜Ｘｎ及び走査線Ｙ１〜Ｙｍの交差位置近傍にそれぞれ配置され例えば薄膜トランジスタからなるｍ×ｎ個の画素スイッチ４４、走査線Ｙ１〜Ｙｍに平行に配置され各々対応行の画素電極ＰＥに容量結合した補助容量線ＣＳ、走査線Ｙ１〜Ｙｍを駆動する走査線駆動回路４５、並びに信号線Ｘ１〜Ｘｎを駆動する信号線駆動回路４６、および外部制御回路４２及びアレイ基板ＡＲ間の接続に用いられる複数の外部接続パッドＯＬＢを含む。

対向基板ＣＴは、ｍ×ｎ個の画素電極ＰＥに対向して配置されコモン電位Ｖｃｏｍに設定される単一の対向電極ＣＥを含む。このコモン電位Ｖｃｏｍは例えば補助容量線ＣＳにも印加される。

外部制御回路４２は、モバイル機器の処理回路から供給されるデジタル映像信号及び同期信号を受取り、画素表示信号Ｖｐｉｘ、垂直走査制御信号ＹＣＴ及び水平走査制御信号ＸＣＴを発生する。垂直走査制御信号ＹＣＴは走査線駆動回路４５に供給され、水平走査制御信号ＸＣＴは表示信号Ｖｐｉｘと共に信号線駆動回路４６に供給される。走査線駆動回路４５は走査信号を１垂直走査（フレーム）期間毎に走査線Ｙ１〜Ｙｍに順次供給するよう垂直走査制御信号ＹＣＴによって制御される。信号線駆動回路４６に接続される各走査線Ｙは、走査信号により駆動される１水平走査期間（１Ｈ）において入力されるデジタル映像信号を直並列変換し、さらにデジタル・アナログ変換した表示信号Ｖｐｉｘをアナログ形式で信号線Ｘ１〜Ｘｎにそれぞれ供給するように水平走査制御信号ＸＣＴによって制御される。

この液晶表示素子では、液晶層ＬＱがｍ×ｎ個の画素電極ＰＥにそれぞれ対応してｍ×ｎ個の表示画素ＰＸに区画され、各表示画素ＰＸが２本の隣接走査線Ｙと２本の隣接信号線Ｘとの間にほぼ規定される。表示画面はこれらｍ×ｎ個の表示画素ＰＸにより構成される。各画素スイッチ４４は対応走査線Ｙからの走査信号に応答して対応信号線Ｘからの表示信号Ｖｐｉｘをサンプリングして対応画素電極ＰＥに印加し、この画素電極ＰＥの電位と対向電極ＣＥの電位との電位差に基づいて対応表示画素ＰＸの光透過率を制御する。

以上の構成を有する液晶表示素子においては、前記アレイ基板ＡＲとして先に説明した薄膜トランジスタを備えたアレイ基板を用いているので、走査線駆動回路４５や信号線駆動回路４６の駆動トランジスタにおいて、高移動度が達成されて高性能化され、表示品質の向上を図ることが可能である。

以下、本発明の実施例について、具体的な実験結果に基づいて説明する。

イオン注入量及び結晶粒界の数ｎについての検討
多結晶シリコン層のチャネル領域へのイオン注入量を２×１０^１１ｃｍ^−２〜５×１０^１２ｃｍ^−２とするとともに、チャネル内の結晶粒界の数ｎを１，５，１０として、薄膜トランジスタを作製した。不純物としてはホウ素（Ｂ）を注入した。作製した薄膜トランジスタについて、電界効果移動度μ_ＦＥのバラツキを調べた。電界効果移動度μ_ＦＥのバラツキは、結晶粒界の数ｎ＝１とｎ＝５との差（条件１）、及び結晶粒界の数ｎ＝５とｎ＝１０との差（条件２）を算出した。結果を表１に示す。

この表１から明らかなように、イオン注入量を１××１０^１２ｃｍ^−２以上とすることで、移動度のバラツキが１０％以下に抑えられている。また、チャネル内の結晶粒界の数ｎが大きい場合の方が前記バラツキが小さい。

図９は、チャネル内の結晶粒界の数ｎを０（無し），１，２，５，１０，２０とし、結晶粒内の移動度と多結晶シリコン膜全体の移動度の関係を示すものである。結晶粒内の移動度が小さくなっていくと、結晶粒界の影響が小さくなることがわかる。本発明では、イオン注入により結晶粒内移動度が低下するが、バラツキを考慮した最低移動度を考えると、回路設計においてはバラツキ低減効果の方が大きいと言える。

ゲート絶縁膜に関する検討
ｎ型薄膜トランジスタ及びｐ型薄膜トランジスタについて、チャネル領域へのイオン注入量を変え、ゲート絶縁膜の膜厚としきい値電圧（Ｖ^ｎ _ｔｈ、Ｖ^ｐ _ｔｈ）の関係を調べた。結果を図１０に示す。ｎ型薄膜トランジスタ、ｐ型薄膜トランジスタのいずれにおいても、ゲート絶縁膜を薄くすることにより、しきい値電圧が低下しており、この傾向はイオン注入量によらない。したがって、多結晶シリコン層の結晶粒径を小さくして表面凹凸を小さくすることができれば、ゲート絶縁膜の膜厚を薄くすることができ、電源電圧を低く設定可能であることがわかる。

薄膜トランジスタの構造例を示す概略断面図である。 多結晶シリコン膜の表面像を示す電子顕微鏡写真である。 Ｎ型薄膜トランジスタにおいて、チャネル内結晶粒界の数ｎを３，５，２０としたときの電界効果移動度の分布を示す図である。 Ｐ型薄膜トランジスタにおいて、チャネル内結晶粒界の数ｎを３，５，２０としたときの電界効果移動度の分布を示す図である。 クーロン移動度のドーズ量依存性を示す特性図である。 粒界数と移動度の関係を示す特性図である。 液晶表示パネルの一例を示す概略斜視図である。 液晶表示素子の回路構成の一例を示す図である。 チャネル内結晶粒界の数ｎを変えたときの粒内移動度と多結晶シリコン膜の移動度の関係を示す特性図である。 ｎ型薄膜トランジスタとｐ型薄膜トランジスタのゲート絶縁膜の膜厚としきい値電圧（Ｖ^ｎ _ｔｈ、Ｖ^ｐ _ｔｈ）の関係を示す特性図である。

符号の説明

１ ガラス基板、２ アンダーコート層、３ 多結晶シリコン膜、３Ａ ソース領域、３Ｂ ドレイン領域、３Ｃ チャネル領域、５ ゲート絶縁膜、６ ゲート電極、７ 層間絶縁膜、８ ソースドレイン電極

Claims (6)

1. 多結晶シリコン膜上にゲート絶縁膜を介してゲート電極が形成されてなる薄膜トランジスタであって、
   少なくともチャネル領域に不純物がイオン注入されており、不純物のイオン注入量が１×１０^１２ｃｍ^−２以上であることを特徴とする薄膜トランジスタ。
2. 前記多結晶シリコン膜において、チャネル領域内の結晶粒界の数が５以上であることを特徴とする請求項１記載の薄膜トランジスタ。
3. 前記チャネル領域のチャネル長が２μｍ以下であることを特徴とする請求項１または２記載の薄膜トランジスタ。
4. アレイ基板と対向基板を備えた表示素子であって、
   前記アレイ基板は、表示部と駆動回路部を有し、
   前記駆動回路部の薄膜トランジスタは、多結晶シリコン膜上にゲート絶縁膜を介してゲート電極が形成されてなる薄膜トランジスタであって、
   前記薄膜トランジスタは、少なくともチャネル領域に不純物がイオン注入されており、不純物のイオン注入量が１×１０^１２ｃｍ^−２以上であることを特徴とする表示素子。
5. 前記薄膜トランジスタの多結晶シリコン膜において、チャネル領域内の結晶粒界の数が５以上であることを特徴とする請求項４記載の表示素子。
6. 前記薄膜トランジスタにおいて、チャネル領域のチャネル長が２μｍ以下であることを特徴とする請求項４または５記載の表示素子。

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