JP2007157916A - Tft board, and manufacturing method therefor - Google Patents

Tft board, and manufacturing method therefor Download PDF

Info

Publication number
JP2007157916A
JP2007157916A JP2005349374A JP2005349374A JP2007157916A JP 2007157916 A JP2007157916 A JP 2007157916A JP 2005349374 A JP2005349374 A JP 2005349374A JP 2005349374 A JP2005349374 A JP 2005349374A JP 2007157916 A JP2007157916 A JP 2007157916A
Authority
JP
Japan
Prior art keywords
gate
electrode
oxide layer
layer
wiring
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2005349374A
Other languages
Japanese (ja)
Inventor
Kazuyoshi Inoue
Kiminori Yano
一吉 井上
公規 矢野
Original Assignee
Idemitsu Kosan Co Ltd
出光興産株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Idemitsu Kosan Co Ltd, 出光興産株式会社 filed Critical Idemitsu Kosan Co Ltd
Priority to JP2005349374A priority Critical patent/JP2007157916A/en
Publication of JP2007157916A publication Critical patent/JP2007157916A/en
Application status is Pending legal-status Critical

Links

Images

Abstract

<P>PROBLEM TO BE SOLVED: To provide a TFT board and a manufacturing method for the TFT board which can significantly cut down manufacturing costs and improve the manufacturing yield, by reducing the number of processes in manufacturing processes. <P>SOLUTION: The TFT board includes a glass board 10, a gate electrode 23 and gate wiring 24, a gate-insulating film 30, an n-type oxide semiconductor layer 40, and an oxide conductor layer 60. The TFT board further includes a channel etching stopper 53 which protects a channel 41; and source wiring 65, drain wiring 66, a source electrode 63, a drain electrode 64, and a pixel electrode 67 having the oxide conductor layer 60. <P>COPYRIGHT: (C)2007,JPO&INPIT

Description

本発明は、TFT基板及びTFT基板の製造方法に関し、特に、TFT(薄膜トランジスタ)の活性層としての酸化物半導体と、チャンネル部を保護するチャンネル部用エッチストッパーと、このチャンネル部用エッチストッパーと同一の保護層から形成されたゲート配線用エッチストッパーを備え、第二の酸化物層(酸化物導電体層)が、ソース配線,ドレイン配線,ソース電極,ドレイン電極及び画素電極を兼ねることにより、チャンネル部を確実に保護して品質を向上させ、また、製造工程を削減して製造原価のコストダウンを図ることができるTFT基板及びTFT基板の製造方法に関する。 The present invention relates to a method of manufacturing a TFT substrate and TFT substrate, the same particular, the oxide semiconductor as an active layer of a TFT (thin film transistor), and etch stopper channel section to protect the channel portion, the etch stopper for this channel portion comprising an etch stopper gate wiring formed from the protective layer of the second oxide layer (oxide conductor layer), the source wiring, the drain wiring, by serving as a source electrode, a drain electrode and a pixel electrode, the channel parts and ensure protection improves the quality, also relates to a method for producing the TFT substrate and the TFT substrate can be by reducing the manufacturing steps reduce the production cost.

LCD(液晶表示装置)や有機EL表示装置は、表示性能、省エネルギー等の理由から広く利用されている。 LCD (Liquid Crystal Display) or an organic EL display device, display performance, has been widely used because of energy saving and the like. 特に、携帯電話やPDA(個人向け携帯情報端末)、パソコンやラップトップパソコン、テレビ等の表示装置として、ほぼ主流を占めるに至っている。 In particular, mobile phones and PDA (personal portable information terminal), personal computers and laptop personal computers, as a display device such as a television, it has come to account for almost mainstream. これらの表示装置には、一般に、TFT基板が用いられている。 These display devices, generally, TFT substrate is used.

例えば、液晶表示装置は、TFT基板と対向基板との間に液晶などの表示材料を充填し、この表示材料に対して画素ごとに選択的に電圧を印加するように構成されている。 For example, a liquid crystal display device, by filling the display material such as a liquid crystal between the TFT substrate and the counter substrate, is configured to selectively applies a voltage to each pixel with respect to the display material. ここで、TFT基板とは、半導体薄膜(半導体膜とも呼ばれる)などからなるTFT(薄膜トランジスタ)が配置されている基板をいう。 Here, the TFT substrate refers to a substrate on which a TFT made of a semiconductor thin film (also referred to as a semiconductor film) (thin film transistor) is disposed. 一般に、TFT基板は、アレイ状にTFTが配置されているので、「TFTアレイ基板」とも呼ばれる。 Generally, TFT substrates, since TFT are arranged in an array, also referred to as "TFT array substrate".

なお、液晶表示装置などに用いられるTFT基板は、TFTと液晶表示装置の画面の1画素との組(これを1ユニットと呼ぶ)が、ガラス基板上に縦横に配設されている。 Incidentally, TFT substrate used for a liquid crystal display device (referred to as one unit) set of one pixel of the screen of TFT liquid crystal display device, are arranged in a matrix on a glass substrate. TFT基板は、ガラス基板上に、ゲート配線が例えば縦方向に等間隔で配置されており、ソース配線又はドレイン配線が横方向に等間隔で配置されている。 TFT substrate, on a glass substrate, are arranged at equal intervals gate wiring example in the vertical direction, it is disposed a source wiring or a drain wiring at equal intervals in the lateral direction. また、ゲート電極,ソース電極及びドレイン電極が、各画素を構成する上記ユニット中にそれぞれ設けられている。 Further, the gate electrode, a source electrode and a drain electrode are provided respectively in the unit constituting each pixel.

<TFT基板の従来の製造方法> <Conventional manufacturing method of the TFT substrate>
さて、このTFT基板の製造法としては、通常、5枚のマスクを使用する5マスクプロセスや、ハーフトーン露光技術を利用してマスクを4枚に減らした4枚マスクプロセス等が知られている。 Now, As the production method of the TFT substrate, usually 5 or mask process using five masks, four-mask process such as reduced to four mask using the halftone exposure technique is known .
ところで、このようなTFT基板の製造法は、5枚ないし4枚のマスクを使用することから、その製造プロセスは工程数が多くなりがちである。 However, preparation of such a TFT substrate, since the use of five or four masks, the production process tends to be the number of processes. たとえば、4枚マスクプロセスの場合でも35ステップ(工程)、5枚マスクプロセスの場合では、40ステップ(工程)を超える工程が必要であることが知られている。 For example, 35 steps, even if the four-mask process (step), in the case of five-mask process, is known to be necessary step in excess of 40 steps (step). このように工程数が多くなると、製造歩留りが低下する恐れがある。 With such becomes large number of steps, there is a possibility that the production yield is lowered. また、工程数が多いと、工程が複雑となりがちであり、製造コストが増大する恐れもある。 Further, when the number of steps is large, and the steps tend to be complicated, there is a possibility that production cost is increased.

(5枚のマスクを用いた製造方法) (Production method using five masks)
図11は、従来例にかかるTFT基板の製造方法を説明するための概略図であり、(a)はゲート電極が形成された断面図を、(b)はエッチストッパーが成形された断面図を、(c)はソース電極及びドレイン電極が形成された断面図を、(d)は層間絶縁膜が形成された断面図を、(e)は透明電極が形成された断面図を示している。 Figure 11 is a schematic view for explaining a method for producing a TFT substrate according to a conventional example, (a) shows a sectional view in which a gate electrode is formed, (b) is a sectional view etch stopper is formed , and (c) shows a sectional view in which a source electrode and a drain electrode are formed, (d) is a cross-sectional view interlayer insulating film is formed, (e) is a cross-sectional view which transparent electrodes are formed.
同図(a)において、ガラス基板210上に、第一のマスク(図示せず)を用いて、ゲート電極212が形成されている。 In FIG. (A), on a glass substrate 210 by using a first mask (not shown), a gate electrode 212 is formed. すなわち、まず、ガラス基板210上に、スパッタリングによって金属(たとえば、Alなどの)を堆積させ、その後、第一のマスクを用いてホトリソグラフィー法によりレジストを形成し、所望形状にエッチングすることによってゲート電極212を形成し、レジストをアッシングする。 That is, first, the gate by on the glass substrate 210, a metal by sputtering (e.g., such as Al) is deposited, then, a resist is formed by photolithography using a first mask to etch the desired shape the electrode 212 is formed, ashing the resist.

次に、同図(b)に示すように、ガラス基板210及びゲート電極212上に、SiN膜(窒化シリコン膜)となるゲート絶縁膜213,及び,α−Si:H(i)膜214を順に積層する。 Next, as shown in FIG. (B), on the glass substrate 210 and the gate electrode 212, the gate insulating film 213 becomes an SiN film (silicon nitride film), and, alpha-Si: the H (i) film 214 They are stacked in this order. 続いて、チャンネル保護層であるSiN膜(窒化シリコン膜)を堆積させ、さらに、第二のマスク(図示せず)を用いてホトリソグラフィー法によりレジストを形成し、CHFガスを用いてSiN膜を所望の形状にドライエッチングし、エッチストッパー215を形成し、レジストをアッシングする。 Subsequently, by depositing an SiN film (silicon nitride film) is a channel protective layer, further, a resist is formed by photolithography using a second mask (not shown), an SiN film with a CHF gas dry-etched into a desired shape to form an etch stopper 215, ashing the resist.

次に、同図(c)に示すように、α−Si:H(i)膜214及びエッチストッパー215上に、α−Si:H(n)膜216を堆積させ、さらに、その上にCr/Al二層膜を真空蒸着、あるいは、スパッタリング法を用いて堆積させる。 Next, as shown in FIG. (C), α-Si: on H (i) film 214 and the etch stopper 215, α-Si: H (n) film 216 is deposited, further, Cr thereon / Al bilayer film vacuum deposition, or deposited by sputtering. 続いて、第三のマスク(図示せず)を用いてホトリソグラフィー法によりレジストを形成し、Cr/Al二層膜をエッチングし、所望の形状のソース電極217a及びドレイン電極217bを形成する。 Subsequently, a resist is formed by photolithography using a third mask (not shown), by etching the Cr / Al double-layer film to form a source electrode 217a and drain electrode 217b of a desired shape. このエッチングは、Alに対しては、H PO −CH COOH−HNO を用いたホトエッチングによって行われ、また、Crに対しては、硝酸第二セリウムアンモニウム水溶液を用いたホトエッチングによって行われる。 This etching, for Al, made by photo-etching using H 3 PO 4 -CH 3 COOH- HNO 3, also for the Cr, by photoetching using a ceric nitrate aqueous solution of ammonium It takes place. さらに、α−Si:H膜(216及び214)に対して、CHFガスを用いたドライエッチングとヒドラジン水溶液(NH NH ・H 0)を用いたウェットエッチングを併用してエッチングし、所望の形状のα−Si:H(n)膜216及びα−Si:H(i)膜214を成形し、レジストをアッシングする。 Additionally, alpha-Si: against H film (216 and 214), in combination with wet etching using a dry etching and aqueous hydrazine solution (NH 2 NH 2 · H 2 0) using CHF gas etching, a desired the shape of the α-Si: H (n) film 216 and the alpha-Si: molding the H (i) film 214, ashing the resist.

次に、同図(d)に示すように、透明電極219を形成する前に、ゲート絶縁膜213,エッチストッパー215,ソース電極217a及びドレイン電極217b上に、層間絶縁膜218を堆積させる。 Next, as shown in FIG. 2 (d), before forming a transparent electrode 219, the gate insulating film 213, the etch stopper 215, on the source electrode 217a and drain electrode 217b, depositing an interlayer insulating film 218. 続いて、第四のマスク(図示せず)を用いてホトリソグラフィー法によりレジストを形成し、層間絶縁膜218をエッチングし、ソース電極217aと次に述べる透明電極219とを電気的に接続するためのスルーホール218aを形成し、レジストをアッシングする。 Subsequently, a resist is formed by photolithography using a fourth mask (not shown), and etching the interlayer insulating film 218, for electrically connecting the transparent electrode 219 to be described below the source electrode 217a of forming a through-hole 218a, ashing the resist.

次に、同図(e)に示すように、ソース電極217a及びドレイン電極217bのパターンが形成された領域の層間絶縁膜218上に、酸化インジウムと酸化亜鉛を主成分とする非晶質透明導電膜をスパッタリング法で堆積させる。 Next, as shown in FIG. (E), the source electrode 217a and on the drain electrode 217b pattern the interlayer insulation formed region layer 218, the amorphous transparent conductive composed mainly of indium oxide and zinc oxide depositing a film by a sputtering method. 続いて、第五のマスク(図示せず)を用いてホトリソグラフィー法によりレジストを形成し、非晶質透明導電膜を蓚酸4重量%の水溶液をエッチャントとして用いてホトエッチングを行い、ソース電極217aと電気的に接続するような形状にパターニングし、レジストをアッシングする。 Subsequently, a resist is formed by photolithography using a fifth mask (not shown), performs photoetching using an amorphous transparent conductive film of an aqueous solution of oxalic acid 4 wt% as an etchant, a source electrode 217a and patterned into a shape as to be electrically connected, ashing the resist. これによって、透明電極219が形成される。 Thus, the transparent electrode 219 is formed.
このように、本従来例によるTFT基板の製造方法によれば、5枚のマスクが必要である。 Thus, according to the method for producing a TFT substrate according to this prior art, it is necessary to five masks.

(3枚のマスクを用いた製造方法) (Production method using three masks)
上記従来の技術を改良する技術として、マスクの数を(例えば、5枚から3枚に)減らし、より製造工程を削減した方法でTFT基板を製造する技術が種々提案されている。 As a technique for improving the above conventional art, the number of masks (e.g., three to five sheets) reduced, a technique for manufacturing the TFT substrate have been proposed in a way that reduces the more manufacturing steps. たとえば、下記特許文献1〜7には、3枚のマスクを用いたTFT基板の製造方法が記載されている。 For example, the following Patent Document 1 to 7, describes a TFT substrate manufacturing method using three masks.
特開2004−317685号公報 JP 2004-317685 JP 特開2004−319655号公報 JP 2004-319655 JP 特開2005−017669号公報 JP 2005-017669 JP 特開2005−019664号公報 JP 2005-019664 JP 特開2005−049667号公報 JP 2005-049667 JP 特開2005−106881号公報 JP 2005-106881 JP 特開2005−108912号公報 JP 2005-108912 JP

しかしながら、上記特許文献1〜7に記載された3枚のマスクを用いたTFT基板の製造方法は、ゲート絶縁膜の陽極酸化工程が付加されているなど、非常に煩雑な製造プロセスであり、実用に供することが困難な技術であるといった問題があった。 However, method for producing a TFT substrate using three masks described in Patent Document 1 to 7, such as anodic oxidation process of the gate insulating film is added, a very complicated manufacturing process, practical be subjected to there is a problem is a difficult technology.
また、実際の製造ラインにおいては、品質すなわち歩留まりの向上が極めて重要であり、品質を向上させるとともに、生産性をも向上させることの可能な実用的な技術が要望されていた。 Further, in an actual production line, improving quality i.e. yield is extremely important, improves the quality, possible practical techniques also improve the productivity has been desired.

本発明は、係る課題に鑑みなされたものであり、製造工程の工程数を削減することによって、製造コストを大幅に低減でき、かつ、製造歩留りを向上させることが可能なTFT基板及びTFT基板の製造方法の提案を目的とする。 The present invention has been made in view of the problems of, by reducing the number of steps in the production process, it can significantly reduce the manufacturing cost, and the TFT substrate and the TFT substrate capable of improving the manufacturing yield for the purpose of the proposed manufacturing method.

上記目的を達成するために、本発明のTFT基板は、基板と、この基板上に形成されたゲート電極及びゲート配線と、前記ゲート電極及びゲート配線上に形成されたゲート絶縁膜と、少なくとも前記ゲート電極上のゲート絶縁膜上に形成された第一の酸化物層と、前記第一の酸化物層上にチャンネル部によって隔てられて形成された第二の酸化物層を具備したTFT基板であって、前記第一の酸化物層上に形成され、前記チャンネル部を保護するチャンネル部用エッチストッパーを備えた構成としてある。 To achieve the above object, TFT substrate of the present invention includes a substrate, a formed gate electrode and a gate wiring on the substrate, a gate insulating film formed on the gate electrode and the gate line, at least the a first oxide layer formed on the gate insulating film on the gate electrode, in the TFT substrate provided with the second oxide layer formed by being separated by a channel portion to the first oxide layer there are formed on the first oxide layer, a configuration equipped with etch stopper channel section to protect the channel portion.
このようにすると、チャンネル部用エッチストッパーによって、チャンネル部が確実に保護されるので、品質を向上させることができる。 In this way, by an etch stopper channel section, since the channel unit is reliably protected, it is possible to improve the quality. また、TFTの活性層として酸化物半導体を使用することにより、電流を流しても安定であり、電流制御により作動させる有機電界発光装置にとって有用である。 Further, by using an oxide semiconductor as the active layer of the TFT, are stable even by applying a current, it is useful for an organic EL apparatus which is operated under current control.

また、本発明のTFT基板は、前記第一の酸化物層が、n型酸化物半導体層であり、かつ、前記第二の酸化物層が、酸化物導電体層である。 Further, TFT substrate of the present invention, the first oxide layer is a n-type oxide semiconductor layer and the second oxide layer is an oxide conductor layer.
このようにすると、チャンネル部,ソース電極及びドレイン電極を容易に形成することができる。 In this way, the channel part, the source electrode and the drain electrode can be easily formed.

また、本発明のTFT基板は、前記第二の酸化物層が、ソース配線,ドレイン配線,ソース電極,ドレイン電極及び画素電極を兼ねる構成としてある。 Further, TFT substrate of the present invention, the second oxide layer, it is constituted also serves as a source wiring, the drain wiring, the source electrode, the drain electrode and the pixel electrode.
このようにすると、使用するマスク数を削減でき、製造工程が削減されることにより生産効率が向上し製造原価のコストダウンを図ることができる。 In this way, it is possible to reduce the number of masks to be used to improve production efficiency by manufacturing steps is reduced can be reduced and production cost.
なお、「第二の酸化物層が、ソース配線,ドレイン配線,ソース電極,ドレイン電極及び画素電極を兼ねる」とは、成形された第二の酸化物層が、ソース配線,ドレイン配線,ソース電極,ドレイン電極及び画素電極としての機能を有することをいう。 Incidentally, "the second oxide layer, the source wire, the drain wire, the source electrode, serving as a drain electrode and a pixel electrode" refers to the second oxide layer which is molded, the source wire, the drain wire, the source electrode refers to having a function as a drain electrode and a pixel electrode.

また、本発明のTFT基板は、前記画素電極が、前記第一の酸化物層と第二の酸化物層との積層膜よりなる構成としてある。 Further, TFT substrate of the present invention, the pixel electrodes, it is constituted of the layer film of the said first oxide layer and the second oxide layer.
このようにすると、積層膜を透明とすることができるので、光による誤動作を防止することができる。 In this way, since the laminated film may be transparent, it is possible to prevent malfunction caused by light.

また、本発明のTFT基板は、少なくとも前記第二の酸化物層の基板側に、前記第一の酸化物層が形成された構成としてある。 Further, TFT substrate of the present invention, on the substrate side of at least said second oxide layer is a structure in which the first oxide layer has been formed.
このようにすると、第二の酸化物層及び第一の酸化物層を透明とすることができるので、光による誤動作を防止することができる。 Thus, since the second oxide layer and the first oxide layer may be transparent, it is possible to prevent malfunction caused by light.

また、本発明のTFT基板は、前記チャンネル部用エッチストッパーと同一の保護層から形成された、ゲート配線用エッチストッパーを備え、前記ゲート配線用エッチストッパーが、開口部を有する構成としてある。 Further, TFT substrate of the present invention, the formed from the channel unit for etch stopper same protective layer comprises an etch stopper gate wiring, etching stopper the gate wiring, it is configured to have an opening.
このようにすると、チャンネル部用エッチストッパーと同一の保護層から形成された、ゲート配線用エッチストッパーによって、ゲート配線を保護することができる。 In this way, formed from the same protective layer and the etching stopper channel portion, the etch stopper gate wiring can be protected gate wiring. また、ゲート配線用エッチストッパーの開口部によって、ゲート配線パッド上に積層されたゲート絶縁膜を除去することができるので、三枚のマスクで製造することが可能となり、製造工程を削減でき製造原価のコストダウンを図ることができる。 Also, by the opening of the etch stopper gate lines, since the gate insulating film stacked on the gate wire pad can be removed, it is possible to manufacture a three masks, reduces the manufacturing process manufacturing costs it is possible to reduce the cost of.

また、本発明のTFT基板は、前記ゲート絶縁膜が、前記第二の酸化物層及び第一の酸化物層を成形するためのレジスト及び前記ゲート配線用エッチストッパーを用いて、エッチングされた構成としてある。 The configuration TFT substrate of the present invention, the gate insulating film, by using a resist and etch stopper the gate line for forming said second oxide layer and the first oxide layer, which is etched there as.
このようにすると、ゲート配線パッドを成形する際、不要なゲート絶縁膜を除去できるので、製造工程を増やすことなく透過光量を増加でき、品質を向上させることができる。 In this way, when forming the gate wire pad, it is possible to remove unnecessary gate insulating film, can increase the amount of transmitted light without increasing the number of manufacturing steps, it is possible to improve the quality.

また、本発明のTFT基板は、前記ソース配線,ドレイン配線,ソース電極,ドレイン電極及び画素電極の少なくとも一つの上に、補助導電層を形成した構成としてある。 Further, TFT substrate of the present invention, the source wire, the drain wire, on at least one source electrode, the drain electrode and the pixel electrode, it is constituted that the formation of the auxiliary conductive layer.
このようにすると、各配線や電極の電気抵抗を低減することができ、信頼性を向上させることができるとともに、エネルギー効率の低下を抑制することができる。 In this way, it is possible to reduce the electric resistance of each wire or each electrode, it is possible to improve the reliability, it is possible to suppress a decrease in energy efficiency.

また、本発明のTFT基板は、前記ゲート絶縁膜が、前記補助導電層,結晶化された第二の酸化物層及びゲート配線用エッチストッパーを用いて、エッチングされた構成としてある。 Further, TFT substrate of the present invention, the gate insulating film, the auxiliary conductive layer, using the second oxide layer and the etch stopper gate wiring crystallized, there as an etch configuration.
このようにすると、ゲート配線パッドを成形する際、不要なゲート絶縁膜を除去できるので、製造工程を増やすことなく透過光量を増加でき、品質を向上させることができる。 In this way, when forming the gate wire pad, it is possible to remove unnecessary gate insulating film, can increase the amount of transmitted light without increasing the number of manufacturing steps, it is possible to improve the quality.

また、本発明のTFT基板は、少なくとも前記ソース配線,ドレイン配線,ソース電極及びドレイン電極上に、絶縁膜を備えた構成としてある。 Further, TFT substrate of the present invention, at least the source wire, the drain wire, the source electrode and the drain electrode, a configuration equipped with an insulating film.
このようにすると、TFT基板に、有機EL材料,電極及び保護膜を設けることにより、有機電界発光装置を容易に得ることができる。 In this way, the TFT substrate, an organic EL material, by providing the electrode and the protective film can be readily obtained an organic electroluminescent device.

また、本発明のTFT基板は、前記第一の酸化物層及び第二の酸化物層のエネルギーギャップが、3.0eV以上である。 Further, TFT substrate of the present invention, the energy gap of the first oxide layer and the second oxide layer is not less than 3.0 eV.
このように、エネルギーギャップを3.0eV以上とすることにより、光による誤動作を防止することができる。 Thus, by an energy gap equal to or greater than 3.0 eV, it is possible to prevent a malfunction caused by light. なお、通常、エネルギーギャップは、3.0eV以上あればよいが、好ましくは、3.2eV以上とするとよく、さらに、好ましくは、3.4eV以上とするとよい。 Normally, the energy gap may if more than 3.0 eV, preferably, may When more than 3.2 eV, further preferably, may be at least 3.4 eV. このように、エネルギーギャップを大きくすることにより、光による誤動作をより確実に防止することができる。 Thus, by increasing the energy gap, it is possible to more reliably prevent the malfunction caused by light.

また、上記目的を達成するために、本発明のTFT基板の製造方法は、基板上に、第一のマスクを用いて、ゲート電極及びゲート配線を形成する工程と、前記基板,ゲート電極及びゲート配線上に、ゲート絶縁膜,第一の酸化物層,保護層及び第二のレジストをこの順に積層し、第二のマスクを用いて、前記保護層からなるチャンネル部用エッチストッパー及びゲート配線用エッチストッパーを成形する工程と、前記第一の酸化物層,チャンネル部用エッチストッパー及びゲート配線用エッチストッパー上に、第二の酸化物層及び第三のレジストをこの順に積層し、第三のマスクを用いて、前記第三のレジストを所定の形状に形成する工程と、前記第三のレジスト,チャンネル部用エッチストッパー及びゲート配線用エッチストッパーを用い In order to achieve the above object, a method of producing a TFT substrate present invention, on a substrate, using a first mask to form a gate electrode and a gate wiring, the substrate, the gate electrode and the gate on the wiring, a gate insulating film, a first oxide layer, a protective layer and a second resist laminated in this order, by using the second mask, channel portion for etch stopper and the gate wiring made of the protective layer a step of forming an etch stopper, the first oxide layer, the etch stopper, and the gate wiring etch on stopper channel portion, the second oxide layer and the third resist laminated in this order, the third using a mask, and forming the third resist into a predetermined shape, using the third resist, etch stopper and etch stopper gate wiring channel portion 、前記第二の酸化物層及び第一の酸化物層をエッチングして、前記第二の酸化物層からなるソース配線,ドレイン配線,ソース電極,ドレイン電極及び画素電極を形成する工程と、前記第三のレジストをアッシングした後、前記チャンネル部用エッチストッパーによりチャンネル部を保護しつつ、開口部を有する前記ゲート配線用エッチストッパー及び成形された第二の酸化物層を用いて、前記ゲート絶縁膜をエッチングして、ゲート配線パッドを成形する工程とを有する方法としてある。 , The second oxide layer and the first oxide layer is etched, the second source wiring formed of an oxide layer, the drain wire, the source electrode, and forming a drain electrode and a pixel electrode, wherein after ashing a third resist, while protecting the channel portion by etching stopper the channel portion, with a second oxide layer that is the etching stopper and forming gate wirings having an opening, the gate insulating film is etched, and is as a method and a step of forming a gate wire pad.
このように、本発明は、TFT基板の製造方法としても有効であり、エッチストッパーによって、チャンネル部が確実に保護されるので、品質を向上させることができ、また、マスク数が削減されることによって、生産効率が向上し製造原価のコストダウンを図ることができる。 Thus, the present invention is also effective as a manufacturing method of the TFT substrate, by an etch stopper, since the channel unit is reliably protected, it is possible to improve the quality, also the number of masks is reduced Accordingly, production efficiency is improved can be reduced and production cost. さらに、チャンネル部用エッチストッパーと同一の保護層から形成された、ゲート配線用エッチストッパーによって、ゲート配線上に積層されたゲート絶縁膜を除去することができるので、製造工程を削減でき製造原価のコストダウンを図ることができる。 Further, formed from the channel unit for etch stopper same protective layer, the etching stopper for the gate wiring, since the gate insulating film stacked on the gate wiring can be eliminated, the manufacturing costs can reduce the manufacturing process it is possible to reduce the cost down.

また、上記目的を達成するために、本発明のTFT基板の製造方法は、基板上に、第一のマスクを用いて、ゲート電極及びゲート配線を形成する工程と、前記基板,ゲート電極及びゲート配線上に、ゲート絶縁膜,第一の酸化物層,保護層及び第二のレジストをこの順に積層し、第二のマスクを用いて、前記保護層からなるチャンネル部用エッチストッパー及びゲート配線用エッチストッパーを成形する工程と、前記第一の酸化物層,チャンネル部用エッチストッパー及びゲート配線用エッチストッパー上に、第二の酸化物層,補助導電層及び第三のレジストをこの順に積層し、ハーフトーン露光により、前記第三のレジストを所定の形状に形成する工程と、 In order to achieve the above object, a method of producing a TFT substrate present invention, on a substrate, using a first mask to form a gate electrode and a gate wiring, the substrate, the gate electrode and the gate on the wiring, a gate insulating film, a first oxide layer, a protective layer and a second resist laminated in this order, by using the second mask, channel portion for etch stopper and the gate wiring made of the protective layer a step of forming an etch stopper, the first oxide layer, on the etching stopper and etch stopper gate wiring channel unit, stacking a second oxide layer, the auxiliary conductive layer and a third resist in this order by half-tone exposure, and forming the third resist into a predetermined shape,
前記第三のレジスト,チャンネル部用エッチストッパー及びゲート配線用エッチストッパーを用いて、前記補助導電層,第二の酸化物層及び第一の酸化物層をエッチングして、ソース配線,ドレイン配線,ソース電極,ドレイン電極及び画素電極を形成する工程と、前記第三のレジストを再形成する工程と、前記第二の酸化物層のエッチング耐性を変化させる工程と、前記ソース配線上,ドレイン配線上,ソース電極上及びドレイン電極上の再成形された前記第三のレジストを用いて、前記画素電極上の補助導電層をエッチングし、前記補助導電層を形成する工程と、前記チャンネル部用エッチストッパーによりチャンネル部を保護しつつ、開口部を有する前記ゲート配線用エッチストッパー及び成形された第二の酸化物層を用いて、前記ゲ Using said third resist, etch stopper and etch stopper gate wiring channel portion, the auxiliary conductive layer, by etching the second oxide layer and the first oxide layer, the source wire, the drain wire, source electrode, and forming a drain electrode and a pixel electrode, a step of re-forming the third resist, a step of changing the etching resistance of the second oxide layer, on the source wire, the drain wire , by using the third resist that is reshaped on the source electrode and on the drain electrode, and etching the auxiliary conductive layer on the pixel electrode, and forming the auxiliary conductive layer, an etch stopper the channel section by while protecting the channel portion, with the second oxide layer is etched stopper and molding the gate line has an opening, the gate ト絶縁膜をエッチングして、ゲート配線パッドを成形する工程とを有する方法としてある。 Etching the gate insulating film, it is a method and a step of forming a gate wire pad.
このようにすると、各配線や電極の電気抵抗を低減することができ、信頼性を向上させることができるとともに、エネルギー効率の低下を抑制することができる。 In this way, it is possible to reduce the electric resistance of each wire or each electrode, it is possible to improve the reliability, it is possible to suppress a decrease in energy efficiency.

また、本発明のTFT基板の製造方法は、前記基板上に絶縁膜及びレジストをこの順に積層し、マスクを用いて、ゲート配線パッド上,ソース・ドレイン配線パッド上及び画素電極上の前記絶縁膜をエッチングし、少なくとも前記ソース配線,ドレイン配線,ソース電極及びドレイン電極上に、絶縁膜を形成する工程を有する方法としてある。 Further, a method of producing a TFT substrate present invention, by laminating an insulating film and the resist on the substrate in this order, using a mask, on a gate wire pad, the insulating film of the source-drain wiring pad and the pixel electrode the etching, at least the source wire, the drain wire, on the source electrode and the drain electrode, there is a method comprising a step of forming an insulating film.
このようにすると、基板の上部に絶縁膜を形成することができ、たとえば、このTFT基板に、有機EL材料,電極及び保護膜を設けることにより、有機電界発光装置を得ることができる。 In this way, the upper portion of the substrate can be an insulating film, for example, on the TFT substrate, an organic EL material, by providing the electrode and the protective film, it is possible to obtain an organic electroluminescent device.
なお、ソース・ドレイン配線パッドとは、ソース配線パッド又はドレイン配線パッドをいう。 It is to be noted that the source-drain wire pad, refers to a source wiring pad or drain wire pad.

本発明におけるTFT基板及びTFT基板の製造方法によれば、製造工程の工程数を削減することによって、製造コストを大幅に低減でき、かつ、チャンネル部用エッチストッパーを設けることにより、製造歩留りを向上させることができる。 According to the TFT substrate and the method for producing a TFT substrate according to the present invention, by reducing the number of steps in the production process, can significantly reduce the manufacturing cost, and by providing an etch stopper channel section, improve the production yield it can be.

[TFT基板の製造方法における第一実施形態] [First embodiment of the method for producing a TFT substrate]
図1は、本発明の第一実施形態にかかるTFT基板の製造方法を説明するための概略フローチャート図を示している。 Figure 1 shows a schematic flow chart for explaining a method for producing a TFT substrate according to a first embodiment of the present invention.
同図において、まず、基板10上に、第一のマスク22を用いて、ゲート電極21及びゲート配線22を形成する(ステップS1)。 In the figure, first, on the substrate 10 by using a first mask 22, to form the gate electrode 21 and a gate wire 22 (Step S1).
次に、第一のマスク22を用いた処理について、図面を参照して説明する。 Next, treatment using the first mask 22 will be described with reference to the drawings.

(第一のマスクを用いた処理) (Treatment using the first mask)
図2は、本発明の第一実施形態にかかるTFT基板の製造方法の、第一のマスクを用いた処理を説明するための概略図であり、(a)は処理前のガラス基板の断面図を、(b)はメタル成膜された断面図を、(c)はレジスト塗布された断面図を、(d)は露光/現像/エッチング/レジスト剥離され、ゲート電極及びゲート配線が形成された断面図を示している。 2, the TFT substrate manufacturing method according to a first embodiment of the present invention, a schematic view for explaining treatment using a first mask, (a) shows the cross sectional view of the glass substrate before the treatment and the (b) was a metal deposition sectional view, the (c) was the resist coating section view, (d) is exposed / developed / etch / resist stripping, the gate electrode and a gate wire are formed It shows a cross-sectional view.
同図(a)において、まず、透光性のガラス基板10が用意される。 In FIG. (A), first, a glass substrate 10 of the light-transmissive are provided.

次に、同図(b)に示すように、ガラス基板10にメタル成膜を行い、ゲート電極・配線用薄膜(ゲート電極及びゲート配線用薄膜)20を形成する。 Next, as shown in FIG. (B), the glass substrate 10 subjected to metal deposition to form the gate electrode and wiring thin film (gate electrode and the gate wiring film) 20.
本実施形態では、ガラス基板10上に、Al(アルミニウム)とMo(モリブデン)をこれらの順に高周波スパッタリング法を用いて、それぞれ膜厚約250nm及び50nmの金属薄膜として形成する。 In the present embodiment, on the glass substrate 10, Al (aluminum) and Mo (molybdenum) by high-frequency sputtering method that order, each formed as a metal thin film having a thickness of about 250nm and 50nm. 続いて、酸化インジウム−酸化スズ−酸化サマリウム(ITSmO:In203:SnO :Sm =約90:7:3wt%)からなるスパッタリングターゲットを用いて、膜厚約100nmの薄膜を形成し、Al/Mo/ITSmOからなるゲート電極・配線用薄膜20を形成する。 Subsequently, indium oxide - tin oxide - samarium oxide (ITSmO: In203: SnO 2: Sm 2 O 3 = about 90: 7: 3wt%) using a sputtering target made of, to form a thin film with a thickness of about 100 nm, forming a gate electrode-wiring film 20 made of al / Mo / ITSmO.
なお、Alの上のMoは、酸化物薄膜との接触抵抗を下げる目的で使用しており、接触抵抗が気にならない程度に低い場合は、Mo層を形成しなくてもよい。 Incidentally, Mo on the Al is used for the purpose of reducing the contact resistance between the oxide thin film, it is lower to the extent that the contact resistance is not annoying may not form a Mo layer. また、Moの代わりに、Ti(チタン),Ni(ニッケル)などを使用することができる。 Instead of Mo, Ti (titanium), or the like may be used Ni (nickel). さらに、ゲート配線としてAg(金),Cu(銅)などの金属薄膜や合金薄膜を用いることもできる。 Furthermore, Ag (gold) as the gate wiring, it is also possible to use a metal thin film or an alloy film such as Cu (copper).

次に、同図(c)に示すように、ゲート電極・配線用薄膜20上に、第一のレジスト21が塗布される。 Next, as shown in FIG. (C), on the gate electrode and wiring for the thin film 20, the first resist 21 is applied.

次に、同図(d)に示すように、第一のマスク22を用いて、ホトリソグラフィー法により、所定の形状にレジスト(図示せず)を形成する。 Next, as shown in FIG. 2 (d), by using the first mask 22, by photolithography, a resist (not shown) into a predetermined shape. 続いて、ITSmO薄膜は、蓚酸水溶液を用いてエッチングし、金属薄膜は、燐酸,酢酸及び硝酸の混酸(一般的に、PANと呼ばれている。)を用いてエッチングし、所望の形状のゲート電極23及びゲート配線24を形成する(図3参照)。 Subsequently, ITSmO thin film is etched using the oxalic acid aqueous solution, the metal thin film, phosphoric acid, mixed acid of acetic acid and nitric acid (commonly referred to as PAN.) Was used to etch, the gate of the desired shape forming the electrode 23 and the gate wire 24 (see FIG. 3). 図2(d)に示すゲート電極23及びゲート配線24は、図3におけるA−A断面及びB−B断面を示している。 The gate electrode 23 and the gate wire 24 shown in FIG. 2 (d) shows the A-A cross-sectional and B-B cross section in FIG. ここで、ITSmOは、燐酸,酢酸及び硝酸の混酸を用いてもエッチング可能であり、上記混酸を用いて金属配線と一括エッチングしてもよい。 Here, ITSmO is phosphoric acid, be used mixed acid of acetic acid and nitric acid are etchable metal wiring may be collectively etched using the mixed acid.

また、ゲート電極・配線用薄膜20の形成後、熱処理を施しAlの抵抗を下げるとともに、ITSmOを結晶化させていてもよい。 After the formation of the gate electrode and wiring for the thin film 20, together with reducing the resistance of the Al heat treatment may be to crystallize ITSmO. すなわち、ITSmOは結晶化すると、蓚酸系エッチング液や燐酸,酢酸及び硝酸の混酸に溶解しなくなるので、Al/Mo層を保護することができる。 That, ITSmO is crystallized, oxalic acid-based etching solution or phosphoric acid, because no longer dissolved in a mixed acid of acetic acid and nitric acid, can be protected Al / Mo layer.
さらに、ITSmOなどの酸化物導電膜をゲート配線24の表面に形成することにより、ゲート配線パッド25を形成した際、ゲート配線24に使用した金属表面が露出しないので、信頼性の高い接続が可能となる。 Further, by forming an oxide conductive film such as ITSmO the surface of the gate wiring 24, when forming a gate wire pad 25, since the metal surface using the gate wiring 24 is not exposed, enabling highly reliable connection to become.

次に、図1に示すように、ガラス基板10,ゲート電極23及びゲート配線24上に、ゲート絶縁膜30,第一の酸化物層としてn型酸化物半導体層40,保護層50及び第二のレジスト51をこの順に積層し、第二のマスク52を用いて、保護層50からなるチャンネル部用エッチストッパー53及びゲート配線用エッチストッパー54を成形する(ステップS2)。 Next, as shown in FIG. 1, a glass substrate 10, on the gate electrode 23 and the gate wire 24, the gate insulating film 30, n-type oxide semiconductor layer 40 as the first oxide layer, a protective layer 50 and a second of the resist 51 are stacked in this order, by using the second mask 52, forming a channel portion for etch stopper 53 and the gate wiring etch stopper 54 and a protective layer 50 (step S2).
次に、第二のマスク52を用いた処理について、図面を参照して説明する。 Next, treatment using the second mask 52 will be described with reference to the drawings.

(第二のマスクを用いた処理) (Treatment using the second mask)
図4は、本発明の第一実施形態にかかるTFT基板の製造方法の、第二のマスクを用いた処理を説明するための概略図であり、(a)はゲート絶縁膜成膜/n型酸化物半導体層成膜/保護層成膜/レジスト塗布された断面図を、(b)は露光/現像/エッチング/レジスト剥離され、チャンネル部用エッチストッパー及びゲート配線用エッチストッパーが形成された断面図を示している。 Figure 4 is a method for producing a TFT substrate according to a first embodiment of the present invention, a schematic view for explaining treatment using a second mask, (a) shows the gate insulating film forming / n-type the oxide semiconductor layer / protective layer / resist coated cross-sectional view, (b) is exposed / developed / etch / resist stripping, etch stopper and etch stopper gate wiring channel portion is formed sectional It shows a view.
同図(a)において、まず、グロー放電CVD(化学蒸着法)法により、ガラス基板10,ゲート電極23及びゲート配線24上に、窒化シリコン(SiNx)膜であるゲート絶縁膜30を膜厚約300nm堆積させる。 In FIG. (A), first, by glow discharge CVD (Chemical Vapor Deposition) method, a glass substrate 10, on the gate electrode 23 and the gate wire 24, about the gate insulating film 30 is a silicon nitride (SiNx) film thickness to 300nm deposited. なお、本実施形態では、放電ガスとして、SiH −NH −N 系の混合ガスを用いる。 In the present embodiment, as a discharge gas, a SiH 4 -NH 3 -N 2 -based mixed gas.

次に、ゲート絶縁膜30上に、酸化インジウム−酸化ガリウム−酸化亜鉛(InGaZnO )ターゲットを用いて、高周波スパッタリング法により、酸素約15%、アルゴン約85%の条件で厚み約150nmのn型酸化物半導体層40を形成する。 Next, on the gate insulating film 30, indium oxide - gallium oxide - with zinc oxide (InGaZnO 4) target by the high-frequency sputtering method, oxygen about 15%, n-type having a thickness of about 150nm argon about 85% for forming an oxide semiconductor layer 40. なお、このn型酸化物半導体層40のエネルギーギャップは、約3.6eVであった。 Note that the energy gap of the n-type oxide semiconductor layer 40 was about 3.6 eV.

次に、n型酸化物半導体層40上に、グロー放電CVD法により、窒化シリコン(SiNx)膜である保護層50を膜厚約350nm堆積させる。 Next, on the n-type oxide semiconductor layer 40, by the glow discharge CVD method, thereby a protective layer 50 is a silicon nitride (SiNx) film thickness of about 350nm is deposited. なお、本実施形態では、放電ガスとして、SiH −NH −N 系の混合ガスを用いる。 In the present embodiment, as a discharge gas, a SiH 4 -NH 3 -N 2 -based mixed gas.
ここで、ゲート絶縁膜30より、保護層50を厚く積層させることが重要である。 Here, the gate insulating film 30, it is important to stack thick protective layer 50. すなわち、後工程において、ゲート配線パッド25を形成する際(ゲート配線パッド25を形成するために、ゲート配線パッド25上のゲート絶縁膜30をエッチングする際)、ゲート絶縁膜30とともに保護層50もエッチングされる。 That is, in a later step, (to form the gate wire pad 25, when etching the gate insulating film 30 on the gate wire pad 25) forming the gate wire pad 25, also protective layer 50 with the gate insulating film 30 It is etched. したがって、保護層50をゲート絶縁膜30より厚く積層させることにより、ゲート配線パッド25上のゲート絶縁膜30をエッチングしても、保護層50(チャンネル部用エッチストッパー53)を残すことができ、残ったチャンネル部用エッチストッパー53がn型酸化物半導体層40のチャンネル部41を確実に保護し、TFT基板1の品質(歩留まり)が向上する。 Therefore, by the protective layer 50 is laminated thicker than the gate insulating film 30, even if the gate insulating film 30 on the gate wire pad 25 is etched, can leave a protective layer 50 (channel section etch stopper 53), the remaining channel portion for etch stopper 53 is reliably protect the channel portion 41 of the n-type oxide semiconductor layer 40, thereby improving the quality of the TFT substrate 1 (yield) is.

なお、本実施形態では、保護層50として、ゲート絶縁膜30とほぼ同じ特性を有する窒化シリコン膜を、ゲート絶縁膜30より(物理的に)厚く積層させる構成としてあるが、この構成に限定されるものではない。 In the present embodiment, as the protective layer 50, a silicon nitride film having substantially the same characteristics as the gate insulating film 30, there is a configuration for thicker stacked from the gate insulating film 30 (physically), limited to this configuration not shall. たとえば、ゲート絶縁膜30より耐エッチング性に優れた保護層50を積層させることにより、ゲート配線パッド25上のゲート絶縁膜30をエッチングしても、保護層50(チャンネル部用エッチストッパー53)を残すことができる。 For example, by laminating the protective layer 50 having excellent etching resistance than the gate insulating film 30, even if the gate insulating film 30 on the gate wire pad 25 is etched, the protective layer 50 (channel section etch stopper 53) it is possible to leave. かかる場合には、保護層50がゲート絶縁膜30より薄くても、残ったチャンネル部用エッチストッパー53がn型酸化物半導体層40のチャンネル部41を確実に保護するので、TFT基板1の品質が向上する。 In such a case, also the protective layer 50 is thinner than the gate insulating film 30, since the remaining channel portion for etch stopper 53 reliably protect the channel portion 41 of the n-type oxide semiconductor layer 40, the quality of the TFT substrate 1 There is improved.

次に、保護層50上に、第二のレジスト51を塗布し、同図(b)に示すように、第二のマスク52を用いて、ホトリソグラフィー法により、所定の形状にレジスト(図示せず)を形成する。 Next, on the protective layer 50, a second resist 51 is applied, as shown in FIG. (B), using the second mask 52 by photolithography, a resist (not allowed in a predetermined shape not) to form a. 続いて、保護層50は、CHF(CF 、CHF ガスなど)を用いてエッチングされ、チャンネル部用エッチストッパー53及びゲート配線用エッチストッパー54が成形される(図5参照)。 Subsequently, the protective layer 50 is etched using CHF (such as CF 4, CHF 3 gas), channel unit etch stopper 53 and the gate wiring etch stopper 54 is formed (see FIG. 5). 図4(b)に示すエッチストッパー53及びゲート配線パッド用エッチストッパー54は、図5におけるC−C断面及びD−D断面を示している。 FIG 4 (b) the etch stopper 53 and the gate wire pad etch stopper 54 shown shows a section C-C and D-D cross section in FIG.

チャンネル部用エッチストッパー53は、図5に示すように、ゲート電極23を覆うほぼ矩形状に形成され、n型酸化物半導体層40のチャンネル部41を保護する。 Channel unit for etch stopper 53, as shown in FIG. 5, is formed in a substantially rectangular shape covering the gate electrode 23, to protect the channel portion 41 of the n-type oxide semiconductor layer 40.
また、ゲート配線用エッチストッパー54は、図5に示すように、ゲート配線24を覆う形状に形成され、さらに、ゲート配線パッド25を形成するための開口部55を有している。 The gate wiring etch stopper 54, as shown in FIG. 5, is formed in a shape covering the gate line 24 also has an opening 55 for forming the gate wire pad 25. このようにすると、ゲート配線24上のゲート絶縁膜30が保護されるとともに、開口部55によってゲート配線パッド25を容易に成形することができる。 In this way, it is possible to gate insulating film 30 on the gate line 24 while being protected, easily molded gate wire pad 25 by the opening 55.

次に、図1に示すように、n型酸化物半導体層40,チャンネル部用エッチストッパー53及びゲート配線用エッチストッパー54上に、第二の酸化物層として酸化物導電体層60及び第三のレジスト61をこの順に積層し、第三のマスク62を用いて、第三のレジスト61を所定の形状に形成する(ステップS3)。 Next, as shown in FIG. 1, n-type oxide semiconductor layer 40, on the channel portion for etch stopper 53 and the gate wiring etch stopper 54, the oxide conductor layer 60 and the third as the second oxide layer the resist 61 are stacked in this order, by using the third mask 62, to form a third resist 61 in a predetermined shape (step S3).
次に、第三のマスク62を用いた処理について、図面を参照して説明する。 Next, treatment using the third mask 62 will be described with reference to the drawings.

(第三のマスクを用いた処理) (Treatment using a third mask)
図6は、本発明の第一実施形態にかかるTFT基板の製造方法の、第三のマスクを用いた処理を説明するための概略図であり、(a)は酸化物導電体層成膜/レジスト塗布/露光/現像された断面図を、(b)はソース及びドレインの電極及び配線と画素電極のエッチングが施された断面図を、(c)はゲート配線パッドのためのエッチング/レジスト剥離された断面図を示している。 6, the method for producing a TFT substrate according to a first embodiment of the present invention, a schematic view for explaining treatment using a third mask, (a) shows the oxide conductor layer / after the resist coating / exposure / after development;, (b) is a sectional view etching is performed electrode and wiring and the pixel electrode of the source and drain, (c) etching / resist stripping for the gate wire pad It shows a cross-sectional view after.
同図(a)において、まず、n型酸化物半導体層40,チャンネル部用エッチストッパー53及びゲート配線用エッチストッパー54上に、酸化インジウム−酸化亜鉛(IZO:In :ZnO=約90:10wt%)ターゲットを用いて、高周波スパッタリング法により、酸素約1%、アルゴン約99%の条件で厚み約150nmの酸化物導電体層60を形成する。 In FIG. (A), first, n-type oxide semiconductor layer 40, on the channel portion for etch stopper 53 and the gate wiring etch stopper 54, indium - zinc oxide (IZO: In 2 O 3: ZnO = about 90 : with 10 wt%) target by the high-frequency sputtering method, oxygen of about 1%, to form an oxide conductor layer 60 having a thickness of about 150nm argon to about 99% of the conditions. なお、この酸化物導電体層60のエネルギーギャップは、約3.2eVであった。 Note that the energy gap of the oxide conductor layer 60 was about 3.2 eV.

次に、酸化物導電体層60上に、第三のレジスト61を塗布し、同図(a)に示すように、第三のマスク62を用いて、ホトリソグラフィー法により、所定の形状に第三のレジスト61を形成する。 Then, on the oxide conductor layer 60, a third resist 61 is applied, as shown in FIG. 6 (a), by using the third mask 62, by photolithography, the a predetermined shape to form a third resist 61. すなわち、第三のレジスト61は、ソース電極63,ドレイン電極64,ソース配線65,ドレイン配線66及び画素電極67に対応した形状に成形される。 That is, the third resist 61, the source electrode 63, drain electrode 64, source wire 65 is formed into a shape corresponding to the drain wire 66 and the pixel electrode 67.

次に、同図(b)に示すように、所定の形状に成形された第三のレジスト61により、酸化物導電体層60であるIZOとn型酸化物半導体層40である酸化インジウム−酸化ガリウム−酸化亜鉛(InGaZnO )膜を一括して蓚酸系のエッチング液にてエッチングし、所望のソース電極63,ドレイン電極64,ソース配線65,ドレイン配線66及び画素電極67を形成する(ステップS4)。 Next, as shown in FIG. (B), the third by the resist 61, an oxide conductor layer 60 IZO and the n-type oxide semiconductor layer 40 a is indium oxide is formed into a predetermined shape - oxide gallium - collectively zinc oxide (InGaZnO 4) film is etched by oxalic acid-based etching solution, the desired source electrode 63, drain electrode 64, a source wiring 65, a drain wire 66 and the pixel electrode 67 (step S4 ). この際、チャンネル部用エッチストッパー53,ゲート配線用エッチストッパー54及びゲート絶縁膜30は、蓚酸系のエッチング液に対して耐性を有しており、エッチングされない。 In this case, the channel part for the etch stopper 53, the gate wiring etch stopper 54 and the gate insulating film 30 has a resistance to the etching solution of oxalic acid-based, not etched. すなわち、n型酸化物半導体層40のチャンネル部41は、チャンネル部用エッチストッパー53によって保護される。 That is, the channel part 41 of the n-type oxide semiconductor layer 40 is protected by the channel part for the etch stopper 53. これに対し、ゲート配線用エッチストッパー54の開口部55に積層された酸化物導電体層60及びこの酸化物導電体層60の下方に積層されたn型酸化物半導体層40は、エッチングされる。 In contrast, the oxide conductor layer 60 and the n-type oxide semiconductor layer 40 which is stacked below the oxide conductor layer 60 laminated on the opening 55 of the gate wiring etch stopper 54 is etched . ここで、ゲート配線用エッチストッパー54は、開口部55の下方のn型酸化物半導体層40をエッチングするためのレジストとして機能する。 Here, the gate wiring etch stopper 54 functions the n-type oxide semiconductor layer 40 below the opening 55 as a resist for etching.

次に、同図(c)に示すように、第三のレジスト61がアッシングされた後、露出しているゲート絶縁膜30は、CHF(CF 、CHF ガスなど)を用いてエッチングされる。 Next, as shown in FIG. (C), after the third resist 61 is ashed, the gate insulating film 30 that is exposed is etched using CHF (such as CF 4, CHF 3 gas) . これにより、ゲート配線パッド25上のゲート絶縁膜30が除去され、ゲート配線24の上部にあるITSmO膜を露出させることにより、ゲート配線パッド25が形成される(ステップS5)。 Thus, the gate insulating film 30 on the gate wire pad 25 is removed, by exposing the ITSmO film on the top of the gate wiring 24, the gate wire pad 25 is formed (step S5). 上記エッチングによって、チャンネル部用エッチストッパー53及びゲート配線用エッチストッパー54もエッチングされるが、上述したように、チャンネル部用エッチストッパー53は、ゲート絶縁膜30より厚く積層されているので、ゲート配線パッド25上のゲート絶縁膜30が除去されたときエッチングを終了すると、チャンネル部用エッチストッパー53が残っており、この残ったチャンネル部用エッチストッパー53によって、チャンネル部41が保護される。 By the etching, but the channel part for an etch stopper 53 and the gate wiring etch stopper 54 is also etched, as described above, the etch stopper 53 is channel section, since it is laminated thicker than the gate insulating film 30, the gate wiring when the gate insulating film 30 on the pad 25 is completed etched when removed, there remains a channel portion for etch stopper 53, by the remaining channel portion for etch stopper 53, the channel part 41 is protected.

TFT基板1は、ゲート電極23,ソース電極63,ドレイン電極64,ゲート配線24,ソース配線65,ドレイン配線66及び画素電極67が成形される(図7参照)。 TFT substrate 1, a gate electrode 23, source electrode 63, drain electrode 64, the gate wiring 24, a source wiring 65, drain wiring 66 and the pixel electrode 67 is formed (see FIG. 7). 図6(c)に示す、ゲート電極23,ソース電極63,ドレイン電極64,ソース配線65及び画素電極67は、図7におけるE−E断面を示しており、ゲート配線24及びゲート配線パッド25は、F−F断面を示しており、ドレイン配線66は、G−G断面を示している。 Figure shown in 6 (c), the gate electrode 23, source electrode 63, drain electrode 64, a source wiring 65 and the pixel electrodes 67 shows an E-E cross section in FIG. 7, the gate wiring 24 and the gate wire pad 25 is shows the F-F cross section, the drain wire 66 shows a cross-section G-G.
また、ゲート配線24とドレイン配線66が交差する部分では、図示してないが、ガラス基板10上に、ゲート電極23,ゲート絶縁膜30,n型酸化物半導体層40,ゲート配線用エッチストッパー54及び酸化物導電体層60が、この順で積層されており、ドレイン配線66となる酸化物導電体層60は、ゲート絶縁膜30及びゲート配線用エッチストッパー54によって、ゲート配線24に対して絶縁されている。 Further, in the portion where the gate wiring 24 and drain wiring 66 intersect, not shown, on a glass substrate 10, a gate electrode 23, gate insulating film 30, n-type oxide semiconductor layer 40, the gate wiring etch stopper 54 and the oxide conductor layer 60, in this order are stacked, the oxide conductor layer 60 serving as the drain wiring 66, the gate insulating film 30 and the gate wiring etch stopper 54, insulated from the gate wiring 24 It is.

このように、本実施形態のTFT基板の製造方法によれば、チャンネル部用エッチストッパー53によって、活性層としてのn型酸化物半導体層40のチャンネル部41が確実に保護されるので、品質(歩留まり)を向上させることができる。 Thus, according to the method of manufacturing the TFT substrate of this embodiment, by a channel portion for etch stopper 53, since the channel part 41 of the n-type oxide semiconductor layer 40 as an active layer is reliably protected, quality ( thereby improving the yield). また、三枚のマスク22,52,62を使用して、TFT基板1を製造することが可能となり、製造工程が削減されて生産効率が向上し、製造原価のコストダウンを図ることができる。 Further, using three masks 22,52,62, it is possible to manufacture the TFT substrate 1, the production efficiency is improved manufacturing process is reduced, it is possible to reduce production cost. 特に、チャンネル部用エッチストッパー53と同一の保護層50から形成された、開口部5を有するゲート配線用エッチストッパー54によって、ゲート配線パッド25上に積層されたゲート絶縁膜30を除去することができるので、製造工程を削減でき製造原価のコストダウンを図ることができる。 In particular, formed from the etch stopper 53 and the same protective layer 50 for the channel section, by the gate wiring etch stopper 54 having an opening 5, is possible to remove the gate insulating film 30 laminated on the gate wire pad 25 because it can reduce the production cost can be reduced manufacturing steps.
さらに、TFTの活性層に酸化物半導体(n型酸化物半導体層40)を使用したことにより、電流を流しても、安定であり、電流を制御して作動する有機電界発光装置には有用である。 Further, by using an oxide semiconductor in an active layer of the TFT (n-type oxide semiconductor layer 40), even by applying a current, a stable, useful for organic electroluminescent device which operates by controlling the current is there. また、第一の酸化物層をn型酸化物半導体層40とし、第二の酸化物層を酸化物導電体層60としてあるので、チャンネル部41,ソース電極63及びドレイン電極64を容易に形成することができる。 Further, the first oxide layer is an n-type oxide semiconductor layer 40, since the second oxide layer are the oxide conductor layer 60, the channel part 41, the source electrode 63 and drain electrode 64 easily formed can do.

[TFT基板の製造方法における第二実施形態] [Second embodiment of the method for producing a TFT substrate]
図8は、本発明の第二実施形態にかかるTFT基板の製造方法を説明するための概略フローチャート図を示している。 Figure 8 shows a schematic flow chart for explaining a method for producing a TFT substrate according to a second embodiment of the present invention.
同図において、まず、基板10上に、第一のマスク22を用いて、ゲート電極21及びゲート配線22を形成する(ステップS11)。 In the figure, first, on the substrate 10 by using a first mask 22, to form the gate electrode 21 and the gate line 22 (step S11). 続いて、ガラス基板10,ゲート電極23及びゲート配線24上に、ゲート絶縁膜30,第一の酸化物層としてのn型酸化物半導体層40,保護層50及び第二のレジスト51をこの順に積層し、第二のマスク52を用いて、保護層50からなるチャンネル部用エッチストッパー53及びゲート配線用エッチストッパー54を成形する(ステップS12)。 Subsequently, the glass substrate 10, on the gate electrode 23 and the gate wire 24, the gate insulating film 30, n-type oxide as the first oxide layer semiconductor layer 40, the protective layer 50 and the second resist 51 in this order laminated, by using a second mask 52, forming a channel portion for etch stopper 53 and the gate wiring etch stopper 54 and a protective layer 50 (step S12).
なお、ステップS11における第一のマスク22を用いた処理,及び,ステップS12における第二のマスク52を用いた処理は、それぞれ第一実施形態のステップS1における第一のマスク22を用いた処理,及び,ステップS2における第二のマスク52を用いた処理と同様である。 The processing using the first mask 22 in the step S11, and the process using the second mask 52 in the step S12, using the first mask 22 in the step S1 of the first embodiment, respectively processing, and is similar to the process using the second mask 52 in step S2.

次に、図8に示すように、n型酸化物半導体層40,チャンネル部用エッチストッパー53及びゲート配線用エッチストッパー54上に、第二の酸化物層としての酸化物導電体層60,金属層70及び第三のレジスト71をこの順に積層し、第三のハーフトーンマスク72及びハーフトーン露光技術を用いて、第三のレジスト71を所定の形状に形成する(ステップS13)。 Next, as shown in FIG. 8, n-type oxide semiconductor layer 40, on the channel portion for etch stopper 53 and the gate wiring etch stopper 54, the oxide conductor layer 60 as the second oxide layer, metal laminating layers 70 and the third resist 71 in this order, by using the third half-tone mask 72 by half-tone exposure technology, to form a third resist 71 into a predetermined shape (step S13).
次に、第三のハーフトーンマスク72を用いた処理について、図面を参照して説明する。 Next, treatment using the third half-tone mask 72 will be described with reference to the drawings.

(第三のハーフトーンマスクを用いた処理) (Treatment using a third half-tone mask)
図9は、本発明の第二実施形態にかかるTFT基板の製造方法の、第三のハーフトーンマスクを用いた処理を説明するための概略図であり、(a)は酸化物導電体層成膜/金属層成膜/レジスト塗布/ハーフトーン露光/現像/エッチングされた断面図を、(b)はゲート配線パッドのためのエッチング/レジスト剥離された断面図を示している。 9, the second embodiment method of manufacturing a TFT substrate according to the present invention, a schematic view for explaining treatment using a third half-tone mask, (a) shows the oxide conductor SoNaru the film / metal layer / resist coating / after half-tone exposure / / etched cross-sectional view, (b) shows the etching / resist stripping cross-section view for the gate wire pad.
同図(a)において、まず、n型酸化物半導体層40,エッチストッパー53及びゲート配線パッド用エッチストッパー54上に、酸化インジウム−酸化スズ−酸化サマリウム(ITSmO:In :SnO :Sm =約90:7:3wt%)からなるスパッタリングターゲットを用いて、酸化インジウム−酸化亜鉛(IZO:In :ZnO=約90:10wt%)ターゲットを用いて、高周波スパッタリング法により、酸素約1%、アルゴン約99%の条件で厚み約150nmの酸化物導電体層60を形成する。 In FIG. (A), first, n-type oxide semiconductor layer 40, on the etch stopper 53 and the gate wire pad etch stopper 54, indium - tin oxide - samarium oxide (ITSmO: In 2 O 3: SnO 2: sm 2 O 3 = about 90: 7: using a sputtering target consisting of 3 wt%), indium oxide - zinc oxide (IZO: in 2 O 3: ZnO = about 90: 10 wt%) using a target, high-frequency sputtering method the oxygen of about 1%, to form an oxide conductor layer 60 having a thickness of about 150nm argon to about 99% of the conditions.

次に、補助導電層となる金属層(Al層)70を約250nm成膜し、続いて、第三のハーフトーンマスク72及びハーフトーン露光技術を用いて、第三のレジスト71を所定の形状に成形する(ステップS13)。 Next, a metal layer (Al layer) 70 serving as the auxiliary conductive layer was about 250nm deposited, followed by using a third half-tone mask 72 by half-tone exposure technology, the third resist 71 a predetermined shape shaping (step S13). 第三のレジスト71は、ソース電極63,ドレイン電極64,ソース配線65,ドレイン配線66及び画素電極67を覆い、かつ、ハーフトーンマスク部721によって、画素電極67を覆う部分が他の部分より薄い形状に形成される。 Third resist 71, the source electrode 63, drain electrode 64, a source wiring 65, covering the drain wire 66 and the pixel electrode 67, and, by a half-tone mask part 721, is thinner than other parts portion covering the pixel electrode 67 It is formed into a shape.
なお、金属層70は、Alに限定されるものではなく、たとえば、Mo,Ag,Cuなどの金属や合金を使用してもよい。 The metal layer 70 is not limited to Al, for example, Mo, Ag, may be used a metal or alloy such as Cu. また、Mo/Al/Mo,Ti/Al/Tiなどの金属薄膜の積層膜を使用してもよい。 Further, Mo / Al / Mo, may be used a laminated film of a metal thin film such as Ti / Al / Ti.

次に、第三のレジスト71,チャンネル部用エッチストッパー53及びゲート配線用エッチストッパー54を用いて、金属層70,酸化物導電体層60及びn型酸化物半導体層40に対して第一のエッチングを行い、所望するソース電極63,ドレイン電極64,ソース配線65,ドレイン配線66及び画素電極67を形成する(ステップS14)。 Next, the third resist 71 by using a channel portion for etch stopper 53 and the gate wiring etch stopper 54, the metal layer 70, first the oxide conductor layer 60 and the n-type oxide semiconductor layer 40 etched, desired source electrode 63, drain electrode 64, a source wiring 65, a drain wire 66 and the pixel electrode 67 (step S14). ここで、金属層70のAlは、燐酸、酢酸、硝酸の混酸によってエッチングされる。 Here, Al metal layer 70 is etched phosphoric acid, acetic acid, by mixed acid of nitric acid. また、下地の酸化インジウム−酸化スズ−酸化サマリウム(ITSmO:In :SnO :Sm =約90:7:3wt%)からなる酸化物導電体層60及びn型酸化物半導体層40である酸化インジウム−酸化ガリウム−酸化亜鉛(InGaZnO )膜は、一括して蓚酸系のエッチング液にてエッチングされる。 Further, indium oxide base - tin oxide - samarium oxide (ITSmO: In 2 O 3: SnO 2: Sm 2 O 3 = about 90: 7: 3wt%) oxide conductor layer 60 and the n-type oxide semiconductor composed of indium oxide is a layer 40 - gallium oxide - zinc oxide (InGaZnO 4) film is etched by an etching solution of oxalic acid-based collectively.

次に、上記第三のレジスト71を再成形する(ステップS15)。 Then, re-molding the third resist 71 (step S15). すなわち、第三のレジスト71のうちハーフトーン露光技術により薄く成形された画素電極67上のレジストをアッシングする。 That is, ashing the resist on the third pixel electrode 67 which is formed thin by half-tone exposure technology of the resist 71.
続いて、酸化物導電体層60のエッチング耐性を変化させる(ステップS16)。 Then, changing the etching resistance of the oxide conductor layer 60 (step S16). すなわち、酸化物導電体層60を結晶化させ、この結晶化によって、層間絶縁膜80をエッチングするエッチング液に対して、酸化物導電体層60が耐性を有するようになる。 That is, the oxide conductor layer 60 is crystallized by the crystallization, the etching solution for etching the interlayer insulating film 80, the oxide conductor layer 60 is so resistant.
なお、本実施形態では、第三のレジスト71を再成形した後、酸化物導電体層60のエッチング耐性を変化させているが、これに限定されるものではなく、たとえば、酸化物導電体層60のエッチング耐性を変化させた後、第三のレジスト71を再成形してもよい。 In the present embodiment, after the reshaping the third resist 71, but by changing the etching resistance of the oxide conductor layer 60 is not limited thereto, for example, the oxide conductor layer after changing the 60 etch resistance may be reshaped a third resist 71.

次に、第三のレジスト71のうちハーフトーン露光技術により厚く成形された、ソース電極63上,ドレイン電極64上,ソース配線65上,ドレイン配線66上のレジスト71を用いて、画素電極67上の金属層70を燐酸、酢酸、硝酸の混酸によりエッチングする(ステップS17)。 Next, it molded thicker half-tone exposure technology of the third resist 71, on the source electrode 63, on the drain electrode 64, on the source line 65, using a resist 71 on the drain wiring 66, the upper pixel electrode 67 etching the metal layer 70 phosphoric acid, acetic acid, the mixed acid of nitric acid (step S17). これにより、画素電極67が、透明画素電極となる。 Thus, the pixel electrode 67 becomes a transparent pixel electrode.

次に、第三のレジスト71を全てアッシングし、ソース電極63上,ドレイン電極64上,ソース配線65上,ドレイン配線66上に、金属層70からなる補助導電層、すなわち、ソース電極用補助電極631,ドレイン電極用補助電極641,ソース配線用補助配線651,ドレイン配線用補助配線661を形成する(ステップS18)。 Then, the third resist 71 all ashing on the source electrode 63, on the drain electrode 64, on the source wiring 65, on the drain line 66, the auxiliary conductive layer made of a metal layer 70, i.e., the source electrode auxiliary electrode 631, the drain electrode auxiliary electrode 641, a source wire auxiliary wiring 651, a drain wiring auxiliary wiring 661 (step S18).
なお、図示してないが、金属層70の上部にIZOなどの酸化物薄膜を成膜してもよい。 Although not shown, it may be formed of an oxide thin film such as IZO on top of the metal layer 70. このように、金属層70の上部に金属が露出しないように、酸化物薄膜を金属層70上に成膜することにより、金属薄膜などの腐蝕を防止することができる。 Thus, as a metal on top of the metal layer 70 is not exposed, an oxide thin film by depositing on the metal layer 70, it is possible to prevent the corrosion of thin metal film.

次に、同図(b)に示すように、露出したゲート絶縁膜30は、CHF(CF 、CHF ガスなど)を用いてエッチングされる。 Next, as shown in FIG. (B), the exposed gate insulating film 30 is etched using a CHF (such as CF 4, CHF 3 gas). これにより、ゲート配線パッド25上のゲート絶縁膜30が除去され、ゲート配線パッド25の上部にあるITSmO膜(図示せず)を露出させることにより、ゲート配線パッド25が形成される(ステップS19)。 This will gate insulating film 30 on the gate wire pad 25 is removed, by exposing the ITSmO film (not shown) at the top of the gate wire pad 25, the gate wire pad 25 is formed (step S19) .

次に、図8に示すように、ゲート配線パッド25を成形した後に、ガラス基板10の上部層としての層間絶縁膜80及び第四のレジスト81をこの順に積層し、第四のマスク82を用いて、ゲート配線パッド25上,ドレイン配線66と接続されるドレイン配線パッド(図示せず)上,及び画素電極67上の層間絶縁膜80をエッチングし、続いて、第四のレジスト81をアッシングし、上部層としての層間絶縁膜80を形成する(ステップS20)。 Next, as shown in FIG. 8, after forming the gate wire pad 25, stacking the interlayer insulating film 80 and the fourth resist 81 as an upper layer of the glass substrate 10 in this order, using the fourth mask 82 Te, on the gate wire pad 25, on the drain wire pad connected to the drain wiring 66 (not shown), and etching the interlayer insulating film 80 on the pixel electrode 67, followed by ashing the fourth resist 81 , an interlayer insulating film 80 as an upper layer (step S20).
次に、第四のマスクを用いた処理について、説明する。 Next, treatment using the fourth mask, will be described.

(第四のマスクを用いた処理) (Treatment using a fourth mask)
図10は、本発明の第二実施形態にかかるTFT基板の製造方法の、第四のマスクを用いた処理を説明するための概略図であり、(a)は層間絶縁膜成膜/レジスト塗布/露光/現像された断面図を、(b)はエッチング/レジスト剥離された断面図を示している。 Figure 10 is a second exemplary method of manufacturing a TFT substrate according to the present invention, a schematic view for explaining treatment using a fourth mask, (a) shows the interlayer insulating film forming / resist coating / exposure / after development a cross-sectional view, shows a (b) etching / resist stripping cross-section view.
同図(a)において、まず、ゲート配線パッド25の形成されたTFT基板1aに、グロー放電CVD法により、窒化シリコン(SiNx)膜である層間絶縁膜80を膜厚約200nm堆積する。 In FIG. (A), first, the TFT substrate 1a formed of the gate wire pad 25, by the glow discharge CVD method, an interlayer insulating film 80 is a silicon nitride (SiNx) film thickness of about 200nm is deposited. 放電ガスとしては、SiH −NH −N 系の混合ガスを用いる。 The discharge gas used SiH 4 -NH 3 -N 2 -based mixed gas. 続いて、第四のレジスト81を塗布し、第四のマスク72及び露光技術を用いて、第四のレジスト81を所定の形状に成形する。 Subsequently, the fourth resist 81 is applied, by using a fourth mask 72 and the exposure technique, forming a fourth resist 81 in a predetermined shape. 第四のレジスト81は、ソース電極63,ドレイン電極64,ソース配線65,ドレイン配線66及びゲート配線用エッチストッパー54を覆う形状に形成される。 Fourth resist 81, the source electrode 63, drain electrode 64, is formed in a shape to cover the source wiring 65, drain wiring 66 and the gate wiring etch stopper 54.

次に、同図(b)に示すように、ゲート配線パッド25、ソース配線パッド(図示せず)及び画素電極67上の層間絶縁膜80をCHF(CF ,CHF ガスなど)を用いて、エッチングする。 Next, as shown in FIG. (B), the gate wire pad 25, a source wire pad (not shown) and the interlayer insulating film 80 on the pixel electrode 67 using a CHF (such as CF 4, CHF 3 gas) and etching. これにより、ソース電極63,ドレイン電極64,ソース配線65及びドレイン配線66上に、絶縁膜として層間絶縁膜80が形成される。 Thus, the source electrode 63, drain electrode 64, on the source wiring 65 and drain wiring 66, an interlayer insulating film 80 is formed as an insulating film.

このように、本実施形態のTFT基板の製造方法によれば、金属層70からなる補助電極及び補助配線によって、各配線や電極の電気抵抗を低減することができ、信頼性を向上させることができるとともに、エネルギー効率の低下を抑制することができる。 Thus, according to the method of manufacturing the TFT substrate of this embodiment, the auxiliary electrode and the auxiliary wiring formed of a metal layer 70, it is possible to reduce the electric resistance of each wire or each electrode can be improved and reliability it is possible, it is possible to suppress a decrease in energy efficiency. また、四枚のマスク22,52,72,82を使用して、TFT基板1aを製造することが可能となり、製造工程が削減されて生産効率が向上し、製造原価のコストダウンを図ることができる。 Moreover, by using four masks 22,52,72,82, it is possible to manufacture the TFT substrate 1a, production efficiency is improved manufacturing process is reduced, reducing the cost of manufacturing costs it can. また、ガラス基板10の上部に層間絶縁膜80を形成することによって、たとえば、このTFT基板1aに、有機EL材料,電極及び保護膜を設けると、有機電界発光装置を容易に得ることができる。 Further, by forming the interlayer insulating film 80 on top of the glass substrate 10, for example, in the TFT substrate 1a, an organic EL material, providing the electrode and the protective film can be readily obtained an organic electroluminescent device.

[TFT基板における第一実施形態] [First embodiment of a TFT substrate]
また、本発明は、TFT基板1の発明としても有効である。 The present invention is also effective as an invention of the TFT substrate 1.
第一実施形態にかかるTFT基板1は、図6(c)及び図7に示すように、基板10と、この基板10上に形成されたゲート電極23及びゲート配線24と、ゲート電極23及びゲート配線24上に形成されたゲート絶縁膜30と、少なくともゲート電極23上のゲート絶縁膜30上に形成されたn型酸化物半導体層40と、n型酸化物半導体層40上にチャンネル部41によって隔てられて形成された酸化物導電体層60を具備している。 TFT substrate 1 according to the first embodiment, as shown in FIG. 6 (c) and 7, a substrate 10, a substrate 10 a gate electrode 23 and the gate wiring 24 formed on the gate electrode 23 and the gate a gate insulating film 30 formed on the wiring 24, the n-type oxide semiconductor layer 40 formed on the gate insulating film 30 on at least the gate electrode 23, the channel part 41 on the n-type oxide semiconductor layer 40 are provided with the oxide conductor layer 60 formed are separated. すなわち、第一の酸化物層として、n型酸化物半導体層40を設け、第二の酸化物層として、酸化物導電体層60を設けてあるこのようにすると、チャンネル部41,ソース電極63及びドレイン電極64を容易に形成することができる。 That is, the first oxide layer, the n-type oxide semiconductor layer 40 is provided, as a second oxide layer, In this way is provided with the oxide conductor layer 60, the channel part 41, the source electrode 63 and a drain electrode 64 can be easily formed.

また、TFT基板1は、n型酸化物半導体層40上に形成され、チャンネル部41を保護するチャンネル部用エッチストッパー53を備えている。 Further, TFT substrate 1 is formed on the n-type oxide semiconductor layer 40, and a channel portion for etch stopper 53 to protect the channel portion 41. このようにすると、チャンネル部用エッチストッパー53によって、チャンネル部41が確実に保護され、品質(歩留まり)が向上する。 In this way, by a channel portion for etch stopper 53, the channel part 41 is reliably protected, thereby improving the quality (yield) is. また、TFTの活性層として酸化物半導体を使用することにより、電流を流しても安定であり、電流制御により作動させる有機電界発光装置にとって有用である。 Further, by using an oxide semiconductor as the active layer of the TFT, are stable even by applying a current, it is useful for an organic EL apparatus which is operated under current control.
さらに、TFT基板1は、酸化物導電体層60が、ソース配線65,ドレイン配線66,ソース電極63,ドレイン電極64及び画素電極67を兼ねている。 Furthermore, TFT substrate 1, the oxide conductor layer 60 also serves as a source wiring 65, drain wiring 66, the source electrode 63, the drain electrode 64 and the pixel electrode 67. すなわち、上述した第一実施形態の製造方法により三枚のマスク22,52,62で製造されるので、製造工程が削減されて生産効率が向上し、製造原価のコストダウンを図ることができる。 That is, since it is produced in three masks 22,52,62 by the manufacturing method of the first embodiment described above, the production efficiency is improved manufacturing process is reduced, it is possible to reduce production cost.

また、TFT基板1は、画素電極67が、n型酸化物半導体層40と酸化物導電体層60との積層膜よりなっている。 Further, TFT substrate 1, the pixel electrode 67, which is a laminated film of oxide conductor layer 60 and the n-type oxide semiconductor layer 40. このようにすると、積層膜を透明とすることができるので、光による誤動作を防止することができる。 In this way, since the laminated film may be transparent, it is possible to prevent malfunction caused by light.
さらに、TFT基板1は、少なくとも酸化物導電体層60の下層に、n型酸化物半導体層40が形成されており、酸化物導電体層60及びn型酸化物半導体層40を透明とすることができるので、光による誤動作をより確実に防止することができる。 Furthermore, TFT substrate 1, the lower layer of the at least oxide conductor layer 60, n-type oxide and semiconductor layer 40 is formed, to the transparent oxide conductor layer 60 and the n-type oxide semiconductor layer 40 since it is, it is possible to more reliably prevent the malfunction caused by light.
また、n型酸化物半導体層40及び酸化物導電体層60のエネルギーギャップを、3.0eV以上としてあり、エネルギーギャップを3.0eV以上とすることにより、光による誤動作を防止することができる。 Further, the energy gap of the n-type oxide semiconductor layer 40 and the oxide conductor layer 60, there as above 3.0 eV, the energy gap by the above 3.0 eV, it is possible to prevent a malfunction caused by light.

さらに、TFT基板1は、チャンネル部用エッチストッパー53と同一の保護層50から形成された、ゲート配線用エッチストッパー54を備え、ゲート配線用エッチストッパー54が、ゲート配線パッド25を成形するための開口部55を有している。 Furthermore, TFT substrate 1 was formed from the etch stopper 53 and the same protective layer 50 for the channel section, a gate wiring etch stopper 54, the gate wiring etch stopper 54, for forming the gate wire pad 25 It has an opening 55. このようにすると、チャンネル部用エッチストッパー53と同一の保護層50から形成された、ゲート配線用エッチストッパー54によって、ゲート配線24を保護することができる。 In this way, formed from the etch stopper 53 and the same protective layer 50 for the channel section, by the gate wiring etch stopper 54, it is possible to protect the gate wiring 24. また、ゲート配線用エッチストッパー54の開口部55によって、ゲート配線パッド25上に積層されたゲート絶縁膜30を除去することができるので、製造工程を削減でき製造原価のコストダウンを図ることができる。 Further, the opening 55 of the gate wiring etch stopper 54, since the gate insulating film 30 laminated on the gate wire pad 25 can be removed, it is possible to reduce production cost can be reduced and production steps .

また、TFT基板1は、ゲート絶縁膜30が、酸化物導電体層60及びn型酸化物半導体層40を成形するための第三のレジスト61及びゲート配線用エッチストッパー54を用いて、エッチングされる。 Further, TFT substrate 1, a gate insulating film 30, using the third resist 61 and the gate wiring etch stopper 54 for molding the oxide conductor layer 60 and the n-type oxide semiconductor layer 40 is etched that. このようにすると、ゲート配線パッド25を成形する際、不要なゲート絶縁膜30を除去できるので、製造工程を増やすことなく透過光量を増加でき、品質を向上させることができる。 In this way, when forming a gate wire pad 25, it is possible to remove unnecessary gate insulating film 30, can increase the amount of transmitted light without increasing the number of manufacturing steps, it is possible to improve the quality.

このように、本実施形態のTFT基板1は、チャンネル部用エッチストッパー53によって、チャンネル部41が確実に保護されるので、品質(歩留まり)を向上させることができる。 Thus, TFT substrate 1 of this embodiment, by a channel portion for etch stopper 53, since the channel part 41 is reliably protected, it is possible to improve the quality (yield). また、第一実施形態の製造方法により三枚のマスク22,53,62で製造されるので、製造工程が削減されて生産効率が向上し、製造原価のコストダウンを図ることができる。 Further, since it is produced in three masks 22,53,62 by the manufacturing method of the first embodiment, production efficiency is improved manufacturing process is reduced, it is possible to reduce production cost.

[TFT基板における第二実施形態] [Second embodiment of a TFT substrate]
また、本発明は、TFT基板1aの発明としても有効である。 The present invention is also effective as an invention of a TFT substrate 1a.
第二実施形態にかかるTFT基板1aは、TFT基板1と比べると、図10(b)に示すように、ソース電極63上,ドレイン電極64上,ソース配線65上,ドレイン配線66上に、金属層70からなる補助導電層、すなわち、ソース電極用補助電極631,ドレイン電極用補助電極641,ソース配線用補助配線651,ドレイン配線用補助配線661を形成した構成としてある。 TFT substrate 1a according to the second embodiment differs from the TFT substrate 1, as shown in FIG. 10 (b), on the source electrode 63, on the drain electrode 64, on the source wiring 65, on the drain wiring 66, metal auxiliary conductive layer comprising a layer 70, that is, as a source electrode for the auxiliary electrode 631, the drain electrode auxiliary electrode 641, a source wire auxiliary wiring 651 and a drain wiring auxiliary wiring 661 configuration. このようにすると、各配線や電極の電気抵抗を低減することができ、信頼性を向上させることができるとともに、エネルギー効率の低下を抑制することができる。 In this way, it is possible to reduce the electric resistance of each wire or each electrode, it is possible to improve the reliability, it is possible to suppress a decrease in energy efficiency.
また、本実施形態では、ソース電極63上,ドレイン電極64上,ソース配線65上,ドレイン配線66上に、補助導電層を形成した構成としてあるが、この構成に限定されるものではない。 Further, in the present embodiment, on the source electrode 63, on the drain electrode 64, on the source wiring 65, on the drain line 66, there is a formed configuration in which the auxiliary conductive layer, is not limited to this configuration. たとえば、ソース電極63,ドレイン電極64,ソース配線65,ドレイン配線66及び画素電極67の少なくとも一つの上に、補助導電層を形成した構成としてもよい。 For example, the source electrode 63, drain electrode 64, on at least one of the source wiring 65, drain wiring 66 and the pixel electrode 67 may be formed with the structure of the auxiliary conductive layer.

また、TFT基板1aは、上述した第二実施形態の製造方法により製造され、ゲート絶縁膜30が、ソース電極用補助電極631,ドレイン電極用補助電極641,ソース配線用補助配線651,ドレイン配線用補助配線661,結晶化された酸化物導電体層60及びゲート配線用エッチストッパー54を用いて、エッチングされる。 Further, TFT substrate 1a is manufactured by the manufacturing method of the second embodiment described above, the gate insulating film 30 is, the source electrode auxiliary electrode 631, the drain electrode auxiliary electrode 641, a source wire auxiliary wiring 651, a drain wire an auxiliary wiring 661, crystallized oxide conductor layer 60 and the gate wiring etch stopper 54, is etched. このようにすると、ゲート配線パッド25を成形する際、不要なゲート絶縁膜30を除去できるので、製造工程を増やすことなく透過光量を増加でき、品質を向上させることができる。 In this way, when forming a gate wire pad 25, it is possible to remove unnecessary gate insulating film 30, can increase the amount of transmitted light without increasing the number of manufacturing steps, it is possible to improve the quality.

さらに、TFT基板1aは、ソース電極63,ドレイン電極64,ソース配線65及びドレイン配線66上に、絶縁膜として層間絶縁膜80を備えている。 Furthermore, TFT substrate 1a, a source electrode 63, drain electrode 64, on the source wiring 65 and drain wiring 66, and a interlayer insulation film 80 as an insulating film. このようにすると、TFT基板1aに、有機EL材料,電極及び保護膜を設けることにより、有機電界発光装置を容易に得ることができる。 In this way, the TFT substrate 1a, an organic EL material, by providing the electrode and the protective film can be readily obtained an organic electroluminescent device.
また、TFT基板1aは、上述した第二実施形態の製造方法により四枚のマスク22,52,72、82で製造されるので、製造工程が削減されて生産効率が向上し、製造原価のコストダウンを図ることができる。 Further, TFT substrate 1a is, because it is produced by the four masks 22,52,72,82 by the manufacturing method of the second embodiment described above, the production efficiency is improved manufacturing process is reduced, the manufacturing cost of the cost it can be achieved down.

このように、本実施形態のTFT基板1aは、各配線や電極の電気抵抗を低減することができ、信頼性を向上させることができるとともに、エネルギー効率の低下を抑制することができる。 Thus, TFT substrate 1a of the present embodiment can reduce the electric resistance of each wire or each electrode, it is possible to improve the reliability, it is possible to suppress a decrease in energy efficiency. また、TFT基板1aは、ガラス基板10の上部に層間絶縁膜80を備えており、たとえば、このTFT基板1aに、有機EL材料,電極及び保護膜を設けることにより、有機電界発光装置を容易に得ることができる。 Further, the TFT substrate 1a is, the upper portion of the glass substrate 10 provided with the interlayer insulating film 80, for example, in the TFT substrate 1a, an organic EL material, by providing the electrode and the protective film, an organic light emitting device easily it is possible to obtain.

以上、本発明のTFT基板及びTFT基板の製造方法について、好ましい実施形態を示して説明したが、本発明に係るTFT基板及びTFT基板の製造方法は、上述した実施形態にのみ限定されるものではなく、本発明の範囲で種々の変更実施が可能であることは言うまでもない。 Although the TFT substrate and the method for producing a TFT substrate of the present invention, there is shown and described preferred embodiments, the manufacturing method of the TFT substrate and the TFT substrate according to the present invention is intended to be limited only to the embodiments described above without it is needless to say that various modifications can be carried out in the scope of the present invention.
たとえば、第一実施形態のTFT基板1に、TFT基板1aの金属層70や層間絶縁膜80を形成する構成としてもよい。 For example, the TFT substrate 1 of the first embodiment, may be provided with a metal layer 70 and the interlayer insulating film 80 of the TFT substrate 1a.

本発明のTFT基板及びTFT基板の製造方法は、LCD(液晶表示装置)や有機EL表示装置に使用されるTFT基板及びTFT基板の製造方法に限定されるものではなく、たとえば、LCD(液晶表示装置)や有機EL表示装置以外の表示装置、あるいは、他の用途に使用されるTFT基板及びTFT基板の製造方法としても、本発明を適用することが可能である。 Method for producing a TFT substrate and TFT substrate of the present invention is not limited to the manufacturing method of the TFT substrate and the TFT substrate used in LCD (liquid crystal display) or an organic EL display device, for example, LCD (liquid crystal display device) and an organic EL display device other than the display device, or even as the manufacturing method of the TFT substrate and the TFT substrate to be used in other applications, it is possible to apply the present invention.

本発明の第一実施形態にかかるTFT基板の製造方法を説明するための概略フローチャート図を示している。 It shows a schematic flow chart for explaining a method for producing a TFT substrate according to a first embodiment of the present invention. 本発明の第一実施形態にかかるTFT基板の製造方法の、第一のマスクを用いた処理を説明するための概略図であり、(a)は処理前のガラス基板の断面図を、(b)はメタル成膜された断面図を、(c)はレジスト塗布された断面図を、(d)は露光/現像/エッチング/レジスト剥離され、ゲート電極及びゲート配線が形成された断面図を示している。 The TFT substrate manufacturing method according to a first embodiment of the present invention, a schematic view for explaining treatment using a first mask, the (a) is a cross-sectional view of a glass substrate before treatment, (b ) is a cross-sectional view after metal deposition, the (c) was the resist coating section view, (d) is exposed / developed / etch / resist stripping, it shows a cross-sectional view in which the gate electrode and a gate wire are formed ing. 本発明の第一実施形態にかかるTFT基板の製造方法において、ゲート電極及びゲート配線が形成されたガラス基板の要部の概略平面図を示している。 The method of manufacturing a TFT substrate according to a first embodiment of the present invention, shows a schematic plan view of an essential portion of the glass substrate where the gate electrode and the gate wiring is formed. 本発明の第一実施形態にかかるTFT基板の製造方法の、第二のマスクを用いた処理を説明するための概略図であり、(a)はゲート絶縁膜成膜/n型酸化物半導体層成膜/保護層成膜/レジスト塗布された断面図を、(b)は露光/現像/エッチング/レジスト剥離され、チャンネル部用エッチストッパー及びゲート配線用エッチストッパーが形成された断面図を示している。 Method for producing a TFT substrate according to a first embodiment of the present invention, a schematic view for explaining treatment using a second mask, (a) shows the gate insulating film forming / n-type oxide semiconductor layer the deposition / protective layer / resist coated cross-sectional view, (b) the exposure / development / etching / resist is stripped, a cross-sectional view showing the state etch stopper and etch stopper gate wiring channel portion is formed there. 本発明の第一実施形態にかかるTFT基板の製造方法において、エッチストッパー及びゲート配線パッド用エッチストッパーが形成されたガラス基板の要部の概略平面図を示している。 In the first embodiment method of manufacturing a TFT substrate according to the present invention, it shows a schematic plan view of an essential portion of the glass substrate etch stopper etch stopper and the gate wire pad is formed. 本発明の第一実施形態にかかるTFT基板の製造方法の、第三のマスクを用いた処理を説明するための概略図であり、(a)は酸化物導電体層成膜/レジスト塗布/露光/現像された断面図を、(b)はソース及びドレインの電極及び配線と画素電極のエッチングが施された断面図を、(c)はゲート配線パッドのためのエッチング/レジスト剥離された断面図を示している。 Method for producing a TFT substrate according to a first embodiment of the present invention, a schematic view for explaining treatment using a third mask, (a) shows the oxide conductor layer / after the resist coating / exposure / a developed sectional view, (b) is a sectional view etching of electrodes and wiring and the pixel electrode of the source and drain is performed, (c) etching / resist stripping cross-section view for the gate wire pad the shows. 本発明の第一実施形態にかかるTFT基板の製造方法において、ゲート配線パッドが形成されたTFT基板の要部の概略平面図を示している。 The method of manufacturing a TFT substrate according to a first embodiment of the present invention, shows a schematic plan view of an essential part of a TFT substrate where the gate wire pad is formed. 本発明の第二実施形態にかかるTFT基板の製造方法を説明するための概略フローチャート図を示している。 It shows a schematic flow chart for explaining a method for producing a TFT substrate according to a second embodiment of the present invention. 本発明の第二実施形態にかかるTFT基板の製造方法の、第三のハーフトーンマスクを用いた処理を説明するための概略図であり、(a)は酸化物導電体層成膜/金属層成膜/レジスト塗布/ハーフトーン露光/現像/エッチングされた断面図を、(b)はゲート配線パッドのためのエッチング/レジスト剥離された断面図を示している。 The second embodiment method of manufacturing a TFT substrate according to the present invention, a schematic view for explaining treatment using a third half-tone mask, (a) shows the oxide conductor layer / metal layer the deposition / resist coating / after half-tone exposure / / etched cross-sectional view, (b) shows the etching / resist stripping cross-section view for the gate wire pad. 本発明の第二実施形態にかかるTFT基板の製造方法の、第四のマスクを用いた処理を説明するための概略図であり、(a)は層間絶縁膜成膜/レジスト塗布/露光/現像された断面図を、(b)はエッチング/レジスト剥離された断面図を示している。 The second embodiment method of manufacturing a TFT substrate according to the present invention, a schematic view for explaining treatment using a fourth mask, (a) shows the interlayer insulating film forming / resist coating / exposing / developing a cross-sectional view after shows (b) has been etched / resist stripping section view. 従来例にかかるTFT基板の製造方法を説明するための概略図であり、(a)はゲート電極が形成された断面図を、(b)はエッチストッパーが成形された断面図を、(c)はソース電極及びドレイン電極が形成された断面図を、(d)は層間絶縁膜が形成された断面図を、(e)は透明電極が形成された断面図を示している。 Is a schematic view for explaining a method for producing a TFT substrate according to a conventional example, (a) represents a sectional view in which a gate electrode is formed, (b) is a sectional view etch stopper is formed, (c) It is a cross-sectional view in which a source electrode and a drain electrode are formed, indicating the (d) are cross-sectional views interlayer insulating film is formed, (e) is a cross-sectional view which transparent electrodes are formed.

符号の説明 DESCRIPTION OF SYMBOLS

1,1a TFT基板10 ガラス基板20 ゲート電極・配線用薄膜21 第一のレジスト22 第一のマスク23 ゲート電極24 ゲート配線25 ゲート配線パッド30 ゲート絶縁膜40 n型酸化物半導体層41 チャンネル部50 保護層51 第二のレジスト52 第二のマスク53 チャンネル部用エッチストッパー54 ゲート配線用エッチストッパー55 開口部60 酸化物導電体層61 第三のレジスト62 第三のマスク63 ソース電極64 ドレイン電極65 ソース配線66 ドレイン配線67画素電極70 金属層71 第三のレジスト72 第三のハーフトーンマスク80 層間絶縁膜81 第四のレジスト82 第四のマスク210 ガラス基板212 ゲート電極213 ゲート絶縁膜214 α−Si:H(i)膜215 エッチストッパー21 1, 1a TFT substrate 10 glass substrate 20 a gate electrode and wiring for the thin film 21 first resist 22 first mask 23 gate electrode 24 gate line 25 gate wire pad 30 gate insulating film 40 n-type oxide semiconductor layer 41 channel portion 50 protective layer 51 the second resist 52 second for the mask etch stopper 54 gate wiring 53 channel unit etch stopper 55 opening 60 the oxide conductor layer 61 third resist 62 third mask 63 source electrode 64 drain electrode 65 a source wiring 66 drain wiring 67 pixel electrode 70 a metal layer 71 the third resist 72 third half-tone mask 80 interlayer insulating film 81 fourth resist 82 the fourth mask 210 glass substrate 212 gate electrode 213 gate insulating film 214 alpha- Si: H (i) film 215 etch stopper 21 6 α−Si:H(n)膜217a ソース電極217b ドレイン電極218 層間絶縁膜218a スルーホール219 透明電極631 ソース電極用補助電極641 ドレイン電極用補助電極651 ソース配線用補助配線661 ドレイン配線用補助配線 6 α-Si: H (n) film 217a source electrode 217b drain electrode 218 interlayer insulating film 218a through hole 219 transparent electrodes 631 source electrode auxiliary electrode 641 drain electrode auxiliary electrode 651 source wire auxiliary wiring 661 drain wiring auxiliary wiring

Claims (14)

  1. 基板と、この基板上に形成されたゲート電極及びゲート配線と、前記ゲート電極及びゲート配線上に形成されたゲート絶縁膜と、少なくとも前記ゲート電極上のゲート絶縁膜上に形成された第一の酸化物層と、前記第一の酸化物層上にチャンネル部によって隔てられて形成された第二の酸化物層を具備したTFT基板であって、 Substrate and the formed gate electrode and a gate wiring on the substrate, wherein a gate insulating film formed on the gate electrode and the gate on the wiring, first formed on the gate insulating film on at least said gate electrode an oxide layer, a said TFT substrate provided with the second oxide layer first formed are separated by a channel portion on the oxide layer,
    前記第一の酸化物層上に形成され、前記チャンネル部を保護するチャンネル部用エッチストッパーを備えたことを特徴とするTFT基板。 Wherein formed on the first oxide layer, TFT substrate comprising the etch stopper channel section to protect the channel portion.
  2. 前記第一の酸化物層が、n型酸化物半導体層であり、かつ、前記第二の酸化物層が、酸化物導電体層であることを特徴とする請求項1記載のTFT基板。 The first oxide layer is an n-type oxide semiconductor layer and the second oxide layer, TFT substrate of claim 1, wherein the is an oxide conductor layer.
  3. 前記第二の酸化物層が、ソース配線,ドレイン配線,ソース電極,ドレイン電極及び画素電極を兼ねることを特徴とする請求項1又は2記載のTFT基板。 Said second oxide layer, the source wire, the drain wire, according to claim 1 or 2 TFT substrate according to, characterized in that also serves as a source electrode, a drain electrode and a pixel electrode.
  4. 前記画素電極が、前記第一の酸化物層と第二の酸化物層との積層膜よりなることを特徴とする請求項1〜3のいずれか一項に記載のTFT基板。 The pixel electrode, the first oxide layer and the TFT substrate according to any one of claims 1 to 3, characterized in that of the layer film of the second oxide layer.
  5. 少なくとも前記第二の酸化物層の基板側に、前記第一の酸化物層が形成されたことを特徴とする請求項1〜4のいずれか一項に記載のTFT基板。 At least it said the second substrate side of the oxide layer, TFT substrate according to any one of claims 1 to 4, characterized in that said first oxide layer is formed.
  6. 前記チャンネル部用エッチストッパーと同一の保護層から形成された、ゲート配線用エッチストッパーを備え、前記ゲート配線用エッチストッパーが、開口部を有することを特徴とする請求項1〜5のいずれか一項に記載のTFT基板。 Formed from the same protective layer and an etching stopper for the channel section, with the etch stopper gate wiring, etching stopper the gate wiring, any one of the preceding claims, characterized in that it comprises an opening TFT substrate according to item.
  7. 前記ゲート絶縁膜が、前記第二の酸化物層及び第一の酸化物層を成形するためのレジスト及び前記ゲート配線用エッチストッパーを用いて、エッチングされたことを特徴とする請求項6記載のTFT基板。 The gate insulating layer, using the resist and etch stopper the gate line for forming said second oxide layer and the first oxide layer, according to claim 6, wherein the etched TFT substrate.
  8. 前記ソース配線,ドレイン配線,ソース電極,ドレイン電極及び画素電極の少なくとも一つの上に、補助導電層を形成したことを特徴とする請求項1〜7のいずれか一項に記載のTFT基板。 At least one on, TFT substrate according to any one of claims 1 to 7, characterized in that the formation of the auxiliary conductive layer of the source wire, the drain wire, the source electrode, the drain electrode and the pixel electrode.
  9. 前記ゲート絶縁膜が、前記補助導電層,結晶化された第二の酸化物層及びゲート配線用エッチストッパーを用いて、エッチングされたことを特徴とする請求項8記載のTFT基板。 The gate insulating film, the auxiliary conductive layer, using the second oxide layer and the etch stopper gate wiring crystallized, TFT substrate of claim 8, wherein the etched.
  10. 少なくとも前記ソース配線,ドレイン配線,ソース電極及びドレイン電極上に、絶縁膜を備えたことを特徴とする請求項1〜9のいずれか一項に記載のTFT基板。 At least the source wire, the drain wire, the source electrode and the drain electrode on, TFT substrate according to any one of claims 1-9, characterized in that it comprises an insulating film.
  11. 前記第一の酸化物層及び第二の酸化物層のエネルギーギャップが、3.0eV以上であることを特徴とする請求項1〜10のいずれか一項に記載のTFT基板。 Wherein the energy gap of the first oxide layer and the second oxide layer, TFT substrate according to any one of claims 1 to 10, characterized in that at least 3.0 eV.
  12. 基板上に、第一のマスクを用いて、ゲート電極及びゲート配線を形成する工程と、 On a substrate, a step of using a first mask to form a gate electrode and a gate wire,
    前記基板,ゲート電極及びゲート配線上に、ゲート絶縁膜,第一の酸化物層,保護層及び第二のレジストをこの順に積層し、第二のマスクを用いて、前記保護層からなるチャンネル部用エッチストッパー及びゲート配線用エッチストッパーを成形する工程と、 The substrate, the gate electrode and the gate on the wiring, a gate insulating film, and laminating the first oxide layer, a protective layer and a second resist in this order, by using the second mask, the channel part consisting of the protective layer a step of forming a use etch stopper and etch stopper gate lines,
    前記第一の酸化物層,チャンネル部用エッチストッパー及びゲート配線用エッチストッパー上に、第二の酸化物層及び第三のレジストをこの順に積層し、第三のマスクを用いて、前記第三のレジストを所定の形状に形成する工程と、 The first oxide layer, on the etch stopper etch stopper, and the gate wiring channel portion, the second oxide layer and the third resist laminated in this order, by using the third mask, the third forming a resist in a predetermined shape,
    前記第三のレジスト,チャンネル部用エッチストッパー及びゲート配線用エッチストッパーを用いて、前記第二の酸化物層及び第一の酸化物層をエッチングして、前記第二の酸化物層からなるソース配線,ドレイン配線,ソース電極,ドレイン電極及び画素電極を形成する工程と、 Using said third resist, etch stopper and etch stopper gate wiring channel portion, by etching the second oxide layer and the first oxide layer, a source consisting of the second oxide layer wire, the drain wire, and forming a source electrode, a drain electrode and a pixel electrode,
    前記第三のレジストをアッシングした後、前記チャンネル部用エッチストッパーによりチャンネル部を保護しつつ、開口部を有する前記ゲート配線用エッチストッパー及び成形された第二の酸化物層を用いて、前記ゲート絶縁膜をエッチングして、ゲート配線パッドを成形する工程と を有することを特徴とするTFT基板の製造方法。 Wherein after the third resist ashing, while protecting the channel portion by etching stopper the channel portion, with the second oxide layer is etched stopper and molding the gate line having an opening, the gate the insulating film is etched, the manufacturing method of the TFT substrate, characterized by a step of forming a gate wire pad.
  13. 基板上に、第一のマスクを用いて、ゲート電極及びゲート配線を形成する工程と、 On a substrate, a step of using a first mask to form a gate electrode and a gate wire,
    前記基板,ゲート電極及びゲート配線上に、ゲート絶縁膜,第一の酸化物層,保護層及び第二のレジストをこの順に積層し、第二のマスクを用いて、前記保護層からなるチャンネル部用エッチストッパー及びゲート配線用エッチストッパーを成形する工程と、 The substrate, the gate electrode and the gate on the wiring, a gate insulating film, and laminating the first oxide layer, a protective layer and a second resist in this order, by using the second mask, the channel part consisting of the protective layer a step of forming a use etch stopper and etch stopper gate lines,
    前記第一の酸化物層,チャンネル部用エッチストッパー及びゲート配線用エッチストッパー上に、第二の酸化物層,補助導電層及び第三のレジストをこの順に積層し、ハーフトーン露光により、前記第三のレジストを所定の形状に形成する工程と、 The first oxide layer, the etch stopper, and the gate wiring etch on stopper channel portion, the second oxide layer, the auxiliary conductive layer and the third resist laminated in this order, by half-tone exposure, the second forming a third resist into a predetermined shape,
    前記第三のレジスト,チャンネル部用エッチストッパー及びゲート配線用エッチストッパーを用いて、前記補助導電層,第二の酸化物層及び第一の酸化物層をエッチングして、ソース配線,ドレイン配線,ソース電極,ドレイン電極及び画素電極を形成する工程と、 Using said third resist, etch stopper and etch stopper gate wiring channel portion, the auxiliary conductive layer, by etching the second oxide layer and the first oxide layer, the source wire, the drain wire, forming a source electrode, a drain electrode and a pixel electrode,
    前記第三のレジストを再形成する工程と、 A step of re-forming the third resist,
    前記第二の酸化物層のエッチング耐性を変化させる工程と、 A step of changing the etching resistance of the second oxide layer,
    前記ソース配線上,ドレイン配線上,ソース電極上及びドレイン電極上の再成形された前記第三のレジストを用いて、前記画素電極上の補助導電層をエッチングし、前記補助導電層を形成する工程と、 Step wherein the source wiring, the drain wiring, by using the third resist that is reshaped on the source electrode and on the drain electrode, and etching the auxiliary conductive layer on the pixel electrode, to form the auxiliary conductive layer When,
    前記チャンネル部用エッチストッパーによりチャンネル部を保護しつつ、開口部を有する前記ゲート配線用エッチストッパー及び成形された第二の酸化物層を用いて、前記ゲート絶縁膜をエッチングして、ゲート配線パッドを成形する工程と を有することを特徴とするTFT基板の製造方法。 While protecting the channel portion by etching stopper the channel portion, with the second oxide layer is etched stopper and molding the gate line with an opening, by etching the gate insulating film, a gate wire pad method for producing a TFT substrate, characterized by a step of forming a.
  14. 前記基板上に絶縁膜及びレジストをこの順に積層し、マスクを用いて、ゲート配線パッド上,ソース・ドレイン配線パッド上及び画素電極上の前記絶縁膜をエッチングし、少なくとも前記ソース配線,ドレイン配線,ソース電極及びドレイン電極上に、絶縁膜を形成する工程を有することを特徴とする請求項12又は13記載のTFT基板の製造方法。 Laminating an insulating film and the resist on the substrate in this order, using a mask, on a gate wire pad, the insulating film of the source-drain wiring pad and the pixel electrode by etching, at least the source wire, the drain wire, a source electrode and a drain electrode, according to claim 12 or 13 method for producing a TFT substrate according to further comprising a step of forming an insulating film.
JP2005349374A 2005-12-02 2005-12-02 Tft board, and manufacturing method therefor Pending JP2007157916A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2005349374A JP2007157916A (en) 2005-12-02 2005-12-02 Tft board, and manufacturing method therefor

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2005349374A JP2007157916A (en) 2005-12-02 2005-12-02 Tft board, and manufacturing method therefor

Publications (1)

Publication Number Publication Date
JP2007157916A true JP2007157916A (en) 2007-06-21

Family

ID=38241902

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005349374A Pending JP2007157916A (en) 2005-12-02 2005-12-02 Tft board, and manufacturing method therefor

Country Status (1)

Country Link
JP (1) JP2007157916A (en)

Cited By (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20100019381A (en) * 2008-08-08 2010-02-18 가부시키가이샤 한도오따이 에네루기 켄큐쇼 Method for manufacturing semiconductor device
WO2010032431A1 (en) * 2008-09-17 2010-03-25 出光興産株式会社 Thin film transistor having crystalline indium oxide semiconductor film
JP2010118407A (en) * 2008-11-11 2010-05-27 Idemitsu Kosan Co Ltd Thin-film transistor having etching resistance, and production method thereof
JP2010123836A (en) * 2008-11-21 2010-06-03 Idemitsu Kosan Co Ltd Thin-film transistor having in-sn-ln-based semiconductor film
JP2010535431A (en) * 2007-08-02 2010-11-18 アプライド マテリアルズ インコーポレイテッドApplied Materials,Incorporated Thin film transistor using a thin film semiconductor material
WO2011055668A1 (en) * 2009-11-06 2011-05-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP2011166135A (en) * 2010-02-11 2011-08-25 Samsung Electronics Co Ltd Thin film transistor panel and method of manufacturing the same
WO2012011258A1 (en) * 2010-07-21 2012-01-26 シャープ株式会社 Substrate and process for production thereof, and display device
JP2012039116A (en) * 2010-08-11 2012-02-23 Samsung Electronics Co Ltd Thin-film transistor array substrate and its manufacturing method
WO2012046658A1 (en) * 2010-10-07 2012-04-12 シャープ株式会社 Semiconductor device, display device, and method for manufacturing semiconductor device and display device
JP2012129240A (en) * 2010-12-13 2012-07-05 Sony Corp Device using oxide semiconductor, display device and electronic apparatus
US8237878B2 (en) 2008-09-02 2012-08-07 Samsung Electronics Co., Ltd. Liquid crystal display
JP2013507771A (en) * 2009-11-04 2013-03-04 シーブライト・インコーポレイテッドCbrite Inc. Preparation of metal oxide fet with a reduced mask level
US8471256B2 (en) 2009-11-27 2013-06-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP2013211410A (en) * 2012-03-30 2013-10-10 Sony Corp Thin film transistor, manufacturing method of the same, display device and electronic apparatus
JP2013236089A (en) * 2013-06-11 2013-11-21 Toshiba Corp Display device and manufacturing method of the same
JP2013258358A (en) * 2012-06-14 2013-12-26 Japan Display Inc Display device and manufacturing method of the same
WO2014042058A1 (en) * 2012-09-12 2014-03-20 シャープ株式会社 Circuit substrate, manufacturing method thereof and display device
JP5453663B2 (en) * 2010-07-02 2014-03-26 合同会社先端配線材料研究所 Thin film transistor
US8841662B2 (en) 2009-11-06 2014-09-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8895376B2 (en) 2008-11-19 2014-11-25 Kabushiki Kaisha Toshiba Thin film transistor, method for manufacturing same, display device, and method for manufacturing same
KR101617239B1 (en) 2008-07-31 2016-05-02 가부시키가이샤 한도오따이 에네루기 켄큐쇼 Semiconductor device and method for manufacturing the same
JP2016122683A (en) * 2014-12-24 2016-07-07 三菱電機株式会社 Thin film transistor substrate and method of manufacturing the same
JP2016146498A (en) * 2009-02-13 2016-08-12 株式会社半導体エネルギー研究所 Semiconductor device
KR101670691B1 (en) * 2008-07-31 2016-10-31 가부시키가이샤 한도오따이 에네루기 켄큐쇼 Semiconductor device and method for manufacturing the same
JP2017063202A (en) * 2009-02-20 2017-03-30 株式会社半導体エネルギー研究所 Semiconductor device
JP2017201711A (en) * 2010-10-20 2017-11-09 株式会社半導体エネルギー研究所 Semiconductor device
JP2017208550A (en) * 2009-12-11 2017-11-24 株式会社半導体エネルギー研究所 Semiconductor device
JP2018085527A (en) * 2009-10-14 2018-05-31 株式会社半導体エネルギー研究所 Semiconductor device

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003179069A (en) * 2001-12-12 2003-06-27 Matsushita Electric Ind Co Ltd Thin film transistor, liquid crystal display device, organic electroluminescent element as well as substrate for display device and its manufacturing method
JP2004022625A (en) * 2002-06-13 2004-01-22 Murata Mfg Co Ltd Manufacturing method of semiconductor device and its manufacturing method
JP2005077822A (en) * 2003-09-01 2005-03-24 Casio Comput Co Ltd Manufacturing method of transistor array substrate, and transistor array substrate
JP2005302808A (en) * 2004-04-07 2005-10-27 Sharp Corp Manufacturing method of thin film transistor array substrate

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003179069A (en) * 2001-12-12 2003-06-27 Matsushita Electric Ind Co Ltd Thin film transistor, liquid crystal display device, organic electroluminescent element as well as substrate for display device and its manufacturing method
JP2004022625A (en) * 2002-06-13 2004-01-22 Murata Mfg Co Ltd Manufacturing method of semiconductor device and its manufacturing method
JP2005077822A (en) * 2003-09-01 2005-03-24 Casio Comput Co Ltd Manufacturing method of transistor array substrate, and transistor array substrate
JP2005302808A (en) * 2004-04-07 2005-10-27 Sharp Corp Manufacturing method of thin film transistor array substrate

Cited By (72)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017112380A (en) * 2007-08-02 2017-06-22 アプライド マテリアルズ インコーポレイテッドApplied Materials,Incorporated Thin film transistors using thin film semiconductor materials
JP2010535431A (en) * 2007-08-02 2010-11-18 アプライド マテリアルズ インコーポレイテッドApplied Materials,Incorporated Thin film transistor using a thin film semiconductor material
KR101670691B1 (en) * 2008-07-31 2016-10-31 가부시키가이샤 한도오따이 에네루기 켄큐쇼 Semiconductor device and method for manufacturing the same
KR101835304B1 (en) * 2008-07-31 2018-03-08 가부시키가이샤 한도오따이 에네루기 켄큐쇼 Semiconductor device and method for manufacturing the same
KR101617239B1 (en) 2008-07-31 2016-05-02 가부시키가이샤 한도오따이 에네루기 켄큐쇼 Semiconductor device and method for manufacturing the same
KR101782813B1 (en) * 2008-07-31 2017-09-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 Semiconductor device and method for manufacturing the same
US9496406B2 (en) 2008-07-31 2016-11-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR101558198B1 (en) 2008-08-08 2015-10-08 가부시키가이샤 한도오따이 에네루기 켄큐쇼 Method for manufacturing semiconductor device and semiconductor device
US10205030B2 (en) 2008-08-08 2019-02-12 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
KR20100019381A (en) * 2008-08-08 2010-02-18 가부시키가이샤 한도오따이 에네루기 켄큐쇼 Method for manufacturing semiconductor device
KR101678370B1 (en) 2008-08-08 2016-11-22 가부시키가이샤 한도오따이 에네루기 켄큐쇼 Method for manufacturing semiconductor device
KR101685451B1 (en) 2008-08-08 2016-12-12 가부시키가이샤 한도오따이 에네루기 켄큐쇼 Semiconductor device
US9437748B2 (en) 2008-08-08 2016-09-06 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US9793416B2 (en) 2008-08-08 2017-10-17 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
KR101805381B1 (en) 2008-08-08 2017-12-06 가부시키가이샤 한도오따이 에네루기 켄큐쇼 Semiconductor device
US8729547B2 (en) 2008-08-08 2014-05-20 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
KR20160077022A (en) * 2008-08-08 2016-07-01 가부시키가이샤 한도오따이 에네루기 켄큐쇼 Semiconductor device
US8946703B2 (en) 2008-08-08 2015-02-03 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
JP2010062549A (en) * 2008-08-08 2010-03-18 Semiconductor Energy Lab Co Ltd Method for manufacturing semiconductor device
US9236456B2 (en) 2008-08-08 2016-01-12 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US9166058B2 (en) 2008-08-08 2015-10-20 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
KR101470300B1 (en) * 2008-08-08 2014-12-09 가부시키가이샤 한도오따이 에네루기 켄큐쇼 Semiconductor device
US8237878B2 (en) 2008-09-02 2012-08-07 Samsung Electronics Co., Ltd. Liquid crystal display
JP5631213B2 (en) * 2008-09-17 2014-11-26 出光興産株式会社 Thin film transistor having a crystalline indium oxide semiconductor film
WO2010032431A1 (en) * 2008-09-17 2010-03-25 出光興産株式会社 Thin film transistor having crystalline indium oxide semiconductor film
JP2010118407A (en) * 2008-11-11 2010-05-27 Idemitsu Kosan Co Ltd Thin-film transistor having etching resistance, and production method thereof
US9087746B2 (en) 2008-11-19 2015-07-21 Kabushiki Kaisha Toshiba Thin film transistor, method for manufacturing same, display device, and method for manufacturing same
US8895376B2 (en) 2008-11-19 2014-11-25 Kabushiki Kaisha Toshiba Thin film transistor, method for manufacturing same, display device, and method for manufacturing same
JP2010123836A (en) * 2008-11-21 2010-06-03 Idemitsu Kosan Co Ltd Thin-film transistor having in-sn-ln-based semiconductor film
JP2016146498A (en) * 2009-02-13 2016-08-12 株式会社半導体エネルギー研究所 Semiconductor device
JP2017063202A (en) * 2009-02-20 2017-03-30 株式会社半導体エネルギー研究所 Semiconductor device
US10096623B2 (en) 2009-02-20 2018-10-09 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor, method for manufacturing the same, and semiconductor device
US9859306B2 (en) 2009-02-20 2018-01-02 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor, method for manufacturing the same, and semiconductor device
JP2018085527A (en) * 2009-10-14 2018-05-31 株式会社半導体エネルギー研究所 Semiconductor device
JP2013507771A (en) * 2009-11-04 2013-03-04 シーブライト・インコーポレイテッドCbrite Inc. Preparation of metal oxide fet with a reduced mask level
US8530892B2 (en) 2009-11-06 2013-09-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8841662B2 (en) 2009-11-06 2014-09-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US10002949B2 (en) 2009-11-06 2018-06-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
CN102598279A (en) * 2009-11-06 2012-07-18 株式会社半导体能源研究所 Semiconductor device
WO2011055668A1 (en) * 2009-11-06 2011-05-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8471256B2 (en) 2009-11-27 2013-06-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US9748436B2 (en) 2009-11-27 2017-08-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP2017208550A (en) * 2009-12-11 2017-11-24 株式会社半導体エネルギー研究所 Semiconductor device
US9443877B2 (en) 2010-02-11 2016-09-13 Samsung Display Co., Ltd. Thin film transistor panel having an etch stopper on semiconductor
JP2011166135A (en) * 2010-02-11 2011-08-25 Samsung Electronics Co Ltd Thin film transistor panel and method of manufacturing the same
US9520412B2 (en) 2010-02-11 2016-12-13 Samsung Display Co., Ltd. Thin film transistor panel having an etch stopper on semiconductor
US9111805B2 (en) 2010-02-11 2015-08-18 Samsung Display Co., Ltd. Thin film transistor panel having an etch stopper on semiconductor
JP5453663B2 (en) * 2010-07-02 2014-03-26 合同会社先端配線材料研究所 Thin film transistor
US20130270548A1 (en) * 2010-07-21 2013-10-17 Sharp Kabushiki Kaisha Substrate, method for fabricating the same, and display device
CN103026398A (en) * 2010-07-21 2013-04-03 夏普株式会社 Substrate and process for production thereof, and display device
US8829517B2 (en) * 2010-07-21 2014-09-09 Sharp Kabushiki Kaisha Substrate, method for fabricating the same, and display device
WO2012011258A1 (en) * 2010-07-21 2012-01-26 シャープ株式会社 Substrate and process for production thereof, and display device
KR101320787B1 (en) 2010-07-21 2013-10-23 샤프 가부시키가이샤 Substrate and process for production thereof, and display device
JP5275517B2 (en) * 2010-07-21 2013-08-28 シャープ株式会社 Substrate and a manufacturing method thereof, a display device
US8994023B2 (en) 2010-08-11 2015-03-31 Samsung Display Co., Ltd. Thin film transistor array substrate and method of fabricating the same
JP2012039116A (en) * 2010-08-11 2012-02-23 Samsung Electronics Co Ltd Thin-film transistor array substrate and its manufacturing method
WO2012046658A1 (en) * 2010-10-07 2012-04-12 シャープ株式会社 Semiconductor device, display device, and method for manufacturing semiconductor device and display device
KR20130139935A (en) * 2010-10-07 2013-12-23 샤프 가부시키가이샤 Semiconductor device, display device, and method for manufacturing semiconductor device and display device
KR101640293B1 (en) 2010-10-07 2016-07-15 샤프 가부시키가이샤 Semiconductor device, display device, and method for manufacturing semiconductor device and display device
CN103155153A (en) * 2010-10-07 2013-06-12 夏普株式会社 Semiconductor device, display device, and method for manufacturing semiconductor device and display device
US9087752B2 (en) 2010-10-07 2015-07-21 Sharp Kabushiki Kaisha Semiconductor device, display device, and method for manufacturing semiconductor device and display device
JP5275521B2 (en) * 2010-10-07 2013-08-28 シャープ株式会社 The method of manufacturing a semiconductor device, a display device, and a semiconductor device and a display device
JP2017201711A (en) * 2010-10-20 2017-11-09 株式会社半導体エネルギー研究所 Semiconductor device
JP2012129240A (en) * 2010-12-13 2012-07-05 Sony Corp Device using oxide semiconductor, display device and electronic apparatus
JP2013211410A (en) * 2012-03-30 2013-10-10 Sony Corp Thin film transistor, manufacturing method of the same, display device and electronic apparatus
JP2013258358A (en) * 2012-06-14 2013-12-26 Japan Display Inc Display device and manufacturing method of the same
US9496292B2 (en) 2012-06-14 2016-11-15 Japan Display Inc. Display device and manufacturing method for same
US9673332B2 (en) 2012-09-12 2017-06-06 Sharp Kabushiki Kaisha Circuit substrate manufacturing method
US20160268442A1 (en) * 2012-09-12 2016-09-15 Sharp Kabushiki Kaisha Circuit substrate manufacturing method
WO2014042058A1 (en) * 2012-09-12 2014-03-20 シャープ株式会社 Circuit substrate, manufacturing method thereof and display device
JP2013236089A (en) * 2013-06-11 2013-11-21 Toshiba Corp Display device and manufacturing method of the same
JP2016122683A (en) * 2014-12-24 2016-07-07 三菱電機株式会社 Thin film transistor substrate and method of manufacturing the same

Similar Documents

Publication Publication Date Title
CN101326644B (en) Thin film transistor and manufacturing method thereof
US8049218B2 (en) TFT LCD array substrate and manufacturing method thereof
JP4823989B2 (en) Tft-lcd array substrate and a manufacturing method thereof
CN101908537B (en) Array substrate for display equipment and method of fabricating the same
CN102034750B (en) Array substrate and manufacturing method thereof
CN101283388B (en) TFT substrate and method for manufacturing TFT substrate
US8173492B2 (en) Method of manufacturing thin film transistor substrate
JP5171258B2 (en) Tft board and tft method of manufacturing a substrate
US7288442B2 (en) Method for manufacturing contact structures of wirings
JP4928665B2 (en) Contact structure and method of forming and a thin film transistor substrate and a manufacturing method thereof comprising the same wiring
US20080176364A1 (en) Method of manufacturing thin film transistor substrate
US20090001374A1 (en) Tft Substrate, Reflective Tft Substrate and Method for Manufacturing These Substrates
JP4544860B2 (en) Method of manufacturing a contact portion of the semiconductor device, and manufacturing method of a thin film transistor array substrate for a liquid crystal display device including the same
KR19990077818A (en) Method of manufacturing an array substrate for display apparatus
US20100163876A1 (en) Reflective tft substrate and method for manufacturing reflective tft substrate
JP2006100760A (en) Thin-film transistor and its manufacturing method
JP2011258949A (en) Thin film transistor display panel and method of manufacturing the same
JP2009124159A (en) Thin-film transistor
JP5324111B2 (en) A thin film transistor array panel and a manufacturing method thereof
CN1311056C (en) An etchant for a wiring, a method for manufacturing the wiring using the etchant, a thin film transistor array panel including the wiring, and a method for manufacturing the same
JP5588740B2 (en) Tft-lcd array substrate and a fabrication method thereof
KR101499239B1 (en) TFT array panel and a method of manufacturing the same
KR101522481B1 (en) Method for fabricating array substrate, array substrate and display device
CN102884632B (en) Contact structure, substrate, display device, and processes for producing contact structure and substrate
JP2011166135A (en) Thin film transistor panel and method of manufacturing the same

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20080605

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20110825

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110830

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20120117