JP5244295B2 - Tft board and tft method of manufacturing a substrate - Google Patents

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本発明は、TFT基板及びTFT基板の製造方法に関し、特に、TFT(薄膜トランジスタ)の活性層として酸化物半導体(n型酸化物半導体層)を備え、第二の酸化物層(酸化物導電体層)が、ソース配線,ドレイン配線,ソース電極,ドレイン電極及び画素電極を兼ねることにより、製造工程を削減して製造原価のコストダウンを図ることができるTFT基板及びTFT基板の製造方法に関する。 The present invention relates to a method of manufacturing a TFT substrate and TFT substrate, in particular, it comprises a TFT oxide as the active layer of the (TFT) semiconductor (n-type oxide semiconductor layer), a second oxide layer (oxide conductor layer ) is, the source wiring, the drain wire, the source electrode, by serving as a drain electrode and a pixel electrode, a method of manufacturing a TFT substrate and a TFT substrate which can be to reduce the manufacturing steps reduce the production cost.

LCD(液晶表示装置)や有機EL表示装置は、表示性能、省エネルギー等の理由から広く利用されている。 LCD (Liquid Crystal Display) or an organic EL display device, display performance, has been widely used because of energy saving and the like. 特に、携帯電話やPDA(個人向け携帯情報端末)、パソコンやラップトップパソコン、テレビ等の表示装置として、ほぼ主流を占めるに至っている。 In particular, mobile phones and PDA (personal portable information terminal), personal computers and laptop personal computers, as a display device such as a television, it has come to account for almost mainstream. これらの表示装置には、一般に、TFT基板が用いられている。 These display devices, generally, TFT substrate is used.

例えば、液晶表示装置は、TFT基板と対向基板との間に液晶などの表示材料を充填し、この表示材料に対して画素ごとに選択的に電圧を印加するように構成されている。 For example, a liquid crystal display device, by filling the display material such as a liquid crystal between the TFT substrate and the counter substrate, is configured to selectively applies a voltage to each pixel with respect to the display material. ここで、TFT基板とは、半導体薄膜(半導体膜とも呼ばれる)などからなるTFT(薄膜トランジスタ)が配置されている基板をいう。 Here, the TFT substrate refers to a substrate on which a TFT made of a semiconductor thin film (also referred to as a semiconductor film) (thin film transistor) is disposed. 一般に、TFT基板は、アレイ状にTFTが配置されているので、「TFTアレイ基板」とも呼ばれる。 Generally, TFT substrates, since TFT are arranged in an array, also referred to as "TFT array substrate".

なお、液晶表示装置などに用いられるTFT基板は、TFTと液晶表示装置の画面の1画素との組(これを1ユニットと呼ぶ)が、ガラス基板上に縦横に配設されている。 Incidentally, TFT substrate used for a liquid crystal display device (referred to as one unit) set of one pixel of the screen of TFT liquid crystal display device, are arranged in a matrix on a glass substrate. TFT基板は、ガラス基板上に、ゲート配線が例えば縦方向に等間隔で配置されており、ソース配線又はドレイン配線が横方向に等間隔で配置されている。 TFT substrate, on a glass substrate, are arranged at equal intervals gate wiring example in the vertical direction, it is disposed a source wiring or a drain wiring at equal intervals in the lateral direction. また、ゲート電極,ソース電極及びドレイン電極が、各画素を構成する上記ユニット中にそれぞれ設けられている。 Further, the gate electrode, a source electrode and a drain electrode are provided respectively in the unit constituting each pixel.

<TFT基板の従来の製造方法> <Conventional manufacturing method of the TFT substrate>
さて、このTFT基板の製造法としては、通常、5枚のマスクを使用する5マスクプロセスや、ハーフトーン露光を利用してマスクを4枚に減らした4枚マスクプロセス等が知られている。 Now, As the production method of the TFT substrate, usually 5 or mask process using five masks, four-mask process such as reduced to four mask using the halftone exposure is known.
ところで、このようなTFT基板の製造法は、5枚ないし4枚のマスクを使用することから、その製造プロセスは工程数が多くなりがちである。 However, preparation of such a TFT substrate, since the use of five or four masks, the production process tends to be the number of processes. たとえば、4枚マスクプロセスの場合でも35ステップ(工程)、5枚マスクプロセスの場合では、40ステップ(工程)を超える工程が必要であることが知られている。 For example, 35 steps, even if the four-mask process (step), in the case of five-mask process, is known to be necessary step in excess of 40 steps (step). このように工程数が多くなると、製造歩留りが低下する恐れがある。 With such becomes large number of steps, there is a possibility that the production yield is lowered. また、工程数が多いと、工程が複雑となりがちであり、製造コストが増大する恐れもある。 Further, when the number of steps is large, and the steps tend to be complicated, there is a possibility that production cost is increased.

(5枚のマスクを用いた製造方法) (Production method using five masks)
図19は、従来例にかかるTFT基板の製造方法を説明するための概略図であり、(a)はゲート電極が形成された断面図を、(b)はエッチストッパーが成形された断面図を、(c)はソース電極及びドレイン電極が形成された断面図を、(d)は層間絶縁膜が形成された断面図を、(e)は透明電極が形成された断面図を示している。 Figure 19 is a schematic view for explaining a method for producing a TFT substrate according to a conventional example, (a) shows a sectional view in which a gate electrode is formed, (b) is a sectional view etch stopper is formed , and (c) shows a sectional view in which a source electrode and a drain electrode are formed, (d) is a cross-sectional view interlayer insulating film is formed, (e) is a cross-sectional view which transparent electrodes are formed.
同図(a)において、ガラス基板210上に、第一のマスク(図示せず)を用いて、ゲート電極212が形成されている。 In FIG. (A), on a glass substrate 210 by using a first mask (not shown), a gate electrode 212 is formed. すなわち、まず、ガラス基板210上に、スパッタリングによって金属(たとえば、Alなどの)を堆積させ、その後、第一のマスクを用いてホトリソグラフィー法によりレジストを形成し、所望形状にエッチングすることによってゲート電極212を形成し、レジストをアッシングする。 That is, first, the gate by on the glass substrate 210, a metal by sputtering (e.g., such as Al) is deposited, then, a resist is formed by photolithography using a first mask to etch the desired shape the electrode 212 is formed, ashing the resist.

次に、同図(b)に示すように、ガラス基板210及びゲート電極212上に、SiN膜(窒化シリコン膜)となるゲート絶縁膜213,及び,α−Si:H(i)膜214を順に積層する。 Next, as shown in FIG. (B), on the glass substrate 210 and the gate electrode 212, the gate insulating film 213 becomes an SiN film (silicon nitride film), and, alpha-Si: the H (i) film 214 They are stacked in this order. 続いて、チャンネル保護層であるSiN膜(窒化シリコン膜)を堆積させ、さらに、第二のマスク(図示せず)を用いてホトリソグラフィー法によりレジストを形成し、CHFガスを用いてSiN膜を所望の形状にドライエッチングし、エッチストッパー215を形成し、レジストをアッシングする。 Subsequently, by depositing an SiN film (silicon nitride film) is a channel protective layer, further, a resist is formed by photolithography using a second mask (not shown), an SiN film with a CHF gas dry-etched into a desired shape to form an etch stopper 215, ashing the resist.

次に、同図(c)に示すように、α−Si:H(i)膜214及びエッチストッパー215上に、α−Si:H(n)膜216を堆積させ、さらに、その上にCr/Al二層膜を真空蒸着、あるいは、スパッタリング法を用いて堆積させる。 Next, as shown in FIG. (C), α-Si: on H (i) film 214 and the etch stopper 215, α-Si: H (n) film 216 is deposited, further, Cr thereon / Al bilayer film vacuum deposition, or deposited by sputtering. 続いて、第三のマスク(図示せず)を用いてホトリソグラフィー法によりレジストを形成し、Cr/Al二層膜をエッチングし、所望の形状のソース電極217a及びドレイン電極217bを形成する。 Subsequently, a resist is formed by photolithography using a third mask (not shown), by etching the Cr / Al double-layer film to form a source electrode 217a and drain electrode 217b of a desired shape. このエッチングは、Alに対しては、H PO −CH COOH−HNO を用いたホトエッチングによって行われ、また、Crに対しては、硝酸第二セリウムアンモニウム水溶液を用いたホトエッチングによって行われる。 This etching, for Al, made by photo-etching using H 3 PO 4 -CH 3 COOH- HNO 3, also for the Cr, by photoetching using a ceric nitrate aqueous solution of ammonium It takes place. さらに、α−Si:H膜(216及び214)に対して、CHFガスを用いたドライエッチングとヒドラジン水溶液(NH NH ・H 0)を用いたウェットエッチングを併用してエッチングし、所望の形状のα−Si:H(n)膜216及びα−Si:H(i)膜214を成形し、レジストをアッシングする。 Additionally, alpha-Si: against H film (216 and 214), in combination with wet etching using a dry etching and aqueous hydrazine solution (NH 2 NH 2 · H 2 0) using CHF gas etching, a desired the shape of the α-Si: H (n) film 216 and the alpha-Si: molding the H (i) film 214, ashing the resist.

次に、同図(d)に示すように、透明電極219を形成する前に、ゲート絶縁膜213,エッチストッパー215,ソース電極217a及びドレイン電極217b上に、層間絶縁膜218を堆積させる。 Next, as shown in FIG. 2 (d), before forming a transparent electrode 219, the gate insulating film 213, the etch stopper 215, on the source electrode 217a and drain electrode 217b, depositing an interlayer insulating film 218. 続いて、第四のマスク(図示せず)を用いてホトリソグラフィー法によりレジストを形成し、層間絶縁膜218をエッチングし、ソース電極217aと次に述べる透明電極219とを電気的に接続するためのスルーホール218aを形成し、レジストをアッシングする。 Subsequently, a resist is formed by photolithography using a fourth mask (not shown), and etching the interlayer insulating film 218, for electrically connecting the transparent electrode 219 to be described below the source electrode 217a of forming a through-hole 218a, ashing the resist.

次に、同図(e)に示すように、ソース電極217a及びドレイン電極217bのパターンが形成された領域の層間絶縁膜218上に、酸化インジウムと酸化亜鉛を主成分とする非晶質透明導電膜をスパッタリング法で堆積させる。 Next, as shown in FIG. (E), the source electrode 217a and on the drain electrode 217b pattern the interlayer insulation formed region layer 218, the amorphous transparent conductive composed mainly of indium oxide and zinc oxide depositing a film by a sputtering method. 続いて、第五のマスク(図示せず)を用いてホトリソグラフィー法によりレジストを形成し、非晶質透明導電膜を蓚酸4重量%の水溶液をエッチャントとして用いてホトエッチングを行い、ソース電極217aと電気的に接続するような形状にパターニングし、レジストをアッシングする。 Subsequently, a resist is formed by photolithography using a fifth mask (not shown), performs photoetching using an amorphous transparent conductive film of an aqueous solution of oxalic acid 4 wt% as an etchant, a source electrode 217a and patterned into a shape as to be electrically connected, ashing the resist. これによって、透明電極219が形成される。 Thus, the transparent electrode 219 is formed.
このように、本従来例によるTFT基板の製造方法によれば、5枚のマスクが必要である。 Thus, according to the method for producing a TFT substrate according to this prior art, it is necessary to five masks.

(3枚のマスクを用いた製造方法) (Production method using three masks)
上記従来の技術を改良する技術として、マスクの数を(例えば、5枚から3枚に)減らし、より製造工程を削減した方法でTFT基板を製造する技術が種々提案されている。 As a technique for improving the above conventional art, the number of masks (e.g., three to five sheets) reduced, a technique for manufacturing the TFT substrate have been proposed in a way that reduces the more manufacturing steps. たとえば、下記特許文献1〜7には、3枚のマスクを用いたTFT基板の製造方法が記載されている。 For example, the following Patent Document 1 to 7, describes a TFT substrate manufacturing method using three masks.
特開2004−317685号公報 JP 2004-317685 JP 特開2004−319655号公報 JP 2004-319655 JP 特開2005−017669号公報 JP 2005-017669 JP 特開2005−019664号公報 JP 2005-019664 JP 特開2005−049667号公報 JP 2005-049667 JP 特開2005−106881号公報 JP 2005-106881 JP 特開2005−108912号公報 JP 2005-108912 JP

しかしながら、上記特許文献1〜7に記載された3枚のマスクを用いたTFT基板の製造方法は、非常に煩雑な製造プロセスであり、実用に供することが困難な技術であるといった問題があった。 However, method for producing a TFT substrate using three masks described in Patent Document 1 to 7 is very complicated manufacturing process, there is the problem that it is difficult technical for practical use .
また、実際の製造ラインにおいては、品質すなわち歩留まりの向上が極めて重要であり、品質を向上させるとともに、生産性をも向上させることの可能な実用的な技術が要望されていた。 Further, in an actual production line, improving quality i.e. yield is extremely important, improves the quality, possible practical techniques also improve the productivity has been desired.

本発明は、係る課題に鑑みなされたものであり、動作安定性などの品質を向上させるとともに、製造工程の工程数を削減することによって、製造コストを大幅に低減できることが可能なTFT基板及びTFT基板の製造方法の提案を目的とする。 The present invention has been made in view of the problems of the operation improves the quality of the stability, etc., by reducing the number of steps in the production process, TFT substrate and TFT that can be greatly reduced manufacturing cost for the purpose of proposals of a method of manufacturing the substrate.

上記目的を達成するために、本発明のTFT基板は、基板と、この基板上に形成され、上面がゲート絶縁膜に覆われ、かつ、側面が陽極酸化されることにより絶縁されたゲート電極及びゲート配線と、前記ゲート電極上の前記ゲート絶縁膜上に形成された第一の酸化物層と、前記第一の酸化物層上に、チャンネル部によって隔てられて形成された第二の酸化物層とを具備する構成としてある。 To achieve the above object, TFT substrate of the present invention includes a substrate, formed on the substrate, the upper surface is covered with the gate insulating film and the gate electrode and insulated by the side is anodized and the gate wiring, a first oxide layer formed on the gate insulating film over the gate electrode, the first oxide layer, a second oxide formed being separated by a channel section it is constituted comprising a layer.
このようにすると、通常、基板上に少なくともゲート電極・配線用薄膜,ゲート絶縁膜及び第一の酸化物層が一括成膜され、ゲート絶縁膜と第一の酸化物層の界面に不純物が混入されないので、活性層となる第一の酸化物層の品質が向上し、動作安定性を高めることができる。 In this way, usually, at least the gate electrode and wiring for the thin film, the gate insulating film and the first oxide layer is once deposited, impurities mixed in the interface between the gate insulating film and the first oxide layer on a substrate because it is not to improve the quality of the first oxide layer serving as an active layer, it is possible to enhance the operational stability.

また、本発明のTFT基板は、前記第二の酸化物層が、少なくとも画素電極を兼ねる構成としてある。 Further, TFT substrate of the present invention, the second oxide layer, it is constituted also serves as at least a pixel electrode.
このようにすると、製造する際に使用するマスク数を削減でき、製造工程が削減されることにより、生産効率が向上し製造原価のコストダウンを図ることができる。 In this way, it reduces the number of masks used in the production, by the production process is reduced, production efficiency is improved can be reduced and production cost. また、通常、第二の酸化物層が、ソース配線,ドレイン配線,ソース電極,ドレイン電極及び画素電極を兼ねる構造とされるので、ソース配線,ドレイン配線,ソース電極,ドレイン電極及び画素電極を効率よく製造することができる。 Also, typically, the second oxide layer, the source wire, the drain wire, the source electrode, since it is a structure which also serves as the drain electrode and the pixel electrode, the source wiring, the drain wire, the source electrode, the drain electrode and the pixel electrode efficiency it is possible to improve production.

また、本発明のTFT基板は、前記TFT基板の上方が保護用絶縁膜によって覆われ、かつ、前記保護用絶縁膜が、各画素電極,ソース・ドレイン配線パッド及びゲート配線パッドに対応する位置に開口部を有する構成としてある。 Further, the TFT substrate of the present invention, above the TFT substrate is covered with the protective insulating film, and the protective insulating film, the pixel electrode at positions corresponding to the source-drain wire pad and the gate wire pad it is constituted with an opening.
このようにすると、チャンネル部の第一の酸化物層の上部が、保護用絶縁膜により保護されているので、長期間にわたり安定に作動することができる。 In this way, the upper portion of the first oxide layer of the channel portion, since it is protected by the protective insulating film, it is possible to stably operate over a long period of time. また、TFT基板自体が保護用絶縁膜を備えた構造となるので、液晶や有機EL材料などを利用した表示手段や発光手段を容易に製造可能なTFT基板を提供することができる。 Further, since the TFT substrate itself becomes a structure provided with the protective insulating film, it is possible to provide a readily manufacturable TFT substrate display means or an emitting means utilizing a liquid crystal, an organic EL material.
なお、ソース・ドレイン配線パッドとは、ソース配線パッド又はドレイン配線パッドをいう。 It is to be noted that the source-drain wire pad, refers to a source wiring pad or drain wire pad.

また、本発明のTFT基板は、前記第一の酸化物層が、n型酸化物半導体層であり、かつ、前記第二の酸化物層が、酸化物導電体層である。 Further, TFT substrate of the present invention, the first oxide layer is a n-type oxide semiconductor layer and the second oxide layer is an oxide conductor layer.
このように、TFTの活性層として酸化物半導体層を使用することにより、電流を流しても安定であり、電流制御により作動させる有機電界発光装置にとって有用である。 Thus, by using an oxide semiconductor layer as the active layer of the TFT, are stable even by applying a current, it is useful for an organic EL apparatus which is operated under current control. また、チャンネル部,ソース電極及びドレイン電極を容易に形成することができる。 Further, the channel part, the source electrode and the drain electrode can be easily formed.
なお、第一の酸化物層及び第二の酸化物層の材料は、通常、半導体特性を有する金属酸化物及び導電性を有する金属酸化物であることから、第一の酸化物層及び第二の酸化物層を、それぞれ第一の金属酸化物層及び第二の金属酸化物層と呼ぶこともできる。 The material of the first oxide layer and the second oxide layer is typically because a metal oxide with a metal oxide and conductive with a semiconductor characteristic, the first oxide layer and a second the oxide layer may be respectively referred to as a first metal oxide layer and the second metal oxide layer.

また、本発明のTFT基板は、前記第一の酸化物層が、前記チャンネル部に対応する所定の位置に形成された構成としてある。 Further, TFT substrate of the present invention, the first oxide layer, is as formed structure at a predetermined position corresponding to the channel portion.
このようにすると、通常、第一の酸化物層が、所定の位置にのみ形成されることとなるので、ゲート配線どうしが干渉する(クロストーク)といった心配を排除することができる。 In this way, usually, the first oxide layer, so will be formed only in a predetermined position, it is possible to gate wirings each other to eliminate concern for occurrence of interference (crosstalk).

また、本発明のTFT基板は、前記第二の酸化物層のエネルギーギャップが、3.0eV以上である。 Further, TFT substrate of the present invention, the energy gap of the second oxide layer is not less than 3.0 eV.
このように、エネルギーギャップを3.0eV以上とすることにより、光による誤動作を防止することができる。 Thus, by an energy gap equal to or greater than 3.0 eV, it is possible to prevent a malfunction caused by light. なお、通常、エネルギーギャップは、3.0eV以上あればよいが、好ましくは、3.2eV以上とするとよく、さらに、好ましくは、3.4eV以上とするとよい。 Normally, the energy gap may if more than 3.0 eV, preferably, may When more than 3.2 eV, further preferably, may be at least 3.4 eV. このように、エネルギーギャップを大きくすることにより、光による誤動作をより確実に防止することができる。 Thus, by increasing the energy gap, it is possible to more reliably prevent the malfunction caused by light.

また、本発明のTFT基板は、ソース配線,ドレイン配線,ソース電極,ドレイン電極及び画素電極の少なくとも一つの上に、補助導電層を形成した構成としてある。 Further, TFT substrate of the present invention, the source wire, the drain wire, on at least one source electrode, the drain electrode and the pixel electrode, it is constituted that the formation of the auxiliary conductive layer.
このようにすると、各配線や電極の電気抵抗を低減することができ、信頼性を向上させることができるとともに、エネルギー効率の低下を抑制することができる。 In this way, it is possible to reduce the electric resistance of each wire or each electrode, it is possible to improve the reliability, it is possible to suppress a decrease in energy efficiency.

また、本発明のTFT基板は、前記補助導電層が、上部に、該補助導電層を保護する補助導電層用金属酸化物層を有する構成としてある。 Further, TFT substrate of the present invention, the auxiliary conductive layer, the upper, is configured to have an auxiliary conductive layer metal oxide layer for protecting the auxiliary conductive layer.
このようにすると、補助導電層の腐蝕を防ぐとともに、耐久性を向上させることができる。 In this manner, it prevents the corrosion of the auxiliary conductive layer, thereby improving the durability.

また、上記目的を達成するために、本発明のTFT基板の製造方法は、基板上に、ゲート電極及びゲート配線となるゲート電極・配線用薄膜,ゲート絶縁膜,第一の酸化物層、並びに、第一のレジストを順次積層する工程と、第一のハーフトーンマスクを用いて、ハーフトーン露光により前記第一のレジストを所定の形状に形成する工程と、前記ゲート電極・配線用薄膜,ゲート絶縁膜及び第一の酸化物層をエッチングして、前記ゲート電極及びゲート配線を形成する工程と、 前記第一のレジストのうち前記ハーフトーン露光により薄く形成された前記ゲート配線上のレジストをアッシングし、前記第一のレジストを所定の形状に再形成する工程と、前記ゲート配線の上方の前記第一の酸化物層をエッチングする工程と、前記ゲート電極及び In order to achieve the above object, a method of producing a TFT substrate present invention, on a substrate, a gate electrode and wiring thin film to be the gate electrode and the gate wire, a gate insulating film, a first oxide layer, and a step of sequentially stacking a first resist, by using the first half-tone mask, and forming the first resist into a predetermined shape by half-tone exposure, the gate electrode and wiring for the thin film, the gate etching the insulating film and the first oxide layer, wherein the ashing step of forming a gate electrode and the gate wiring, the first resist on the gate line, which is thinly formed by the half-tone exposure of the resist and a step of re-forming the first resist into a predetermined shape, and etching the first oxide layer above the gate wiring, the gate electrode and ート配線を陽極酸化により酸化させる工程と、第二の酸化物層,補助導電層及び第二のレジストを順次積層する工程と、第二のハーフトーンマスクを用いて、ハーフトーン露光により前記第二のレジストを所定の形状に形成する工程と、前記補助導電層及び第二の酸化物層をエッチングして、ソース電極,ドレイン電極,ソース配線,ドレイン配線及び画素電極、並びに、チャンネル部を形成する工程と、 前記第二のレジストのうち前記ハーフトーン露光により薄く形成された前記画素電極上のレジストをアッシングし、前記第二のレジストを所定の形状に再形成する工程と、前記画素電極上の補助導電層を選択エッチングして、前記画素電極を露出させる工程と、保護用絶縁膜及び第三のレジストを順次積層する工程と、第三のマスクを A step of the over preparative wiring oxidized by anodic oxidation, a second oxide layer, a step of sequentially laminating the auxiliary conductive layer and a second resist, by using a second half-tone mask, the by half-tone exposure first forming a second resist into a predetermined shape, and etching the auxiliary conductive layer and the second oxide layer, the source electrode, the drain electrode, the source wire, a drain wire and a pixel electrode, and forming a channel portion a step of, ashing of the resist on the thin formed the pixel electrode by the half-tone exposure of the second resist, a step of re-forming the second resist into a predetermined shape, the pixel electrode on the the auxiliary conductive layer is selectively etched, thereby exposing the pixel electrodes, a step of sequentially laminating a protective insulating film and a third resist, a third mask いて、前記保護用絶縁膜をエッチングして、ソース・ドレイン配線パッド,ゲート配線パッド及び前記画素電極を露出させる工程とを有する方法としてある。 There are, by etching the protective insulating film, is a method and a step of exposing the source and drain wire pad, the gate wire pad and the pixel electrode.
このように本発明は、TFT基板の製造方法としても有効であり、通常、基板上にゲート電極・配線用薄膜,ゲート絶縁膜,第一の酸化物層及び第一のレジストが一括成膜され、ゲート絶縁膜と第一の酸化物層の界面に不純物が混入されないので、活性層となる第一の酸化物層の品質が向上し、動作安定性を高めることができる。 Thus, the present invention is also effective as a manufacturing method of the TFT substrate, usually, the gate electrode and wiring for the thin film, a gate insulating film, the first oxide layer and the first resist is collectively formed on the substrate , since the gate insulating film and impurities on the interface of the first oxide layer is not mixed to improve the quality of the first oxide layer serving as an active layer, it is possible to enhance the operational stability. また、製造する際に使用するマスク数を削減でき、製造工程が削減されることにより、生産効率が向上し製造原価のコストダウンを図ることができる。 Further, it is possible to reduce the number of masks used in the production, by the production process is reduced, production efficiency is improved can be reduced and production cost. さらに、通常、第一の酸化物層が、所定の位置(ゲート電極の上方)にのみ形成されることとなるので、ゲート配線どうしが干渉する(クロストーク)といった心配を排除することができる。 Further, usually, the first oxide layer, so will be formed only in a predetermined position (above the gate electrode), may be a gate wiring each other to eliminate concern for occurrence of interference (crosstalk). また、補助導電層により各配線や電極の電気抵抗を低減することができ、信頼性を向上させることができるとともに、エネルギー効率の低下を抑制することができる。 Further, the auxiliary conductive layer can be reduced the electric resistance of each wire or each electrode, it is possible to improve the reliability, it is possible to suppress a decrease in energy efficiency. さらに、また、TFT基板自体が保護用絶縁膜を備えることとなるので、液晶や有機EL材料などを利用した表示手段や発光手段を容易に製造可能なTFT基板を提供することができる。 Furthermore, also since the TFT substrate itself is providing the protective insulating film, it is possible to provide a readily manufacturable TFT substrate display means or an emitting means utilizing a liquid crystal, an organic EL material.

また、本発明のTFT基板の製造方法は、基板上に、ゲート電極及びゲート配線となるゲート電極・配線用薄膜,ゲート絶縁膜,第一の酸化物層,第二の酸化物層、並びに、第一のレジストを順次積層する工程と、第一のハーフトーンマスクを用いて、ハーフトーン露光により前記第一のレジストを所定の形状に形成する工程と、前記ゲート電極・配線用薄膜,ゲート絶縁膜,第一の酸化物層及び第二の酸化物層をエッチングして、前記ゲート電極及びゲート配線を形成する工程と、 前記第一のレジストのうち前記ハーフトーン露光により薄く形成された前記ゲート配線上のレジストをアッシングし、前記第一のレジストを所定の形状に再形成する工程と、前記ゲート配線の上方の前記第二の酸化物層及び第一の酸化物層をエッチングする Further, a method of producing a TFT substrate present invention, on a substrate, a gate electrode and wiring thin film to be the gate electrode and the gate wire, a gate insulating film, a first oxide layer, the second oxide layer, and, a step of sequentially stacking a first resist, by using the first half-tone mask, and forming the first resist into a predetermined shape by half-tone exposure thin film for the gate electrode and wiring, a gate insulating film, a first oxide layer and the second oxide layer is etched, and forming the gate electrode and the gate line, the first of the gates said formed thin by half-tone exposure of the resist ashing a resist on the wiring, the a step of re-forming the first resist into a predetermined shape, Engineering of etching over the second oxide layer and the first oxide layer of the gate line と、前記ゲート電極及びゲート配線を陽極酸化により酸化させる工程と、第三の酸化物層,補助導電層及び第二のレジストを順次積層する工程と、第二のハーフトーンマスクを用いて、ハーフトーン露光により前記第二のレジストを所定の形状に形成する工程と、前記補助導電層,第三の酸化物層及び第二の酸化物層をエッチングして、ソース電極,ドレイン電極,ソース配線,ドレイン配線及び画素電極、並びに、チャンネル部を形成する工程と、 前記第二のレジストのうち前記ハーフトーン露光により薄く形成された前記画素電極上のレジストをアッシングし、前記第二のレジストを所定の形状に再形成する工程と、前記画素電極上の補助導電層を選択エッチングして、前記画素電極を露出させる工程と、保護用絶縁膜及び第三のレジ When using the step of oxidizing, a third oxide layer, a step of sequentially laminating the auxiliary conductive layer and a second resist, a second half-tone mask the gate electrode and the gate wiring by anodization, half and forming the second resist by tone exposure in a predetermined shape, the auxiliary conductive layer, the third oxide layer and the second oxide layer is etched, the source electrode, the drain electrode, the source wiring, drain wire and a pixel electrode, and forming a channel portion, and ashing the second resist on the pixel electrode thinly formed by the half-tone exposure of the resist, the second resist a predetermined a step of re-shaped, and selectively etched auxiliary conductive layer on the pixel electrode, thereby exposing the pixel electrode, a protective insulating film and a third register トを順次積層する工程と、第三のマスクを用いて、前記保護用絶縁膜をエッチングして、ソース・ドレイン配線パッド,ゲート配線パッド及び前記画素電極を露出させる工程とを有する方法としてある。 A step of sequentially laminating the door, using a third mask, by etching the protective insulating film, is a method and a step of exposing the source and drain wire pad, the gate wire pad and the pixel electrode.
このようにすると、第一の酸化物層の下面及び上面の界面に不純物が混入されないので、活性層となる第一の酸化物層の品質がさらに向上し、耐久性及び動作安定性をさらに向上させることができる。 In this way, since the impurity at the interface of the bottom surface and the top surface of the first oxide layer is not mixed, further improves the quality of the first oxide layer serving as an active layer, further improving the durability and operation stability it can be.

また、本発明のTFT基板の製造方法は、前記補助導電層の上部に、該補助導電層を保護する補助導電層用金属酸化物層を形成する方法としてある。 A method of manufacturing a TFT substrate of the present invention, the the upper part of the auxiliary conductive layer, is a method for forming an auxiliary conductive layer metal oxide layer for protecting the auxiliary conductive layer.
このようにすると、補助導電層の腐蝕を防ぐとともに、耐久性を向上させることができる。 In this manner, it prevents the corrosion of the auxiliary conductive layer, thereby improving the durability.

本発明におけるTFT基板及びTFT基板の製造方法によれば、ゲート絶縁膜と第一の酸化物層の界面に不純物が混入されないので、活性層となる第一の酸化物層の品質が向上し、動作安定性を高めることができる。 According to the TFT substrate and the method for producing a TFT substrate according to the present invention, since the gate insulating film and impurities on the interface of the first oxide layer it is not mixed to improve the quality of the first oxide layer serving as an active layer, it is possible to enhance the operational stability. また、製造する際に使用するマスク数を削減でき、製造工程が削減されることにより、生産効率が向上し製造原価のコストダウンを図ることができる。 Further, it is possible to reduce the number of masks used in the production, by the production process is reduced, production efficiency is improved can be reduced and production cost. さらに、通常、第一の酸化物層が、所定の位置(ゲート電極の上方)にのみ形成されることとなるので、ゲート配線どうしが干渉する(クロストーク)といった心配を排除することができる。 Further, usually, the first oxide layer, so will be formed only in a predetermined position (above the gate electrode), may be a gate wiring each other to eliminate concern for occurrence of interference (crosstalk).

[TFT基板の製造方法における第一実施形態] [First embodiment of the method for producing a TFT substrate]
図1は、本発明の第一実施形態にかかるTFT基板の製造方法を説明するための概略フローチャート図を示している。 Figure 1 shows a schematic flow chart for explaining a method for producing a TFT substrate according to a first embodiment of the present invention.
同図において、まず、基板10上に、ゲート電極・配線用薄膜20,ゲート絶縁膜30,第一の酸化物層としてのn型酸化物半導体層40及び第一のレジスト41を順次積層し(ステップS1)、次に、第一のハーフトーンマスク42を用いて、ゲート電極23及びゲート配線24を形成し(ステップS2)、続いて、第一のレジスト41を再形成し、ゲート配線24上方のn型酸化物半導体層40をエッチングし、さらに、ゲート電極23及びゲート配線24を陽極酸化により酸化させる(ステップS3)。 In the figure, first, the substrate on the 10, the gate electrode and wiring for the thin film 20, the gate insulating film 30, sequentially laminated the n-type oxide semiconductor layer 40 and the first resist 41 as the first oxide layer ( step S1), and then, using a first half-tone mask 42, to form the gate electrode 23 and the gate wiring 24 (step S2), and subsequently, the first resist 41 is reformed, the gate wire 24 upwardly etching the n-type oxide semiconductor layer 40, further, a gate electrode 23 and the gate wire 24 is oxidized by anodic oxidation (step S3).
次に、第一のハーフトーンマスク42を用いた処理について、図面を参照して説明する。 Next, treatment using the first half-tone mask 42 will be described with reference to the drawings.

(第一のハーフトーンマスクを用いた処理) (Treatment using the first half-tone mask)
図2は、本発明の第一実施形態にかかるTFT基板の製造方法の、第一のハーフトーンマスクを用いた処理を説明するための概略図であり、(a)は処理前のガラス基板の断面図を、(b)はゲート電極・配線用薄膜成膜/ゲート絶縁膜成膜/n型酸化物半導体層成膜/第一のレジスト塗布された断面図を、(c)はハーフトーン露光/現像された断面図を示している。 Figure 2 is a method for producing a TFT substrate according to a first embodiment of the present invention, a schematic view for explaining treatment using a first half-tone mask, (a) shows the glass substrate before the treatment the cross-sectional view, the (b) is a cross-sectional view after the gate electrode and wiring for the thin film deposition / gate insulating film forming / n-type oxide semiconductor layer / first resist coating, (c) a half-tone exposure / shows the developed cross-section.
同図(a)において、まず、透光性のガラス基板10が用意される。 In FIG. (A), first, a glass substrate 10 of the light-transmissive are provided.
なお、TFT基板1の基材となる板状部材は、上記ガラス基板10に限定されるものではなく、たとえば、樹脂製の板状部材やシート状部材などでもよい。 Incidentally, the plate-like member as the base material of the TFT substrate 1 is not limited to the glass substrate 10, for example, it may be a resin-made plate member or sheet-like member.

次に、同図(b)に示すように、ガラス基板10上に、ゲート電極23及びゲート配線24となるゲート電極・配線用薄膜20,ゲート絶縁膜30,第一の酸化物層としてのn型酸化物半導体層40、並びに、第一のレジスト41を順次積層する(ステップS1)。 Next, as shown in FIG. (B), on the glass substrate 10, a gate electrode and wiring for the thin film 20 serving as the gate electrode 23 and the gate wire 24, the gate insulating film 30, n as the first oxide layer type oxide semiconductor layer 40, and are sequentially stacked a first resist 41 (step S1).
すなわち、ガラス基板10上に、高周波スパッタリング法を用いて、Al(アルミニウム)−Nd(ネオジム)を積層し、膜厚約300nmの金属薄膜からなるゲート電極・配線用薄膜(ゲート電極及びゲート配線用薄膜)20を形成する。 That is, on the glass substrate 10, using a high frequency sputtering method, Al (aluminum) -Nd (neodymium) laminating a film thickness of about 300nm for the gate electrode and wiring for the thin film made of a metal thin film (the gate electrode and the gate line thin film) to form a 20.

Alに混合されたNdは、ヒロック(半球状突起物)の発生を抑えるために混入されている。 Mixed Nd to Al is mixed in order to suppress the occurrence of hillocks (hemispherical protrusion). ヒロックを抑える金属は、Ndに限定されるものではなく、たとえば、Ce(セリウム)などのランタノイド系元素や、高融点金属であるW(タングステン),Nb(ニオブ),Mo(モリブデン)などでもよい。 Metal to suppress hillock is not intended to be limited to Nd, for example, or a lanthanoid element such as Ce (cerium), which is a refractory metal W (tungsten), Nb (niobium), or the like Mo (molybdenum) .
また、ゲート配線パッド25における接触抵抗を下げる目的で、Alの代わりに、例えば、Ni(ニッケル),W,Mo,Nb,Ti(チタン),Cr(クロム)なども使用可能であり、接触抵抗が気にならない程度に低い場合は、一般的に、Alが用いられる。 Further, in order to reduce the contact resistance of the gate wire pad 25, instead of Al, for example, Ni (nickel), W, Mo, Nb, Ti (titanium), are also available, such as Cr (chromium), the contact resistance If is low enough not to care, in general, Al is used. また、ゲート電極23形成後、熱処理によりAlの抵抗値を下げてもよい。 Further, after the gate electrode 23 formed, it may lower the resistance of Al by heat treatment.

続いて、ゲート電極・配線用薄膜20上に、グロー放電CVD(化学蒸着法)法により、窒化シリコン(たとえば、SiN など)膜であるゲート絶縁膜30を膜厚約300nm堆積させる。 Subsequently, on the gate electrode and wiring for the thin film 20, by glow discharge CVD (Chemical Vapor Deposition) method, a silicon nitride (e.g., SiN X or the like) of the gate insulating film 30 is a film thickness of about 300nm is deposited a film. この際、放電ガスとして、SiH −NH −N 系の混合ガスを用いる。 At this time, as a discharge gas, a SiH 4 -NH 3 -N 2 -based mixed gas.
なお、ゲート絶縁膜30として、SiN などの膜や、酸化物絶縁膜を使うことも可能である。 Note that as the gate insulating film 30, film or the like SiN X O Y, it is also possible to use an oxide insulating film. 酸化物絶縁膜としては、Ai 、Y 、Hf 、ランタノイド元素の酸化物、又は、TiO などや、これらの混合物、積層膜、超格子薄膜なども使用できる。 The oxide insulating film, Ai 2 O 3, Y 2 O 3, Hf 2 O 3, oxides of lanthanoid elements, or the like and TiO 2, a mixture thereof, laminated films, superlattice thin film or the like can be used. また、ゲート絶縁膜30としては、絶縁性が高く、誘電率が高い薄膜が有利である。 As the gate insulating film 30, high insulating properties, it is advantageous dielectric constant thin film having high.

次に、第一の酸化物層として、ゲート絶縁膜30上に、酸化インジウム−酸化亜鉛−酸化ガリウム(In :ZnO:Ga =約90:3:7wt%)ターゲットを用いて、高周波スパッタリング法により、酸素約10%、アルゴン約90%、基板温度約200℃を超えない条件で(すなわち、n型酸化物半導体層40を結晶化させない条件で)厚み約100nmのn型酸化物半導体層(活性層)40を形成する。 Next, a first oxide layer on the gate insulating film 30, indium - zinc oxide - gallium oxide (In 2 O 3: ZnO: Ga 2 O 3 = about 90: 3: 7wt%) using a target Te, by high-frequency sputtering method, oxygen about 10% argon 90%, under the condition that not more than about 200 ° C. the substrate temperature (i.e., the n-type oxide semiconductor layer 40 under the conditions do not crystallize) n-type having a thickness of about 100nm the oxide semiconductor layer to form the (active layer) 40. 続いて、n型酸化物半導体層40上に、第一のレジスト41を積層する(ステップS1)。 Subsequently, on the n-type oxide semiconductor layer 40, laminating the first resist 41 (step S1).
また、n型酸化物半導体層40の材料は、上記酸化インジウム−酸化亜鉛−酸化ガリウムに限定されるものではなく、たとえば、キャリヤー濃度が10 +16 /cm 未満の金属酸化物であれば使用可能である。 Further, n-type oxide semiconductor layer 40 material is the indium oxide - zinc oxide - is not limited to gallium oxide, for example, can be used as long as the metal oxide of less than 10 +16 / cm 3 is the carrier concentration it is. また、この金属酸化物の移動度は、0.1cm /V・sec以上、好ましくは1cm /V・sec以上、より好ましくは10cm /V・sec以上がよい。 Moreover, the mobility of the metal oxide, 0.1cm 2 / V · sec or more, preferably 1cm 2 / V · sec or higher, more preferably at least 10cm 2 / V · sec.

さらに、n型酸化物半導体層40は、酸化物導電体層50を選択エッチングする前に、加熱により結晶化させ、蓚酸水溶液や、燐酸,酢酸及び硝酸からなる混酸に耐性を持つようにするとよい。 Further, n-type oxide semiconductor layer 40, prior to selective etching the oxide conductor layer 50, is crystallized by heating, and an aqueous oxalic acid solution, phosphoric acid, may be so resistant to an acid mixture consisting of acetic acid and nitric acid . たとえば、n型酸化物半導体層40の材料を酸化インジウム−酸化亜鉛とした場合、酸化亜鉛の含有量を約1〜6重量%に制御するとよい。 For example, n-type oxide semiconductor layer 40 material indium oxide - When zinc oxide, it is preferable to control the content of zinc oxide in about 1-6 wt%. このようにすると、ゲート電極・配線用薄膜20などのAlの抵抗値を下げるために加熱した際、結晶化し、蓚酸水溶液や、燐酸,酢酸及び硝酸からなる混酸に耐性を持つようになる。 In this way, when heated in order to lower the resistance of Al such as a gate electrode and wiring for the thin film 20 and crystallized, and an aqueous oxalic acid solution, it will have phosphoric acid, resistance to an acid mixture consisting of acetic acid, and nitric acid. さらに、酸化亜鉛の含有量は、好ましくは約2〜5重量%とするとよい。 Further, the content of zinc oxide, may preferably about 2-5 wt%. また、酸化インジウムに混合される材料は、上記酸化亜鉛に限定されるものではなく、たとえば、絶縁性の金属酸化物を混合させることもできる。 Further, material mixed into the indium oxide is not limited to the above zinc oxide, for example, it can be mixed an insulating metal oxide.
また、n型酸化物半導体層40は、酸化インジウム−酸化亜鉛に限定されるものではない。 Further, n-type oxide semiconductor layer 40, indium oxide - but not limited to zinc oxide. すなわち、加熱により結晶化させると、蓚酸水溶液や、燐酸,酢酸及び硝酸からなる混酸に耐性を持つようになる金属酸化物膜であり、かつ、半導体特性を有していれば、n型酸化物半導体層40として用いることができる。 That is, when crystallized by heating, and an aqueous oxalic acid solution, phosphoric acid, a metal oxide film become resistant to an acid mixture consisting of acetic acid and nitric acid, and, if it has a semiconductor characteristic, n-type oxide it can be used as the semiconductor layer 40.

次に、同図(c)に示すように、第一のハーフトーンマスク42及びハーフトーン露光によって、第一のレジスト41を所定の形状に形成する(ステップS2)。 Next, as shown in FIG. (C), the first half-tone mask 42 by half-tone exposure to form a first resist 41 in a predetermined shape (Step S2). 第一のレジスト41は、ゲート電極23及びゲート配線24を覆い、かつ、ハーフトーンマスク部421によって、ゲート配線24を覆う部分が他の部分より薄い形状に形成される。 The first resist 41 covers the gate electrode 23 and the gate wire 24, and by a half-tone mask part 421, the portion covering the gate wire 24 is thinner than other parts.

図3は、本発明の第一実施形態にかかるTFT基板の製造方法の、第一のハーフトーンマスクを用いた処理を説明するための概略図であり、(a)は第一のエッチング/第一のレジスト再形成された断面図を、(b)は第二のエッチング/第一のレジスト剥離された断面図を、(c)はゲート配線・電極の陽極酸化された断面図を示している。 3, the method for producing a TFT substrate according to a first embodiment of the present invention, a schematic view for explaining treatment using a first half-tone mask, (a) shows the first etching / second a cross-sectional view after first resist remodeling, shows (b) is a sectional view of the cross-sectional view after the resist stripping the second etching / first, which is anodized in (c) is a gate wiring electrode .
同図(a)において、まず、第一のエッチングとして、第一のレジスト41(図2の(c)参照)を用いて、蓚酸水溶液によりn型酸化物半導体層40をエッチングし、次に、CHF(CF ,CHF ガスなど)を用いたリアクティブイオンエッチング法(ドライエッチング)によりゲート絶縁膜30をエッチングし、続いて、燐酸,酢酸及び硝酸からなる混酸により、ゲート電極・配線用薄膜20をエッチングする。 In FIG. (A), first, as the first etching, the first resist 41 by using (in see FIG. 2 (c)) and the n-type oxide semiconductor layer 40 was etched by an aqueous oxalic acid solution, then, the gate insulating film 30 is etched by CHF (CF 4, CHF 3 gas, etc.) reactive ion etching method using (dry etching), followed by phosphate, a mixed acid consisting of acetic acid and nitric acid, a thin film for a gate electrode and wiring 20 is etched. 上記エッチングによって、ゲート電極23及びゲート配線24を形成する(ステップS2)。 By the etching to form the gate electrode 23 and the gate wire 24 (Step S2). 続いて、第一のレジスト41のうちハーフトーン露光により薄く形成されたゲート配線24上のレジストをアッシングし、第一のレジスト41を再形成する(図1のステップS3)。 Subsequently, the resist on the gate wiring 24 which is thinner by half-tone exposure of the first resist 41 is removed through an ashing process, and re-form a first resist 41 (step S3 in FIG. 1).

次に、同図(b)に示すように、第二のエッチングとして、再形成された第一のレジスト41及び蓚酸水溶液を用いて、ゲート配線24の上方のn型酸化物半導体層40をエッチングし、続いて、再形成された第一のレジスト41をアッシングする。 Next, as shown in FIG. (B), as the second etching, using the first resist 41 and an aqueous oxalic acid solution which is re-formed, etching the upper n-type oxide semiconductor layer 40 of the gate wiring 24 and, subsequently, ashing the first resist 41 is reformed.

次に、同図(c)に示すように、ゲート電極23及びゲート配線24を陽極酸化させる(ステップS3)。 Next, as shown in FIG. (C), the gate electrode 23 and the gate wire 24 is anodized (step S3). すなわち、同図(b)における、上面がゲート絶縁膜30で覆われ側面が露出したゲート電極23及びゲート配線24は、側面が所定の深さまで酸化され、絶縁性を有する陽極酸化部26が形成される。 That is, in FIG. (B), the gate electrode 23 and the gate wire 24 covered side is exposed by the gate insulating film 30 is the upper surface, the side surface is oxidized to a predetermined depth, the anodized portion 26 having an insulating property formed It is. これにより、ゲート電極23及びゲート配線24は、酸化物導電体層50に対して絶縁される。 Thus, the gate electrode 23 and the gate wire 24 is insulated from the oxide conductor layer 50. なお、ゲート電極23及びゲート配線24は、陽極酸化部26が形成されるので、その分横幅が狭くなる(同図(c)参照)。 Note that the gate electrode 23 and the gate wire 24, since the anodized portion 26 is formed, minute lateral width becomes narrow its (see FIG (c)). 図3(c)に示す、ゲート電極23は、図4におけるA−A断面を示しており、ゲート配線24は、B−B断面を示している。 Figure 3 (c), the gate electrode 23 shows a A-A cross section in FIG. 4, the gate line 24 shows the cross section B-B.
また、本実施形態では、基板10上に、ゲート電極・配線用薄膜20,ゲート絶縁膜30,第一の酸化物層としてのn型酸化物半導体層40及び第一のレジスト41を一括成膜するので、ゲート絶縁膜30とn型酸化物半導体層40の界面に不純物が混入されず、活性層となるn型酸化物半導体層40の品質が向上し、TFT基板1の動作安定性を高めることができる。 Further, in the present embodiment, on the substrate 10, the gate electrode and wiring for the thin film 20, the gate insulating film 30, n-type oxide semiconductor layer 40 and bulk deposition of the first resist 41 as the first oxide layer to so, the interface without being contaminated with impurities of the gate insulating film 30 and the n-type oxide semiconductor layer 40, to improve the quality of the n-type oxide semiconductor layer 40 serving as an active layer, increase the operating stability of the TFT substrate 1 be able to.

次に、図1に示すように、第二の酸化物層としての酸化物導電体層50,補助導電層としての金属層60及び第二のレジスト61を順次積層し(ステップS4)、次に、第二のハーフトーンマスク62を用いて、ソース電極53,ドレイン電極54,ソース配線55,ドレイン配線56及び画素電極57、並びに、チャンネル部46を形成し(ステップS5)、続いて、第二のレジスト61を再形成し、画素電極57上の金属層60を選択エッチングして、画素電極57を露出させる(ステップS6)。 Next, as shown in FIG. 1, the oxide conductor layer 50 as the second oxide layer, sequentially laminated metal layer 60 and the second resist 61 as an auxiliary conductive layer (step S4), and then , by using a second half-tone mask 62, source electrode 53, drain electrode 54, source wiring 55, drain wiring 56 and the pixel electrode 57, as well as to form a channel portion 46 (step S5), and subsequently, the second resist 61 reshaping a select etching the metal layer 60 on the pixel electrode 57, to expose the pixel electrode 57 (step S6).
次に、第二のハーフトーンマスク62を用いた処理について、図面を参照して説明する。 Next, treatment using the second half-tone mask 62 will be described with reference to the drawings.

(第二のハーフトーンマスクを用いた処理) (Treatment using a second half-tone mask)
図5は、本発明の第一実施形態にかかるTFT基板の製造方法の、第二のハーフトーンマスクを用いた処理を説明するための概略図であり、(a)は酸化物導電体層成膜/金属層成膜/金属酸化物層成膜/第二のレジスト塗布された断面図を、(b)はハーフトーン露光/現像された断面図を示している。 5, the TFT substrate manufacturing method of according to the first embodiment of the present invention, a schematic view for explaining treatment using a second half-tone mask, (a) shows the oxide conductor SoNaru the film / metal layer / metal oxide layer / second resist coating cross-section view of, (b) is a cross-sectional view after half-tone exposure / development.
同図(a)において、まず、ガラス基板10、並びに、露出したn型酸化物半導体層40及びゲート絶縁膜30上に、酸化インジウム−酸化亜鉛−酸化スズ(In :ZnO:SnO =約60:20:20wt%)ターゲットを用いて、高周波スパッタリング法により、酸素約1%、アルゴン約99%、さらに、酸化物導電体層50を結晶化させない条件で厚み約120nmの酸化物半導体層50を形成する。 In FIG. (A), first, a glass substrate 10, and, on the n-type oxide semiconductor layer 40 and the gate insulating film 30 is exposed, indium - zinc oxide - tin oxide (In 2 O 3: ZnO: SnO 2 = about 60: 20: 20wt%) with a target by the high-frequency sputtering method, oxygen of about 1% argon to about 99%, further, the oxide having a thickness of about 120nm in conditions that do not crystallize an oxide conductor layer 50 semiconductor to form a layer 50. なお、この酸化物導電体層50のエネルギーギャップは、約3.2eVであった。 Note that the energy gap of the oxide conductor layer 50 was about 3.2 eV.

ここで、本実施形態の酸化物導電体層50として用いた酸化インジウム−酸化スズ−酸化亜鉛(In :SnO :ZnO=約60:20:20wt%)薄膜は、350℃の加熱でも結晶化しない。 Here, indium oxide was used as the oxide conductor layer 50 of the present embodiment - tin oxide - zinc oxide (In 2 O 3: SnO 2 : ZnO = about 60: 20: 20wt%) thin film, heating of 350 ° C. But it does not crystallize. この酸化物導電体層50は結晶化させないほうがよく、これにより、蓚酸水溶液でのエッチングが可能となる。 The oxide conductor layer 50 may be better not to crystallize, which makes it possible to etch with oxalic acid aqueous solution. また、上記酸化物導電体層50の組成では、結晶化されていなくても、燐酸,酢酸及び硝酸の混酸により、エッチングされることはない。 Further, in the composition of the oxide conductor layer 50, even if it is not crystallized, phosphoric acid, a mixed acid of acetic acid and nitric acid, it will not be etched. すなわち、酸化物導電体層50は、画素電極57上の金属層60をエッチングする液(混酸)に対して耐性があり、一方、結晶化されたn型酸化物半導体層40に影響を与えないエッチング液(蓚酸水溶液)で、エッチングできるなどの選択エッチング特性を有している。 That is, the oxide conductor layer 50 is resistant to the liquid (mixed acid) to etch the metal layer 60 on the pixel electrode 57, while no effect on the n-type oxide semiconductor layer 40 which is crystallized with an etching solution (an aqueous oxalic acid solution), and a selective etching characteristics such as it can be etched. これにより、後述する第四のエッチングの際、画素電極57上の金属酸化物層68及び金属層60をエッチングしても、画素電極57はエッチングされず、画素電極57を露出させることができる。 Thus, during the fourth etching to be described later, even by etching the metal oxide layer 68 and the metal layer 60 on the pixel electrode 57, the pixel electrode 57 may be etched to expose the pixel electrode 57.
また、酸化物導電体層50をITO(酸化インジウムスズ)とした場合、Alなどが積層された膜を電解質中に存在させると、電池反応によりAl膜が腐食される現象(電蝕反応)が起きるが、本実施形態における酸化インジウム−酸化亜鉛−酸化スズ系の酸化物導電体層50では、上記電蝕反応は観察されなかった。 Further, when the oxide conductor layer 50 was set to ITO (indium tin oxide), The presence of membrane like Al are laminated in the electrolyte, a phenomenon that Al film is corroded by the cell reaction (electrolytic corrosion reaction) It occurs, but indium oxide in this embodiment - zinc oxide - in the oxide conductor layer 50 of tin oxide, the galvanic corrosion reaction was observed.

また、好ましくは、酸化物導電体層50に酸化インジウム−酸化亜鉛−酸化スズ系を用いる場合、酸化亜鉛を約6〜30重量%、酸化スズを約5〜30重量%、残りを酸化インジウムとするとよい。 Also, preferably, indium oxide in the oxide conductor layer 50 - zinc oxide - When using a tin oxide-based, from about 6 to 30 wt% of zinc oxide, tin oxide about 5-30 wt%, and the remainder indium oxide Then good. さらに好ましくは、酸化亜鉛を約10〜25重量%、酸化スズを約8〜25重量%、残りを酸化インジウムにするとよい。 More preferably, from about 10 to 25 wt% of zinc oxide, tin oxide about 8-25 wt%, or when the remaining indium oxide. この理由は、酸化亜鉛が約6重量%未満、又は、酸化スズが5重量%未満では、酸化物導電体層50を成膜する際に、酸化物導電体層50が結晶化したり、あるいは、n型酸化物半導体層40を熱処理する際に、酸化物導電体層50が結晶化したりすることがある。 The reason for this is less than the zinc oxide is about 6 weight percent, or, in less than tin oxide is 5% by weight, when depositing oxide conductor layer 50, the oxide conductor layer 50 or crystallization, or, when heat treating the n-type oxide semiconductor layer 40, the oxide conductor layer 50 may or crystallized. この結晶化により、酸化物導電体層50は、蓚酸水溶液によりエッチングができ、かつ、燐酸,酢酸及び硝酸からなる混酸に対して耐性を有する膜とならず、再形成された第二のレジスト61を用いたエッチング工程が機能しなくなることがあるからである。 The crystallization, the oxide conductor layer 50, it is etched with an aqueous oxalic acid solution, and not phosphate, a film having resistance to an acid mixture consisting of acetic acid and nitric acid, a second resist 61 is reformed This is because sometimes the etching process may stop functioning with. また、酸化亜鉛が約30重量%を超え、又は、酸化スズが約30重量%を超えると、得られる酸化物導電体層50の抵抗値が大きくなったり、あるいは、蓚酸水溶液によりエッチングができ、かつ、燐酸,酢酸及び硝酸からなる混酸に対して耐性を有する膜にならないことがあるからである。 Further, more than about 30 weight percent zinc oxide, or, when tin oxide exceeds approximately 30 wt%, or greater the resistance of the oxide conductor layer 50 to be obtained, or can be etched by an aqueous oxalic acid solution, and, because it may not be film having resistance to an acid mixture consisting of phosphoric acid, acetic acid and nitric acid.
なお、n型酸化物半導体層40は、酸化インジウム−酸化亜鉛−酸化スズ系に限定されるものではなく、たとえば、蓚酸水溶液によりエッチングができ、かつ、燐酸,酢酸及び硝酸からなる混酸に対して耐性を有する膜であり、さらに、電蝕反応などを起さない透明導電膜であれば使用可能である。 Incidentally, n-type oxide semiconductor layer 40, indium oxide - zinc oxide - it is not limited to tin oxide-based, for example, can be etched by an aqueous oxalic acid solution, and phosphoric acid, with respect to a mixed acid consisting of acetic acid and nitric acid a film having resistance, further can be used as long as the transparent conductive film which does not cause such electrolytic corrosion reaction.

次に、酸化物導電体層50上に、補助導電層となる金属層(Mo/Al/Mo)60を、約300nm(Mo/Al/Mo層がそれぞれ厚さ約50nm/200nm/50nm)に成膜する。 Then, on the oxide conductor layer 50, a metal layer serving as the auxiliary conductive layer (Mo / Al / Mo) 60, about 300nm (Mo / Al / Mo layer is about 50 nm / 200 nm / 50 nm thick, respectively) It is deposited. すなわち、まず、酸化物導電体層50上に、Mo/Al/Mo層を室温で成膜する。 That is, first, on the oxide conductor layer 50 is deposited at room temperature Mo / Al / Mo layer. なお、金属層60は、Mo/Al/Moの積層膜に限定されるものではなく、たとえば、Ti/Al/Tiなどの金属薄膜の積層膜を使用してもよい。 The metal layer 60 is not limited to the laminated film of Mo / Al / Mo, for example, it may be used a laminated film of a metal thin film such as Ti / Al / Ti. また、Al,Mo,Ag,Cu,Ti,Crなどの金属や合金の単層又は多層の積層膜を使用してもよい。 Further, Al, Mo, Ag, Cu, Ti, may be used single or multi-layer laminated film of a metal or alloy such as Cr.

また、本実施形態では、金属層60上に、金属層60を保護するとともに導電性を有する、補助導電層用金属酸化物層としての金属酸化物層68を形成する。 Further, in this embodiment, on the metal layer 60, a conductive protects the metal layer 60 to form a metal oxide layer 68 as a metal oxide layer for the auxiliary conductive layer. この金属酸化物層68は、金属層60上に、酸化インジウム−酸化亜鉛(In :ZnO=約90:10wt%)ターゲットを用いて、高周波スパッタリング法により、酸素約1%、アルゴン約99%の条件で厚み約50nmに形成される。 The metal oxide layer 68, on the metal layer 60, indium oxide - zinc oxide (In 2 O 3: ZnO = about 90: 10 wt%) by using a target by the high-frequency sputtering method, oxygen of about 1% argon about It is formed to a thickness of about 50nm 99% conditions.
なお、金属酸化物層68を形成しないことも可能ではあるが、金属層60の腐蝕を防ぐとともに、耐久性を向上させる効果があることから、通常、金属酸化物層68が形成される。 Incidentally, although it is possible not to form the metal oxide layer 68, while preventing the corrosion of the metal layer 60, since the effect of improving the durability, usually, the metal oxide layer 68 is formed. 本実施形態では、酸化インジウム−酸化亜鉛(In :ZnO=約90:10wt%)ターゲットを用いて成膜したが、燐酸,酢酸及び硝酸からなる混酸に可溶であれば、様々な透明導電膜を使用することができる。 In the present embodiment, indium oxide - zinc oxide (In 2 O 3: ZnO = about 90: 10 wt%) was deposited using a target, phosphoric acid, if soluble in the mixed acid consisting of acetic acid and nitric acid, various it can be used a transparent conductive film. また、Alなどと積層する場合は、電蝕反応の小さな透明導電膜を使用するとよい。 In the case of laminating such a Al, it is preferable to use a small transparent conductive film of galvanic corrosion reaction. たとえば、酸化亜鉛−酸化スズ系では、好ましくは、酸化亜鉛含有量を約70〜95重量%とするとよい。 For example, zinc oxide - The tin oxide may preferably, when the zinc oxide content of about 70 to 95 wt%. さらに好ましくは、酸化亜鉛含有量を約80〜90重量%とするとよい。 More preferably, the zinc oxide content may be about 80 to 90 wt%. この理由は、酸化亜鉛含有量が約70重量%未満では、燐酸,酢酸及び硝酸からなる混酸に溶解しない場合があったり、約95重量%を超えると燐酸,酢酸及び硝酸からなる混酸によるエッチング速度が速すぎて制御できない場合があるからである。 This is because, in less than about 70 wt% zinc oxide content, phosphoric acid, or there may not dissolve in a mixed acid consisting of acetic acid and nitric acid, the etching rate with a mixed acid consisting of phosphoric acid exceeds about 95 weight%, acetic acid and nitric acid This is because there is a case that can not be controlled by too fast. また、金属酸化物層68は、補助導電層としてある、すなわち、本実施形態の補助導電層は、金属層60とこの金属層60上に形成された金属酸化物層68とからなっている。 The metal oxide layer 68 is as an auxiliary conductive layer, i.e., the auxiliary conductive layer of the present embodiment has a metal layer 60 and formed on the metal layer 60 has the metal oxide layer 68..
続いて、金属酸化物層68上に、第二のレジスト61を積層する(ステップS4)。 Then, on the metal oxide layer 68, laminating the second resist 61 (step S4).

次に、同図(b)に示すように、第二のハーフトーンマスク62及びハーフトーン露光によって、第二のレジスト61を所定の形状に形成する(図1のステップS5)。 Next, as shown in FIG. (B), the second half-tone mask 62 by half-tone exposure to form a second resist 61 in a predetermined shape (step S5 in FIG. 1). 第二のレジスト61は、ソース電極53,ドレイン電極54,ソース配線55,ドレイン配線56及び画素電極57の上方を覆い、かつ、ハーフトーンマスク部621によって、画素電極57の上方を覆う部分が他の部分より薄い形状に形成される。 The second resist 61 covers the upper source electrode 53, drain electrode 54, source wiring 55, drain wiring 56 and the pixel electrode 57, and, by a half-tone mask part 621, the portion covering the upper side of the pixel electrode 57 other It is formed thinner shape of the portion.

図6は、本発明の第一実施形態にかかるTFT基板の製造方法の、第二のハーフトーンマスクを用いた処理を説明するための概略図であり、(a)は第三のエッチングされた断面図を、(b)は第二のレジストの再形成された断面図を示している。 6, the TFT substrate manufacturing method of according to the first embodiment of the present invention, a schematic view for explaining treatment using a second half-tone mask, (a) shows the after third etching the cross-sectional view, (b) is a cross-sectional view after reformation of a second resist.
同図(a)において、まず、第三のエッチングとして、第二のレジスト61、並びに、燐酸,酢酸及び硝酸からなる混酸を用いて、金属酸化物層68及び金属層60をエッチングし、次に、第二のレジスト61及び蓚酸水溶液を用いて、酸化物導電体層50を選択エッチングする。 In FIG. (A), first, as the third etching, the second resist 61, and, by using a mixed acid consisting of phosphoric acid, acetic acid and nitric acid, and etching the metal oxide layer 68 and the metal layer 60, then , by using the second resist 61 and an aqueous oxalic acid solution, selective etching of the oxide conductor layer 50. これにより、所望するドレイン電極54,チャンネル部46,ソース電極53,ソース配線55,ドレイン配線56及び画素電極57を形成するとともに、金属酸化物層68及び金属層60からなるソース電極用補助電極531,ドレイン電極用補助電極541,ソース配線用補助配線551,ドレイン配線用補助配線561を形成する(図1のステップS5)。 Thus, the desired drain electrode 54, the channel part 46, the source electrode 53, a source wiring 55, thereby forming a drain wiring 56 and the pixel electrode 57, the source electrode auxiliary electrode 531 made of a metal oxide layer 68 and metal layer 60 , the drain electrode auxiliary electrode 541, a source wire auxiliary wiring 551, a drain wiring auxiliary wiring 561 (step S5 in FIG. 1). 上記エッチングによって、ゲート電極23の上方のn型酸化物半導体層40にチャンネル部46が形成される。 By the etching, the channel part 46 is formed above the n-type oxide semiconductor layer 40 of the gate electrode 23. これにより、TFT基板1は、チャンネルエッチング型と呼ばれる。 Thus, TFT substrate 1 is called a channel etch type.

なお、上記蓚酸水溶液によるエッチングを行う前に、(たとえば、200℃以上350℃以下で)n型酸化物半導体層40を加熱し、結晶化させる。 Note that before etching with the aqueous oxalic acid solution, (e.g., at 200 ° C. or higher 350 ° C. or less) heating the n-type oxide semiconductor layer 40 is crystallized. すなわち、本実施形態のn型酸化物半導体層40として用いた酸化インジウム−酸化亜鉛−酸化ガリウム(In :ZnO:Ga =約90:3:7wt%)は、アモルファス状態(結晶化されていない状態)では、蓚酸水溶液によりエッチングされるが、結晶化させると、蓚酸水溶液や燐酸,酢酸及び硝酸からなる混酸によりエッチングされることはない。 That is, indium oxide was used as the n-type oxide semiconductor layer 40 of the present embodiment - zinc oxide - gallium oxide (In 2 O 3: ZnO: Ga 2 O 3 = about 90: 3: 7wt%), the amorphous state ( in the state) are not crystallized, but is etched by an aqueous oxalic acid solution, and crystallized and will not be etched by a mixed acid consisting of an aqueous oxalic acid solution or phosphoric acid, acetic acid and nitric acid. これにより、上方に存在する酸化物導電体層50をエッチングする薬液(本実施形態では、蓚酸水溶液)に対して、n型酸化物半導体層40が耐性を有するようになるので、チャンネル部46となるn型酸化物半導体層40が浸食されるといった不具合を防止することができる。 Thus, (in the present embodiment, an aqueous oxalic acid solution) chemical etching the oxide conductor layer 50 present above with respect to, the n-type oxide semiconductor layer 40 is made to have a resistance, a channel portion 46 n-type oxide semiconductor layer 40 formed can be prevented such a disadvantage is eroded. さらに、n型酸化物半導体層40(活性層)は、結晶化されることにより、安定した半導体特性を示すようになる。 Further, n-type oxide semiconductor layer 40 (active layer), by being crystallized, it exhibits a stable semiconductor properties.

次に、同図(b)に示すように、上記第二のレジスト61を再形成する(図1のステップS6)。 Next, as shown in FIG. (B), and re-forming the second resist 61 (step S6 in FIG. 1). すなわち、まず、同図(b)に示すように、第二のレジスト61のうちハーフトーン露光により薄く形成された画素電極57上のレジストをアッシングし、第二のレジスト61を再形成する。 That is, first, as shown in FIG. (B), the resist on the pixel electrode 57 which is formed thin by half-tone exposure of the second resist 61 is removed through an ashing process, and re-form a second resist 61.

図7は、本発明の第一実施形態にかかるTFT基板の製造方法の、第二のハーフトーンマスクを用いた処理を説明するための概略図であり、(a)は第四のエッチングされた断面図を、(b)は第二のレジスト剥離された断面図を示している。 7, the TFT substrate manufacturing method of according to the first embodiment of the present invention, a schematic view for explaining treatment using a second half-tone mask, (a) shows the after fourth etching the cross section shows a (b) is a cross-sectional view after peeling off of a second resist.
同図(a)において、第四のエッチングとして、再形成された第二のレジスト61、並びに、燐酸,酢酸及び硝酸からなる混酸を用いて、画素電極57上の金属酸化物層68及び金属層60に対して選択エッチングを行い、画素電極57を露出させる(図1におけるステップS6)。 In FIG. (A), as a fourth etching, the second resist 61 is reformed, and phosphoric acid, using a mixed acid consisting of acetic acid and nitric acid, the metal oxide layer 68 and the metal layer on the pixel electrode 57 subjected to selective etching with respect to 60 to expose the pixel electrode 57 (step S6 in FIG. 1). すなわち、結晶化されていない酸化物導電体層50(画素電極57)は、燐酸,酢酸及び硝酸からなる混酸に対して耐性を有しているので、画素電極57を溶解させることなく、画素電極57上の金属酸化物層68及び金属層60を選択エッチングする。 That is, the oxide conductor layer 50 which is not crystallized (pixel electrode 57) is phosphoric acid, because it has a resistance to an acid mixture consisting of acetic acid and nitric acid, without dissolving the pixel electrode 57, the pixel electrode the metal oxide layer 68 and the metal layer 60 on 57 is selectively etched.

続いて、同図(b)に示すように、再形成された第二のレジスト61を全てアッシングし、ソース電極53上,ドレイン電極54上,ソース配線55上,ドレイン配線56上及び画素電極57上に形成された、金属酸化物層68及び金属層60からなる補助導電層を露出させる(図1のステップS6)。 Subsequently, as shown in FIG. (B), the second resist 61 is reformed all ashing, on the source electrode 53, on the drain electrode 54, on the source wiring 55, drain wiring 56 and on the pixel electrodes 57 It formed thereon to expose the auxiliary conductive layer composed of a metal oxide layer 68 and the metal layer 60 (step S6 in FIG. 1). すなわち、金属酸化物層68及び金属層60からなるソース電極用補助電極531,ドレイン電極用補助電極541,ソース配線用補助配線551,ドレイン配線用補助配線561が露出する(図8参照)。 That is, the source electrode auxiliary electrode 531 made of a metal oxide layer 68 and the metal layer 60, the drain electrode auxiliary electrode 541, a source wire auxiliary wiring 551, the drain wiring auxiliary wiring 561 is exposed (see FIG. 8). 図7(b)に示す、ドレイン電極54,チャンネル部46,ソース電極53,ソース配線55及び画素電極57は、図8におけるC−C断面を示しており、ドレイン配線56は、D−D断面を示している。 Figure 7 (b), the drain electrode 54, the channel part 46, the source electrode 53, a source wiring 55 and the pixel electrodes 57 shows a section C-C in FIG. 8, the drain wiring 56, D-D cross-section the shows.

次に、図1に示すように、保護用絶縁膜70及び第三のレジスト71を順次積層し(ステップS7)、第三のマスク72を用いて、ドレイン配線パッド58,ゲート配線パッド25及び画素電極57を露出させる(ステップS8)。 Next, as shown in FIG. 1, sequentially laminating a protective insulating film 70 and the third resist 71 (step S7), and by using the third mask 72, the drain wire pad 58, the gate wire pad 25 and the pixel exposing the electrode 57 (step S8).
次に、第三のハーフトーンマスク72を用いた処理について、図面を参照して説明する。 Next, treatment using the third half-tone mask 72 will be described with reference to the drawings.

図9は、本発明の第一実施形態にかかるTFT基板の製造方法の、第三のマスクを用いた処理を説明するための概略図であり、(a)は保護用絶縁膜成膜/第三のレジスト塗布された断面図を、(b)は露光/現像された断面図を示している。 Figure 9 is a method for producing a TFT substrate according to a first embodiment of the present invention, a schematic view for explaining treatment using a third mask, (a) the protective insulating film deposited is / second the resist coated sectional view of a three, (b) is a cross-sectional view after exposure / development.
同図(a)において、まず、再形成された第二のレジスト61がアッシングされたTFT基板1に(通常、TFT基板1の上方全面に)、グロー放電CVD法により、窒化シリコン(SiNx)膜である保護用絶縁膜70を膜厚約200nm堆積する。 In FIG. (A), first, the TFT substrate 1 in which a second resist 61 is reformed is ashed (usually over the entire surface of the TFT substrate 1), by the glow discharge CVD method, a silicon nitride (SiNx) film the to a thickness of about 200nm is deposited protective insulating film 70 is. 放電ガスとしては、SiH −NH −N 系の混合ガスを用いる。 The discharge gas used SiH 4 -NH 3 -N 2 -based mixed gas. 続いて、保護用絶縁膜70上に、第三のレジスト71を積層する(ステップS7)。 Subsequently, on the protective insulating film 70, laminating the third resist 71 (step S7).

次に、同図(b)に示すように、第三のマスク72によって、第三のレジスト71を所定の形状に形成する(ステップS8)。 Next, as shown in FIG. (B), the third mask 72, to form a third resist 71 into a predetermined shape (step S8). 第三のレジスト71は、画素電極57,ドレイン配線パッド58及びゲート配線パッド25上を除く全ての保護用絶縁膜70を覆う形状に形成される。 Third resist 71 is formed into a shape that covers all the protective insulating film 70 except the pixel electrode 57, the drain wire pad 58 and the gate wire pad 25 above.

図10は、本発明の第一実施形態にかかるTFT基板の製造方法の、第三のマスクを用いた処理を説明するための概略図であり、(a)は第五のエッチングされた断面図を、(b)は第三のレジスト剥離された断面図を示している。 Figure 10 is a method for producing a TFT substrate according to a first embodiment of the present invention, a schematic view for explaining treatment using a third mask, (a) shows the cross-sectional view after fifth etching the, (b) is a cross-sectional view after peeling off of a third resist.
同図(a)において、第五のエッチングとして、第三のレジスト71及びCHF(CF ,CHF ガスなど)を用いて、画素電極57及びドレイン配線パッド58上の保護用絶縁膜70、並びに、ゲート配線パッド25上の保護用絶縁膜70及びゲート絶縁膜30をドライエッチングし、画素電極57,ドレイン配線パッド58及びゲート配線パッド25を露出させる(図1のステップS8)。 In FIG. (A), as a fifth etching, using the third resist 71 and CHF (such as CF 4, CHF 3 gas), the protective insulating film 70 on the pixel electrode 57 and the drain wire pad 58, and the protective insulating film 70 and the gate insulating film 30 on the gate wire pad 25 is dry-etched to expose the pixel electrode 57, the drain wire pad 58 and the gate wire pad 25 (step S8 in FIG. 1).

次に、同図(b)に示すように、第三のレジスト71をアッシングすると、基板10上に、画素電極57,ドレイン配線パッド58及びゲート配線パッド25上を除き、保護用絶縁膜70が露出する(図11参照)。 Next, as shown in FIG. (B), when ashing the third resist 71 on the substrate 10, pixel electrodes 57, except for the drain wire pad 58 and the gate wire pad 25 above, the protective insulating film 70 exposed (see FIG. 11). 図10(b)に示す、ドレイン電極54,チャンネル部46,ゲート電極23,ソース電極53,ソース配線55及び画素電極57は、図11におけるE−E断面を示しており、ドレイン配線パッド58は、F−F断面を示しており、ゲート配線パッド25は、G−G断面を示している。 Figure 10 (b), the drain electrode 54, the channel part 46, the gate electrode 23, source electrode 53, a source wiring 55 and the pixel electrodes 57 shows an E-E cross section in FIG. 11, the drain wire pad 58 shows the F-F cross section, a gate wire pad 25 shows a cross-section G-G.

このように、本実施形態のTFT基板1の製造方法によれば、製造工程の工程数を削減することによって、製造コストを大幅に低減でき、また、チャンネル部46のn型酸化物半導体層40の上部が、保護用絶縁膜70により保護されているので、長期間にわたり安定に作動させることができる。 Thus, according to the manufacturing method of the TFT substrate 1 of this embodiment, by reducing the number of steps in the production process, can significantly reduce the manufacturing cost, also, n channel section 46-type oxide semiconductor layer 40 top, because it is protected by the protective insulating film 70 can be stably operated over a long term. さらに、基板10上に、ゲート電極・配線用薄膜20,ゲート絶縁膜30,第一の酸化物層としてのn型酸化物半導体層40及び第一のレジスト41を一括成膜するので、ゲート絶縁膜30とn型酸化物半導体層40の界面に不純物が混入するといった不具合を防止でき、活性層となるn型酸化物半導体層40の品質が向上し、TFT基板1の動作安定性を高めることができる。 Furthermore, on the substrate 10, the gate electrode and wiring for the thin film 20, the gate insulating film 30, since the n-type oxide semiconductor layer 40 and the first resist 41 as the first oxide layer bulk deposition, the gate insulating can prevent a problem impurities at the interface of the film 30 and the n-type oxide semiconductor layer 40 is mixed, and improved the quality of the n-type oxide semiconductor layer 40 serving as an active layer, to increase the operational stability of the TFT substrate 1 can.
また、n型酸化物半導体層40が、所定の位置、すなわち、 ゲート電極23、及び、該ゲート電極23の側面に陽極酸化により形成された陽極酸化部26上のゲート絶縁膜30上のみ形成されることとなるので、ゲート配線24どうしが干渉する(クロストーク)といった心配を排除することができる。 Further, n-type oxide semiconductor layer 40 is a predetermined position, i.e., the gate electrode 23, and is formed only on the gate insulating film 30 on the anodized portion 26 formed by anodic oxidation on the side surfaces of the gate electrode 23 since the Rukoto, it is possible to do gate wiring 24 is to eliminate the concern for occurrence of interference (cross talk). さらに、保護用絶縁膜70が形成されているので、TFT基板1に、有機EL材料,電極及び保護膜を設けることにより、有機電界発光装置を容易に得ることができる。 Further, since the protective insulating film 70 is formed, the TFT substrate 1, an organic EL material, by providing the electrode and the protective film can be readily obtained an organic electroluminescent device.
さらに、金属酸化物層68及び金属層60からなるソース電極用補助電極531,ドレイン電極用補助電極541,ソース配線用補助配線551及びドレイン配線用補助配線561を形成することにより、ソース電極53,ドレイン電極54,ソース配線55及びドレイン配線56の電気抵抗を低減することができ、信頼性を向上させることができるとともに、エネルギー効率の低下を抑制することができる。 Further, by forming the metal oxide layer 68 and the source electrode auxiliary electrode 531 made of a metal layer 60, the drain electrode auxiliary electrode 541, a source wire auxiliary wiring 551 and the drain wiring auxiliary wiring 561, the source electrode 53, drain electrode 54, it is possible to reduce the electric resistance of the source wiring 55 and drain wiring 56, it is possible to improve the reliability, it is possible to suppress a decrease in energy efficiency.

[TFT基板の製造方法における第二実施形態] [Second embodiment of the method for producing a TFT substrate]
図12は、本発明の第二実施形態にかかるTFT基板の製造方法を説明するための概略フローチャート図を示している。 Figure 12 shows a schematic flow chart for explaining a method for producing a TFT substrate according to a second embodiment of the present invention.
同図において、まず、基板10上に、ゲート電極・配線用薄膜20,ゲート絶縁膜30,第一の酸化物層としてのn型酸化物半導体層40,第二の酸化物層としての酸化物導電体層50及び第一のレジスト51を順次積層し(ステップS11)、次に、第一のハーフトーンマスク52を用いて、ゲート電極23及びゲート配線24を形成し(ステップS12)、続いて、第一のレジスト51を再形成し、ゲート配線24上方の酸化物導電体層50及びn型酸化物半導体層40をエッチングし、さらに、ゲート電極23及びゲート配線24を陽極酸化により酸化させる(ステップS13)。 In the figure, first, the substrate on the 10, the gate electrode and wiring for the thin film 20, the gate insulating film 30, n-type oxide semiconductor layer 40 as the first oxide layer, the oxide of the second oxide layer conductive layer sequentially stacked 50 and the first resist 51 (step S11), and then, using a first half-tone mask 52, to form the gate electrode 23 and the gate wiring 24 (step S12), the subsequently , a first resist 51 is reformed, the gate wiring 24 above the oxide conductor layer 50 and the n-type oxide semiconductor layer 40 is etched, and further, the gate electrode 23 and the gate wire 24 is oxidized by anodic oxidation ( step S13).
次に、第一のハーフトーンマスク52を用いた処理について、図面を参照して説明する。 Next, treatment using the first half-tone mask 52 will be described with reference to the drawings.

(第一のハーフトーンマスクを用いた処理) (Treatment using the first half-tone mask)
図13は、本発明の第二実施形態にかかるTFT基板の製造方法の、第一のハーフトーンマスクを用いた処理を説明するための概略図であり、(a)は処理前のガラス基板の断面図を、(b)はゲート電極・配線用薄膜成膜/ゲート絶縁膜成膜/n型酸化物半導体層成膜/酸化物導電体層成膜/第一のレジスト塗布された断面図を、(c)はハーフトーン露光/現像された断面図を示している。 Figure 13 is a method for producing a TFT substrate according to a second embodiment of the present invention, a schematic view for explaining treatment using a first half-tone mask, (a) shows the glass substrate before the treatment the cross-sectional view, the (b) is a cross-sectional view after application of a resist of the gate electrode and wiring for the thin film deposition / gate insulating film forming / n-type oxide semiconductor layer / oxide conductor layer / after the first , and (c) shows after half-tone exposure / development cross-sectional view.
同図(a)において、まず、透光性のガラス基板10が用意される。 In FIG. (A), first, a glass substrate 10 of the light-transmissive are provided.

次に、同図(b)に示すように、ガラス基板10上に、ゲート電極23及びゲート配線24となるゲート電極・配線用薄膜20,ゲート絶縁膜30,第一の酸化物層としてのn型酸化物半導体層40,第二の酸化物層としての酸化物導電体層50、並びに、第一のレジスト41を順次積層する(ステップS1)。 Next, as shown in FIG. (B), on the glass substrate 10, a gate electrode and wiring for the thin film 20 serving as the gate electrode 23 and the gate wire 24, the gate insulating film 30, n as the first oxide layer type oxide semiconductor layer 40, the oxide conductor layer 50 as the second oxide layer, and are sequentially stacked a first resist 41 (step S1).
すなわち、ガラス基板10上に、高周波スパッタリング法を用いて、Al(アルミニウム)−Ce(セリウム)を積層し、膜厚約300nmの金属薄膜からなるゲート電極・配線用薄膜(ゲート電極及びゲート配線用薄膜)20を形成する。 That is, on the glass substrate 10, using a high frequency sputtering method, Al (aluminum) -Ce (cerium) laminating a film thickness of about 300nm for the gate electrode and wiring for the thin film made of a metal thin film (the gate electrode and the gate line thin film) to form a 20.

続いて、ゲート電極・配線用薄膜20上に、グロー放電CVD(化学蒸着法)法により、窒化シリコン(たとえば、SiN など)膜であるゲート絶縁膜30を膜厚約300nm堆積させる。 Subsequently, on the gate electrode and wiring for the thin film 20, by glow discharge CVD (Chemical Vapor Deposition) method, a silicon nitride (e.g., SiN X or the like) of the gate insulating film 30 is a film thickness of about 300nm is deposited a film. この際、放電ガスとして、SiH −NH −N 系の混合ガスを用いる。 At this time, as a discharge gas, a SiH 4 -NH 3 -N 2 -based mixed gas.

次に、第一の酸化物層として、ゲート絶縁膜30上に、酸化インジウム−酸化亜鉛−酸化ガリウム(In :ZnO:Ga =約90:3:7wt%)ターゲットを用いて、高周波スパッタリング法により、酸素約10%、アルゴン約90%、基板温度約200℃を超えない条件で(すなわち、n型酸化物半導体層40を結晶化させない条件で)厚み約100nmのn型酸化物半導体層(活性層)40を形成する。 Next, a first oxide layer on the gate insulating film 30, indium - zinc oxide - gallium oxide (In 2 O 3: ZnO: Ga 2 O 3 = about 90: 3: 7wt%) using a target Te, by high-frequency sputtering method, oxygen about 10% argon 90%, under the condition that not more than about 200 ° C. the substrate temperature (i.e., the n-type oxide semiconductor layer 40 under the conditions do not crystallize) n-type having a thickness of about 100nm the oxide semiconductor layer to form the (active layer) 40. 続いて、n型酸化物半導体層40上に、酸化インジウム−酸化亜鉛−酸化スズ(In :ZnO:SnO =約60:20:20wt%)ターゲットを用いて、高周波スパッタリング法により、酸素約1%、アルゴン約99%、さらに、酸化物導電体層50を結晶化させない条件で厚み約120nmの酸化物半導体層50を形成する。 Subsequently, on the n-type oxide semiconductor layer 40, indium oxide - zinc oxide - tin oxide (In 2 O 3: ZnO: SnO 2 = about 60: 20: 20wt%) with a target by the high-frequency sputtering method, oxygen about 1% argon to about 99%, further, the oxide semiconductor layer 50 with a thickness of about 120nm in conditions that do not crystallize an oxide conductor layer 50. なお、この酸化物導電体層 0のエネルギーギャップは、約3.2eVであった。 Note that the energy gap of the oxide conductor layer 5 0 was about 3.2 eV.
次に、酸化物導電体層50上に、第一のレジスト51を積層する(ステップS1)。 Then, on the oxide conductor layer 50, laminating the first resist 51 (step S1).

次に、同図(c)に示すように、第一のハーフトーンマスク52及びハーフトーン露光によって、第一のレジスト51を所定の形状に形成する(ステップS12)。 Next, as shown in FIG. (C), the first half-tone mask 52 by half-tone exposure forming a first resist 51 in a predetermined shape (Step S12). 第一のレジスト51は、ゲート電極23及びゲート配線24を覆い、かつ、ハーフトーンマスク部521によって、ゲート配線24を覆う部分が他の部分より薄い形状に形成される。 The first resist 51 covers the gate electrode 23 and the gate wire 24, and by a half-tone mask part 521, the portion covering the gate wire 24 is thinner than other parts.

図14は、本発明の第二実施形態にかかるTFT基板の製造方法の、第一のハーフトーンマスクを用いた処理を説明するための概略図であり、(a)は第一のエッチング/第一のレジスト再形成された断面図を、(b)は第二のエッチング/第一のレジスト剥離された断面図を、(c)はゲート配線・電極の陽極酸化された断面図を示している。 Figure 14 is a method for producing a TFT substrate according to a second embodiment of the present invention, a schematic view for explaining treatment using a first half-tone mask, (a) shows the first etching / second a cross-sectional view after first resist remodeling, shows (b) is a sectional view of the cross-sectional view after the resist stripping the second etching / first, which is anodized in (c) is a gate wiring electrode .
同図(a)において、まず、第一のエッチングとして、第一のレジスト41(図13の(c)参照)を用いて、蓚酸水溶液により(結晶化されていない)酸化物導電体層50及び(結晶化されていない)n型酸化物半導体層40をエッチングし、次に、CHF(CF ,CHF ガスなど)を用いたリアクティブイオンエッチング法(ドライエッチング)によりゲート絶縁膜30をエッチングし、続いて、燐酸,酢酸及び硝酸からなる混酸により、ゲート電極・配線用薄膜20をエッチングする。 In FIG. (A), first, as the first etching, using a ((c) see FIG. 13) a first resist 41, the oxalic acid aqueous solution (non-crystallized) oxide conductor layer 50 and (non-crystallized) by etching the n-type oxide semiconductor layer 40, then etching the gate insulating film 30 by CHF (CF 4, CHF 3 gas, etc.) reactive ion etching method using (dry etching) and, subsequently, phosphoric acid, by a mixed acid consisting of acetic acid and nitric acid, to etch the gate electrode and wiring for the thin film 20. 上記エッチングによって、ゲート電極23及びゲート配線24を形成する(ステップS12)。 By the etching to form the gate electrode 23 and the gate wire 24 (Step S12). 続いて、第一のレジスト51(図13の(c)参照)のうちハーフトーン露光により薄く形成されたゲート配線24上のレジストをアッシングし、第一のレジスト51を再形成する(図1のステップS13)。 Subsequently, the first resist 51 resist on the gate wiring 24 which is thinner by half-tone exposure of (FIG. 13 (c) refer) to ashing to reform the first resist 51 (in FIG. 1 step S13).

次に、同図(b)に示すように、第二のエッチングとして、再形成された第一のレジスト41及び蓚酸水溶液を用いて、ゲート配線24の上方の酸化物導電体層50及びn型酸化物半導体層40をエッチングし、続いて、再形成された第一のレジスト51をアッシングする。 Next, as shown in FIG. (B), as the second etching, using the first resist 41 and an aqueous oxalic acid solution which is re-formed, the oxide conductor layer 50 and the n-type upper gate wiring 24 the oxide semiconductor layer 40 is etched, followed by ashing the first resist 51 is reformed.

次に、同図(c)に示すように、ゲート電極23及びゲート配線24を陽極酸化させる(ステップS13)。 Next, as shown in FIG. (C), the gate electrode 23 and the gate wire 24 is anodized (step S13). すなわち、同図(b)における、上面がゲート絶縁膜30で覆われ側面が露出したゲート電極23及びゲート配線24は、側面が所定の深さまで酸化され、絶縁性を有する陽極酸化部26が形成される。 That is, in FIG. (B), the gate electrode 23 and the gate wire 24 covered side is exposed by the gate insulating film 30 is the upper surface, the side surface is oxidized to a predetermined depth, the anodized portion 26 having an insulating property formed It is. これにより、ゲート電極23及びゲート配線24は、後工程においてさらに積層される(第三の酸化物層としての)酸化物導電体層50に対して絶縁される。 Thus, the gate electrode 23 and the gate wire 24 is further laminated in a later step (of the third oxide layer) is insulated with respect to the oxide conductor layer 50. なお、図14(c)に示す、ゲート電極23は、図15におけるH−H断面を示しており、ゲート配線24は、I−I断面を示している。 Incidentally, shown in FIG. 14 (c), the gate electrode 23 indicates the H-H cross section in FIG. 15, the gate wiring 24 shows the I-I cross section.
続いて、図示してないが、ゲート絶縁膜30及び陽極酸化部26により絶縁されたゲート電極23及びゲート配線24を形成した後、熱処理(たとえば、200℃以上350℃以下で)によりゲート電極・配線用薄膜20のAlの抵抗値を下げ、かつ、n型酸化物半導体層40を結晶化させる。 Subsequently, although not shown, after forming the gate insulating film 30 and the gate electrode 23 and the gate wiring 24 which is insulated by anodic oxidation unit 26, a heat treatment (e.g., at 200 ° C. or higher 350 ° C. or less) by the gate electrode, lowering the resistance of the Al of the wiring film 20, and the n-type oxide semiconductor layer 40 is crystallized.

また、本実施形態では、基板10上に、ゲート電極・配線用薄膜20,ゲート絶縁膜30,n型酸化物半導体層40,酸化物導電体層50及び第一のレジスト51を一括成膜する。 Further, in the present embodiment, on the substrate 10, the gate electrode and wiring for the thin film 20, the gate insulating film 30, n-type oxide semiconductor layer 40, collectively forming the oxide conductor layer 50 and the first resist 51 . これにより、ゲート絶縁膜30とn型酸化物半導体層40の界面及びn型酸化物半導体層40と酸化物導電体層50の界面に不純物が混入されないので、活性層となるn型酸化物半導体層40の品質が向上し、TFT基板1aの動作安定性を高めることができる。 Thus, since the impurity at the interface of the gate insulating film 30 and the interface and the n-type oxide semiconductor layer 40 and the n-type oxide semiconductor layer 40 oxide conductor layer 50 is not mixed, the n-type oxide serving as an active layer a semiconductor improved quality of the layer 40, it is possible to enhance the operation stability of the TFT substrate 1a. すなわち、本実施形態のTFT基板1aは、上記TFT基板1と比べて、n型酸化物半導体層40の下面及び上面の界面に不純物が混入されないので、活性層となるn型酸化物半導体層40の品質がさらに向上し、耐久性及び動作安定性をさらに向上させることができる。 That, TFT substrate 1a of the present embodiment, as compared with the TFT substrate 1, since the impurity at the interface of lower surface and the upper surface of the n-type oxide semiconductor layer 40 is not mixed, the active layer n-type oxide semiconductor layer 40 and the quality is further improved, it is possible to further improve the durability and operation stability.

次に、図12に示すように、第三の酸化物層としての酸化物導電体層50,補助導電層としての金属層60及び金属酸化物層68、並びに、第二のレジスト61を順次積層し(ステップS14)、次に、第二のハーフトーンマスク62を用いて、ソース電極53,ドレイン電極54,ソース配線55,ドレイン配線56及び画素電極57、並びに、チャンネル部46を形成し(ステップS15)、続いて、第二のレジスト61を再形成し、画素電極57上の金属層60を選択エッチングして、画素電極57を露出させる(ステップS16)。 Next, as shown in FIG. 12, the third oxide conductor layer 50 as an oxide layer, a metal layer 60 and the metal oxide layer 68 as an auxiliary conductive layer, and, successively laminated a second resist 61 and (step S14), and then, using a second half-tone mask 62, source electrode 53, drain electrode 54, source wiring 55, drain wiring 56 and the pixel electrode 57, and a channel portion 46 formed (step S15), then, the second resist 61 is reformed, by selective etching of the metal layer 60 on the pixel electrode 57, to expose the pixel electrode 57 (step S16).
次に、第二のハーフトーンマスク62を用いた処理について、図面を参照して説明する。 Next, treatment using the second half-tone mask 62 will be described with reference to the drawings.

(第二のハーフトーンマスクを用いた処理) (Treatment using a second half-tone mask)
図16は、本発明の第二実施形態にかかるTFT基板の製造方法の、第二のハーフトーンマスクを用いた処理を説明するための概略図であり、(a)は酸化物導電体層成膜/金属層成膜/金属酸化物層成膜/第二のレジスト塗布された断面図を、(b)はハーフトーン露光/現像された断面図を示している。 Figure 16 is a method for producing a TFT substrate according to a second embodiment of the present invention, a schematic view for explaining treatment using a second half-tone mask, (a) shows the oxide conductor SoNaru the film / metal layer / metal oxide layer / second resist coating cross-section view of, (b) is a cross-sectional view after half-tone exposure / development.
同図(a)において、まず、ガラス基板10、並びに、先に積層され露出した酸化物導電体層50及びゲート絶縁膜30上に、先に積層した酸化物導電体層50と同じ条件で、新たな酸化物導電体層50を積層する。 In FIG. (A), first, a glass substrate 10, and, on the oxide conductor layer 50 and the gate insulating film 30 is exposed are stacked above, under the same conditions as the oxide conductor layer 50 laminated above, laminating a new oxide conductor layer 50. すなわち、酸化インジウム−酸化亜鉛−酸化スズ(In :ZnO:SnO =約60:20:20wt%)ターゲットを用いて、高周波スパッタリング法により、酸素約1%、アルゴン約99%、さらに、酸化物導電体層50を結晶化させない条件で厚み約120nmの新たな酸化物半導体層50を形成する。 That is, indium oxide - zinc oxide - tin oxide (In 2 O 3: ZnO: SnO 2 = about 60: 20: 20wt%) with a target by the high-frequency sputtering method, oxygen of about 1% argon to about 99%, more to form a new oxide semiconductor layer 50 with a thickness of about 120nm in conditions that do not crystallize an oxide conductor layer 50. これにより、ゲート電極23の上方の(二度の積層により形成された)酸化物導電体層50の厚さは、約240nmとなる。 Thus, the thickness of the upper (formed by lamination of twice) oxide conductor layer 50 of the gate electrode 23 is about 240 nm.

次に、酸化物導電体層50上に、上記実施形態と同様な方法により、補助導電層となる金属層(Mo/Al/Mo)60を、約300nm(Mo/Al/Mo層がそれぞれ厚さ約50nm/200nm/50nm)に成膜し、続いて、金属層60を保護するとともに導電性を有する金属酸化物層68(厚み約50nm)を成膜する。 Then, on the oxide conductor layer 50 by the same process as the above embodiment, the metal layer serving as the auxiliary conductive layer (Mo / Al / Mo) 60, about 300nm (Mo / Al / Mo layer thickness respectively deposited to about 50nm / 200nm / 50nm) is followed by forming a metal oxide layer 68 having conductivity (thickness of about 50 nm) to protect the metal layer 60.
次に、金属酸化物層68上に、第二のレジスト61を積層する(ステップS14)。 Then, on the metal oxide layer 68, laminating the second resist 61 (step S14).

次に、同図(b)に示すように、第二のハーフトーンマスク62及びハーフトーン露光によって、第二のレジスト61を所定の形状に形成する(図12のステップS15)。 Next, as shown in FIG. (B), the second half-tone mask 62 by half-tone exposure to form a second resist 61 in a predetermined shape (step S15 in FIG. 12). 第二のレジスト61は、ソース電極53,ドレイン電極54,ソース配線55,ドレイン配線56及び画素電極57の上方を覆い、かつ、ハーフトーンマスク部621によって、画素電極57の上方を覆う部分が他の部分より薄い形状に形成される。 The second resist 61 covers the upper source electrode 53, drain electrode 54, source wiring 55, drain wiring 56 and the pixel electrode 57, and, by a half-tone mask part 621, the portion covering the upper side of the pixel electrode 57 other It is formed thinner shape of the portion.

図17は、本発明の第二実施形態にかかるTFT基板の製造方法の、第二のハーフトーンマスクを用いた処理を説明するための概略図であり、(a)は第三のエッチングされた断面図を、(b)は第二のレジストの再形成/第四のエッチング/第二のレジスト剥離された断面図を示している。 Figure 17 is a method for producing a TFT substrate according to a second embodiment of the present invention, a schematic view for explaining treatment using a second half-tone mask, (a) shows the after third etching the cross-sectional view, (b) is a cross-sectional view after reformation / fourth etching / second resist peeling of the second resist.
同図(a)において、上記実施形態と同様の方法にて、まず、第三のエッチングとして、第二のレジスト61、並びに、燐酸,酢酸及び硝酸からなる混酸を用いて、金属酸化物層68及び金属層60をエッチングし、次に、第二のレジスト61及び蓚酸水溶液を用いて、酸化物導電体層50を選択エッチングする。 In FIG. (A), in the same manner as the above embodiment, first, as the third etching, the second resist 61, and, by using a mixed acid consisting of phosphoric acid, acetic acid and nitric acid, the metal oxide layer 68 and a metal layer 60 is etched, then, by using the second resist 61 and an aqueous oxalic acid solution, selective etching of the oxide conductor layer 50. これにより、所望するドレイン電極54,チャンネル部46,ソース電極53,ソース配線55,ドレイン配線56及び画素電極57を形成するとともに、金属酸化物層68及び金属層60からなるソース電極用補助電極531,ドレイン電極用補助電極541,ソース配線用補助配線551,ドレイン配線用補助配線561を形成する(図12のステップS15)。 Thus, the desired drain electrode 54, the channel part 46, the source electrode 53, a source wiring 55, thereby forming a drain wiring 56 and the pixel electrode 57, the source electrode auxiliary electrode 531 made of a metal oxide layer 68 and metal layer 60 , the drain electrode auxiliary electrode 541, a source wire auxiliary wiring 551, a drain wiring auxiliary wiring 561 (step S15 in FIG. 12).

次に、同図(b)に示すように、上記第二のレジスト61を再形成し(すなわち、第二のレジスト61のうちハーフトーン露光により薄く形成された画素電極57上のレジストをアッシングし) 、続いて、第四のエッチングとして、再形成された第二のレジスト61、並びに、燐酸,酢酸及び硝酸からなる混酸を用いて、画素電極57上の金属酸化物層68及び金属層60に対して選択エッチングを行い、画素電極57を露出させ(図12におけるステップS16)、さらに、再形成された第二のレジスト61を全てアッシングする。 Next, as shown in FIG. (B), and re-forming the second resist 61 (i.e., resist ashing on the pixel electrode 57 which is formed thin by half-tone exposure of the second resist 61 ), followed by a fourth etching, the second resist 61 is reformed, and phosphoric acid, using a mixed acid consisting of acetic acid and nitric acid, the metal oxide layer 68 and the metal layer 60 on the pixel electrode 57 perform selective etching for, to expose the pixel electrode 57 (step S16 in FIG. 12), furthermore, all the second resist 61 is reformed ashing. これにより、金属酸化物層68及び金属層60からなるソース電極用補助電極531,ドレイン電極用補助電極541,ソース配線用補助配線551,ドレイン配線用補助配線561が露出する(図8参照)。 Thus, the source electrode auxiliary electrode 531 made of a metal oxide layer 68 and the metal layer 60, the drain electrode auxiliary electrode 541, a source wire auxiliary wiring 551, the auxiliary wiring 561 is exposed for the drain wiring (see FIG. 8). 図17(b)に示す、ドレイン電極54,チャンネル部46,ソース電極53,ソース配線55及び画素電極57は、図8におけるC−C断面を示しており、ドレイン配線56は、D−D断面を示している。 Shown in FIG. 17 (b), the drain electrode 54, the channel part 46, the source electrode 53, a source wiring 55 and the pixel electrodes 57 shows a section C-C in FIG. 8, the drain wiring 56, D-D cross-section the shows.

次に、図12に示すように、保護用絶縁膜70及び第三のレジスト71を順次積層し(ステップS17)、第三のマスク72を用いて、ドレイン配線パッド58,ゲート配線パッド25及び画素電極57を露出させる(ステップS18)。 Next, as shown in FIG. 12, sequentially laminated the protective insulating film 70 and the third resist 71 (step S17), using the third mask 72, the drain wire pad 58, the gate wire pad 25 and the pixel exposing the electrode 57 (step S18).
次に、第三のハーフトーンマスク72を用いた処理について、図面を参照して説明する。 Next, treatment using the third half-tone mask 72 will be described with reference to the drawings.

図18は、本発明の第二実施形態にかかるTFT基板の製造方法の、第三のマスクを用いた処理を説明するための概略図であり、(a)は保護用絶縁膜成膜/第三のレジスト塗布/露光/現像された断面図を、(b)は第五のエッチング/第三のレジスト剥離された断面図を示している。 Figure 18 is a method for producing a TFT substrate according to a second embodiment of the present invention, a schematic view for explaining treatment using a third mask, (a) the protective insulating film deposited is / second the resist coating / exposure / after development; three shows (b) is a cross-sectional view after the resist stripping the fifth etching / third.
同図(a)において、上記実施形態と同様な方法にて、まず、再形成された第二のレジスト61がアッシングされたTFT基板1aに、保護用絶縁膜70を膜厚約200nm堆積し、続いて、保護用絶縁膜70上に、第三のレジスト71を積層する(ステップS17)。 In FIG. (A), in the same manner as the above embodiment, first, the TFT substrate 1a, a second resist 61 is reformed is ashed, the protective insulating film 70 with a thickness of about 200nm is deposited, Subsequently, on the protective insulating film 70, laminating the third resist 71 (step S17). 次に、第三のマスク72によって、第三のレジスト71を所定の形状に形成する(ステップS18)。 Next, the third mask 72, to form a third resist 71 into a predetermined shape (Step S18). 第三のレジスト71は、画素電極57,ドレイン配線パッド58及びゲート配線パッド25上を除く全ての保護用絶縁膜70を覆う形状に形成される。 Third resist 71 is formed into a shape that covers all the protective insulating film 70 except the pixel electrode 57, the drain wire pad 58 and the gate wire pad 25 above.

次に、同図(b)に示すように、第五のエッチングとして、第三のレジスト71及びCHF(CF ,CHF ガスなど)を用いて、画素電極57及びドレイン配線パッド58上の保護用絶縁膜70、並びに、ゲート配線パッド25上の保護用絶縁膜70及びゲート絶縁膜30をドライエッチングし、画素電極57,ドレイン配線パッド58及びゲート配線パッド25を露出させる(図12のステップS18)。 Next, as shown in FIG. (B), as the fifth etching, using the third resist 71 and CHF (such as CF 4, CHF 3 gas), protected on the pixel electrode 57 and the drain wire pad 58 use insulating film 70, as well as step S18 in which the gate wire pad the protective insulating film 70 and the gate insulating film 30 on 25 is dry-etched, the pixel electrode 57, the drain wire pad 58 and exposing the gate wire pad 25 (FIG. 12 ). 続いて、第三のレジスト71をアッシングすると、図11に示すように、基板10上に、画素電極57,ドレイン配線パッド58及びゲート配線パッド25上を除き、保護用絶縁膜70が露出する。 Subsequently, when ashing the third resist 71, as shown in FIG. 11, on the substrate 10, pixel electrodes 57, except for the drain wire pad 58 and the gate wire pad 25 above, the protective insulating film 70 is exposed. 図18(b)に示す、ドレイン電極54,チャンネル部46,ゲート電極23,ソース電極53,ソース配線55及び画素電極57は、図11におけるE−E断面を示しており、ドレイン配線パッド58は、F−F断面を示しており、ゲート配線パッド25は、G−G断面を示している。 Shown in FIG. 18 (b), the drain electrode 54, the channel part 46, the gate electrode 23, source electrode 53, a source wiring 55 and the pixel electrodes 57 shows an E-E cross section in FIG. 11, the drain wire pad 58 shows the F-F cross section, a gate wire pad 25 shows a cross-section G-G.

このように、本実施形態のTFT基板1aの製造方法によれば、上記第一実施形態と比べて、n型酸化物半導体層40の下面及び上面の界面に不純物が混入されないので、活性層となるn型酸化物半導体層40の品質がさらに向上し、耐久性及び動作安定性をさらに向上させることができる。 Thus, according to the manufacturing method of the TFT substrate 1a of the present embodiment, as compared with the first embodiment, since the impurity at the interface of lower surface and the upper surface of the n-type oxide semiconductor layer 40 is not mixed, the active layer comprising n-type oxide quality of the semiconductor layer 40 is further improved, it is possible to further improve the durability and operation stability. なお、その他の効果は、ほぼ第一実施形態の効果と同様である。 The other effects are similar to those of the substantially first embodiment.

[TFT基板における第一実施形態] [First embodiment of a TFT substrate]
また、本発明は、TFT基板1の発明としても有効である。 The present invention is also effective as an invention of the TFT substrate 1.
第一実施形態にかかるTFT基板1は、図10(b)及び図11に示すように、ガラス基板10と、このガラス基板10上に形成され、上面がゲート絶縁膜30に覆われ、かつ、側面が陽極酸化されることにより(陽極酸化部26により)絶縁されたゲート電極23及びゲート配線24と、ゲート電極23上のゲート絶縁膜30上に形成された第一の酸化物層としてのn型酸化物半導体層40と、n型酸化物半導体層40上に、チャンネル部46によって隔てられて形成された第二の酸化物層としての酸化物導電体層50を備えている。 TFT substrate 1 according to the first embodiment, as shown in FIG. 10 (b) and 11, a glass substrate 10, are formed on the glass substrate 10, the upper surface is covered with the gate insulating film 30, and, by side is anodically oxidized (by anodization unit 26) the gate electrode 23 and the gate wiring 24 which is insulated, n as the first oxide layer formed on the gate insulating film 30 on the gate electrode 23 -type oxide semiconductor layer 40, and on the n-type oxide semiconductor layer 40, a second oxide conductor layer 50 as an oxide layer formed separated by a channel section 46. このようにすると、通常、ガラス基板10上に少なくともゲート電極・配線用薄膜20,ゲート絶縁膜30及びn型酸化物半導体層40が一括成膜され、ゲート絶縁膜30とn型酸化物半導体層40の界面に不純物が混入されないので、活性層となるn型酸化物半導体層40の品質が向上し、動作安定性を高めることができる。 In this way, usually, at least the gate electrode and the wiring film 20, the gate insulating film 30 and the n-type oxide semiconductor layer 40 is simultaneously formed on the glass substrate 10, a gate insulating film 30 and the n-type oxide semiconductor layer since impurities 40 interface are not mixed, and improved the quality of the n-type oxide semiconductor layer 40 serving as an active layer, it is possible to enhance the operational stability. また、TFTの活性層としてn型酸化物半導体層40を使用することにより、電流を流しても安定であり、電流制御により作動させる有機電界発光装置にとって有用である。 Further, by using the n-type oxide semiconductor layer 40 as the active layer of the TFT, it is stable even by applying a current, is useful for an organic EL apparatus which is operated under current control.

また、TFT基板1は、酸化物導電体層50が、ソース配線55,ドレイン配線56,ソース電極53,ドレイン電極54及び画素電極57を兼ねている。 Further, TFT substrate 1, the oxide conductor layer 50, also serves as a source wiring 55, drain wiring 56, the source electrode 53, the drain electrode 54 and the pixel electrode 57. このようにすると、製造する際に使用するマスク数を削減でき、製造工程が削減されることにより、生産効率が向上し製造原価のコストダウンを図ることができる。 In this way, it reduces the number of masks used in the production, by the production process is reduced, production efficiency is improved can be reduced and production cost.
さらに、TFT基板1は、TFT基板1の上方が保護用絶縁膜70によって覆われ、かつ、保護用絶縁膜70が、画素電極57,ドレイン配線パッド58及びゲート配線パッド25に対応する位置に開口部を有しており、チャンネル部46となるn型酸化物半導体層40の上部が、保護用絶縁膜70により保護されているので、長期間にわたり安定に作動することができる。 Further, the TFT substrate 1, the upper TFT substrate 1 is covered with the protective insulating film 70, and the protective insulating film 70, an opening at a position corresponding to the pixel electrode 57, the drain wire pad 58 and the gate wire pad 25 It has a section, the upper part of the n-type oxide semiconductor layer 40 serving as the channel section 46, since it is protected by the protective insulating film 70 can be stably operated for a long period of time. また、TFT基板1自体が保護用絶縁膜70を備えた構造となるので、液晶や有機EL材料などを利用した表示手段や発光手段を容易に製造可能なTFT基板1を提供することができる。 Further, since a structure in which the TFT substrate 1 itself provided with the protective insulating film 70, it is possible to provide a liquid crystal and an organic EL material such as a display unit or a light-emitting means it can be easily manufactured a TFT substrate 1 using.

また、TFT基板1は、n型酸化物半導体層40が、チャンネル部46に対応する所定の位置に形成されており、通常上述したように、n型酸化物半導体層40が、所定の位置にのみ形成されることとなるので、ゲート配線24どうしが干渉する(クロストーク)といった心配を排除することができる。 Further, TFT substrate 1, n-type oxide semiconductor layer 40 are formed in predetermined positions corresponding to the channel part 46, typically as described above, n-type oxide semiconductor layer 40, in place because and only being formed, it is possible to do the gate wiring 24 is eliminated concern for occurrence of interference (crosstalk).
さらに、酸化物導電体層50のエネルギーギャップが、3.0eV以上としてあり、画素電極57における光による誤動作を防止することができる。 Further, the energy gap of the oxide conductor layer 50 is located as above 3.0 eV, it is possible to prevent a malfunction caused by light in the pixel electrode 57.

また、TFT基板1は、ソース配線55,ドレイン配線56,ソース電極53及びドレイン電極54上に、金属酸化物層68及び金属層60からなるソース配線用補助配線551,ドレイン配線用補助配線561,ソース電極用補助電極531及びドレイン電極用補助電極541が形成されている。 Further, TFT substrate 1, a source wiring 55, drain wiring 56, on the source electrode 53 and drain electrode 54, the metal oxide layer 68 and the metal layer 60 source wire auxiliary wiring 551 made of, the drain wiring auxiliary wiring 561, the source electrode auxiliary electrode 531 and the drain electrode auxiliary electrode 541 is formed. このようにすると、各配線55,56や電極53,54の電気抵抗を低減することができ、信頼性を向上させることができるとともに、エネルギー効率の低下を抑制することができる。 In this way, it is possible to reduce the electric resistance of each wire 55, 56 and electrodes 53 and 54, it is possible to improve the reliability, it is possible to suppress a decrease in energy efficiency.
ここで、TFT基板1は、補助導電層が、金属層60と、この金属層60の上部に、金属層60を保護する補助導電層用金属酸化物層としての金属酸化物層68とを有する構成としてある。 Here, TFT substrate 1, the auxiliary conductive layer comprises a metal layer 60, on top of the metal layer 60, and a metal oxide layer 68 as an auxiliary conductive layer metal oxide layer that protects the metal layer 60 it is constituted. このようにすると、金属層60の腐蝕を防ぐとともに、耐久性を向上させることができる。 In this way, while preventing corrosion of the metal layer 60, thereby improving the durability.

このように、本実施形態のTFT基板1によれば、ゲート絶縁膜30とn型酸化物半導体層40の界面に不純物が混入されないので、活性層となるn型酸化物半導体層40の品質が向上し、動作安定性を高めることができる。 Thus, according to the TFT substrate 1 of this embodiment, since the impurity at the interface of the gate insulating film 30 and the n-type oxide semiconductor layer 40 is not mixed, the quality of the n-type oxide semiconductor layer 40 serving as an active layer improved, it is possible to enhance the operational stability. また、製造する際に使用するマスク数を削減でき、製造工程が削減されることにより、生産効率が向上し製造原価のコストダウンを図ることができる。 Further, it is possible to reduce the number of masks used in the production, by the production process is reduced, production efficiency is improved can be reduced and production cost. さらに、通常、n型酸化物半導体層40が、ゲート電極23の上方にのみ形成されることとなるので、ゲート配線24どうしが干渉する(クロストーク)といった心配を排除することができる。 Further, usually, n-type oxide semiconductor layer 40, so will be formed only above the gate electrode 23, it is possible to do the gate wiring 24 is eliminated concern for occurrence of interference (crosstalk).

[TFT基板における第二実施形態] [Second embodiment of a TFT substrate]
また、本発明は、TFT基板1aの発明としても有効である。 The present invention is also effective as an invention of a TFT substrate 1a.
第二実施形態にかかるTFT基板1aは、TFT基板1と比べると、図18(b)に示すように、ゲート電極23の上方における酸化物導電体層50の下部が、n型酸化物半導体層40とともに一括成膜される。 TFT substrate 1a according to the second embodiment differs from the TFT substrate 1, as shown in FIG. 18 (b), the lower portion of the oxide conductor layer 50 above the gate electrode 23, n-type oxide semiconductor layer 40 with the bulk deposition. これにより、n型酸化物半導体層40の下面及び上面の界面に不純物が混入されないので、活性層となるn型酸化物半導体層40の品質がさらに向上し、耐久性及び動作安定性をさらに向上させることができる。 Thus, since the impurity at the interface of lower surface and the upper surface of the n-type oxide semiconductor layer 40 is not mixed, and further improve the quality of the n-type oxide semiconductor layer 40 serving as an active layer, further improving the durability and operation stability it can be. なお、その他の効果は、上記第一実施形態のTFT基板1の効果とほぼ同様である。 The other effects are almost the same as the effect of the TFT substrate 1 of the first embodiment.

以上、本発明のTFT基板及びTFT基板の製造方法について、好ましい実施形態を示して説明したが、本発明に係るTFT基板及びTFT基板の製造方法は、上述した実施形態にのみ限定されるものではなく、本発明の範囲で種々の変更実施が可能であることは言うまでもない。 Although the TFT substrate and the method for producing a TFT substrate of the present invention, there is shown and described preferred embodiments, the manufacturing method of the TFT substrate and the TFT substrate according to the present invention is intended to be limited only to the embodiments described above without it is needless to say that various modifications can be carried out in the scope of the present invention.

本発明のTFT基板及びTFT基板の製造方法は、LCD(液晶表示装置)や有機EL表示装置に使用されるTFT基板及びTFT基板の製造方法に限定されるものではなく、たとえば、LCD(液晶表示装置)や有機EL表示装置以外の表示装置、あるいは、他の用途に使用されるTFT基板及びTFT基板の製造方法としても、本発明を適用することが可能である。 Method for producing a TFT substrate and TFT substrate of the present invention is not limited to the manufacturing method of the TFT substrate and the TFT substrate used in LCD (liquid crystal display) or an organic EL display device, for example, LCD (liquid crystal display device) and an organic EL display device other than the display device, or even as the manufacturing method of the TFT substrate and the TFT substrate to be used in other applications, it is possible to apply the present invention.

本発明の第一実施形態にかかるTFT基板の製造方法を説明するための概略フローチャート図を示している。 It shows a schematic flow chart for explaining a method for producing a TFT substrate according to a first embodiment of the present invention. 本発明の第一実施形態にかかるTFT基板の製造方法の、第一のハーフトーンマスクを用いた処理を説明するための概略図であり、(a)は処理前のガラス基板の断面図を、(b)はゲート電極・配線用薄膜成膜/ゲート絶縁膜成膜/n型酸化物半導体層成膜/第一のレジスト塗布された断面図を、(c)はハーフトーン露光/現像された断面図を示している。 Method for producing a TFT substrate according to a first embodiment of the present invention, a schematic view for explaining treatment using a first half-tone mask, the (a) is a cross-sectional view of the glass substrate before the treatment, (b) is a cross-sectional view after application of a resist of the gate electrode and wiring for the thin film deposition / gate insulating film forming / n-type oxide semiconductor layer / first, (c) has been half-tone exposure / It shows a cross-sectional view. 本発明の第一実施形態にかかるTFT基板の製造方法の、第一のハーフトーンマスクを用いた処理を説明するための概略図であり、(a)は第一のエッチング/第一のレジスト再形成された断面図を、(b)は第二のエッチング/第一のレジスト剥離された断面図を、(c)はゲート配線・電極の陽極酸化された断面図を示している。 Method for producing a TFT substrate according to a first embodiment of the present invention, a schematic view for explaining treatment using a first half-tone mask, (a) shows the re first etching / first resist the formed cross-sectional view, shows a (b) is a sectional view of the cross-sectional view after the resist stripping the second etching / first, which is anodized in (c) is a gate wiring and electrodes. 本発明の第一実施形態にかかるTFT基板の製造方法において、ゲート電極及びゲート配線が形成されたTFT基板の要部の概略平面図を示している。 The method of manufacturing a TFT substrate according to a first embodiment of the present invention, shows a schematic plan view of an essential part of a TFT substrate where the gate electrode and the gate wiring is formed. 本発明の第一実施形態にかかるTFT基板の製造方法の、第二のハーフトーンマスクを用いた処理を説明するための概略図であり、(a)は酸化物導電体層成膜/金属層成膜/金属酸化物層成膜/第二のレジスト塗布された断面図を、(b)はハーフトーン露光/現像された断面図を示している。 The TFT substrate manufacturing method of according to the first embodiment of the present invention, a schematic view for explaining treatment using a second half-tone mask, (a) shows the oxide conductor layer / metal layer the deposition / metal oxide layer / second resist coating cross-section view of, (b) is a cross-sectional view after half-tone exposure / development. 本発明の第一実施形態にかかるTFT基板の製造方法の、第二のハーフトーンマスクを用いた処理を説明するための概略図であり、(a)は第三のエッチングされた断面図を、(b)は第二のレジストの再形成された断面図を示している。 The TFT substrate manufacturing method of according to the first embodiment of the present invention, a schematic view for explaining treatment using a second half-tone mask, the (a) is a cross-sectional view after third etching, (b) is a cross-sectional view after reformation of a second resist. 本発明の第一実施形態にかかるTFT基板の製造方法の、第二のハーフトーンマスクを用いた処理を説明するための概略図であり、(a)は第四のエッチングされた断面図を、(b)は第二のレジスト剥離された断面図を示している。 Method for producing a TFT substrate according to a first embodiment of the present invention, a schematic view for explaining treatment using a second half-tone mask, the (a) is a cross-sectional view after fourth etching, (b) is a cross-sectional view after peeling off of a second resist. 本発明の第一実施形態にかかるTFT基板の製造方法において、ソース電極用補助電極,ドレイン電極用補助電極,ソース配線用補助配線,ドレイン配線用補助配線及び画素電極が露出したガラス基板の要部の概略平面図を示している。 The method of manufacturing a TFT substrate according to a first embodiment of the present invention, the source electrode auxiliary electrode, the drain electrode auxiliary electrode, for the source wire auxiliary lines, main portion of the glass substrate on which the auxiliary wiring and the pixel electrode for the drain wire exposed It shows a schematic plan view of a. 本発明の第一実施形態にかかるTFT基板の製造方法の、第三のマスクを用いた処理を説明するための概略図であり、(a)は保護用絶縁膜成膜/第三のレジスト塗布された断面図を、(b)は露光/現像された断面図を示している。 Method for producing a TFT substrate according to a first embodiment of the present invention, a schematic view for explaining treatment using a third mask, (a) the protective insulating film deposited is / third I resist coating a cross-sectional view after, (b) is a cross-sectional view after exposure / development. 本発明の第一実施形態にかかるTFT基板の製造方法の、第三のマスクを用いた処理を説明するための概略図であり、(a)は第五のエッチングされた断面図を、(b)は第三のレジスト剥離された断面図を示している。 Method for producing a TFT substrate according to a first embodiment of the present invention, a schematic view for explaining treatment using a third mask, the (a) is a cross-sectional view after fifth etching, (b ) is a cross-sectional view after peeling off of a third resist. 本発明の第一実施形態にかかるTFT基板の製造方法において、保護用絶縁膜,ソース・ドレイン配線パッド,ゲート配線パッド及び画素電極が露出したTFT基板の要部の概略平面図を示している。 In the TFT substrate manufacturing method of according to the first embodiment of the present invention, the protective insulating film, the source-drain wire pad, the gate wire pad and the pixel electrode is a schematic plan view of an essential part of the TFT substrate exposed. 本発明の第二実施形態にかかるTFT基板の製造方法を説明するための概略フローチャート図を示している。 It shows a schematic flow chart for explaining a method for producing a TFT substrate according to a second embodiment of the present invention. 本発明の第二実施形態にかかるTFT基板の製造方法の、第一のハーフトーンマスクを用いた処理を説明するための概略図であり、(a)は処理前のガラス基板の断面図を、(b)はゲート電極・配線用薄膜成膜/ゲート絶縁膜成膜/n型酸化物半導体層成膜/酸化物導電体層成膜/第一のレジスト塗布された断面図を、(c)はハーフトーン露光/現像された断面図を示している。 The second embodiment method of manufacturing a TFT substrate according to the present invention, a schematic view for explaining treatment using a first half-tone mask, the (a) is a cross-sectional view of the glass substrate before the treatment, (b) is a cross-sectional view after application of a resist of the gate electrode and wiring for the thin film deposition / gate insulating film forming / n-type oxide semiconductor layer / oxide conductor layer / after the first, (c) is a cross-sectional view after half-tone exposure / development. 本発明の第二実施形態にかかるTFT基板の製造方法の、第一のハーフトーンマスクを用いた処理を説明するための概略図であり、(a)は第一のエッチング/第一のレジスト再形成された断面図を、(b)は第二のエッチング/第一のレジスト剥離された断面図を、(c)はゲート配線・電極の陽極酸化された断面図を示している。 Method for producing a TFT substrate according to a second embodiment of the present invention, a schematic view for explaining treatment using a first half-tone mask, (a) shows the re first etching / first resist the formed cross-sectional view, shows a (b) is a sectional view of the cross-sectional view after the resist stripping the second etching / first, which is anodized in (c) is a gate wiring and electrodes. 本発明の第二実施形態にかかるTFT基板の製造方法において、ゲート電極及びゲート配線が形成されたTFT基板の要部の概略平面図を示している。 The method of manufacturing a TFT substrate according to a second embodiment of the present invention, shows a schematic plan view of an essential part of a TFT substrate where the gate electrode and the gate wiring is formed. 本発明の第二実施形態にかかるTFT基板の製造方法の、第二のハーフトーンマスクを用いた処理を説明するための概略図であり、(a)は酸化物導電体層成膜/金属層成膜/金属酸化物層成膜/第二のレジスト塗布された断面図を、(b)はハーフトーン露光/現像された断面図を示している。 Method for producing a TFT substrate according to a second embodiment of the present invention, a schematic view for explaining treatment using a second half-tone mask, (a) shows the oxide conductor layer / metal layer the deposition / metal oxide layer / second resist coating cross-section view of, (b) is a cross-sectional view after half-tone exposure / development. 本発明の第二実施形態にかかるTFT基板の製造方法の、第二のハーフトーンマスクを用いた処理を説明するための概略図であり、(a)は第三のエッチングされた断面図を、(b)は第二のレジストの再形成/第四のエッチング/第二のレジスト剥離された断面図を示している。 Method for producing a TFT substrate according to a second embodiment of the present invention, a schematic view for explaining treatment using a second half-tone mask, the (a) is a cross-sectional view after third etching, (b) is a cross-sectional view after reformation / fourth etching / second resist peeling of the second resist. 本発明の第二実施形態にかかるTFT基板の製造方法の、第三のマスクを用いた処理を説明するための概略図であり、(a)は保護用絶縁膜成膜/第三のレジスト塗布/露光/現像された断面図を、(b)は第五のエッチング/第三のレジスト剥離された断面図を示している。 Method for producing a TFT substrate according to a second embodiment of the present invention, a schematic view for explaining treatment using a third mask, (a) the protective insulating film deposited is / third I resist coating / exposure / after development a cross-sectional view, shows a (b) is a cross-sectional view after the resist stripping the fifth etching / third. 従来例にかかるTFT基板の製造方法を説明するための概略図であり、(a)はゲート電極が形成された断面図を、(b)はエッチストッパーが形成された断面図を、(c)はソース電極及びドレイン電極が形成された断面図を、(d)は層間絶縁膜が形成された断面図を、(e)は透明電極が形成された断面図を示している。 Is a schematic view for explaining a method for producing a TFT substrate according to a conventional example, (a) represents a sectional view in which a gate electrode is formed, (b) is a sectional view etch stopper is formed, (c) It is a cross-sectional view in which a source electrode and a drain electrode are formed, indicating the (d) are cross-sectional views interlayer insulating film is formed, (e) is a cross-sectional view which transparent electrodes are formed.

符号の説明 DESCRIPTION OF SYMBOLS

1,1a TFT基板10 ガラス基板20 ゲート電極・配線用薄膜23 ゲート電極24 ゲート配線25 ゲート配線パッド26 陽極酸化部30 ゲート絶縁膜40 n型酸化物半導体層41 第一のレジスト42 第一のハーフトーンマスク46 チャンネル部40 n型酸化物半導体層46 チャンネル部50 酸化物導電体層51 第一のレジスト52 第一のハーフトーンマスク53 ソース電極54 ドレイン電極55 ソース配線56 ドレイン配線57 画素電極60 金属層61 第二のレジスト62 第二のハーフトーンマスク68 金属酸化物層70 保護用絶縁膜71 第三のレジスト72 第三のマスク210 ガラス基板212 ゲート電極213 ゲート絶縁膜214 α−Si:H(i)膜215 エッチストッパー216 α−Si:H(n)膜21 1, 1a TFT substrate 10 glass substrate 20 a gate electrode and wiring thin film 23 gate electrode 24 gate line 25 gate wire pad 26 anodized portion 30 gate insulating film 40 n-type oxide semiconductor layer 41 the first resist 42 first half tone mask 46 channel portion 40 n-type oxide semiconductor layer 46 channel portion 50 the oxide conductor layer 51 the first resist 52 first half-tone mask 53 source electrode 54 drain electrode 55 source wiring 56 drain wiring 57 pixel electrode 60 metal layer 61 the second resist 62 second half-tone mask 68 metal oxide layer 70 protective insulating film 71 third resist 72 third mask 210 glass substrate 212 gate electrode 213 gate insulating film 214 α-Si: H ( i) film 215 etch stopper 216 α-Si: H (n) film 21 a ソース電極217b ドレイン電極218 層間絶縁膜218a スルーホール219 透明電極531 ソース電極用補助電極541 ドレイン電極用補助電極551 ソース配線用補助配線561 ドレイン配線用補助配線421 ハーフトーンマスク部521 ハーフトーンマスク部621 ハーフトーンマスク部 a source electrode 217b drain electrode 218 interlayer insulating film 218a through hole 219 transparent electrodes 531 source electrode auxiliary electrode 541 drain electrode auxiliary electrode 551 source wire auxiliary wiring 561 drain wire auxiliary wiring 421 half-tone mask part 521 a half-tone mask part 621 half-tone mask part

Claims (8)

  1. 基板と、 And the substrate,
    この基板上に形成され、上面がゲート絶縁膜に覆われ、かつ、側面が陽極酸化されることにより絶縁されたゲート電極及びゲート配線と、 Formed on the substrate, the upper surface is covered with the gate insulating film and a gate electrode and a gate wire which is insulated by the side is anodized,
    前記ゲート電極、及び、該ゲート電極の側面に前記陽極酸化により形成された陽極酸化部上の前記ゲート絶縁膜上のみに形成された第一の酸化物層と、 The gate electrode, and a first oxide layer formed only on the gate insulating film on the anodized portion formed by the anodic oxidation on the side surfaces of the gate electrode,
    前記第一の酸化物層上に、チャンネル部によって隔てられて形成された第二の酸化物層と を具備し、 Comprising the first oxide layer, a second oxide layer formed by being separated by a channel portion,
    前記第一の酸化物層が、n型酸化物半導体層であり、かつ、前記第二の酸化物層が、酸化物導電体層であり、 The first oxide layer is an n-type oxide semiconductor layer and the second oxide layer is an oxide conductor layer,
    前記第二の酸化物層が、少なくとも画素電極を兼ねることを特徴とするTFT基板。 TFT substrate on which the second oxide layer, characterized in that also serves as at least a pixel electrode.
  2. 前記TFT基板の上方が保護用絶縁膜によって覆われ、かつ、前記保護用絶縁膜が、各画素電極,ソース・ドレイン配線パッド及びゲート配線パッドに対応する位置に開口部を有することを特徴とする請求項1に記載のTFT基板。 Above the TFT substrate is covered with the protective insulating film, and the protective insulating film, and having an opening at a position corresponding to each pixel electrode, the source-drain wire pad and the gate wire pad TFT substrate of claim 1.
  3. 前記第二の酸化物層のエネルギーギャップが、3.0eV以上であることを特徴とする請求項1 又は2に記載のTFT基板。 Wherein the energy gap of the second oxide layer, TFT substrate of claim 1 or 2, characterized in that at least 3.0 eV.
  4. ソース配線,ドレイン配線,ソース電極,ドレイン電極及び画素電極の少なくとも一つの上に、補助導電層を形成したことを特徴とする請求項1〜 のいずれか一項に記載のTFT基板。 A source wiring, a drain wiring, on at least one source electrode, the drain electrode and the pixel electrodes, TFT substrate according to any one of claims 1 to 3, characterized in that the formation of the auxiliary conductive layer.
  5. 前記補助導電層が、上部に、該補助導電層を保護する補助導電層用金属酸化物層を有することを特徴とする請求項4に記載のTFT基板。 The auxiliary conductive layer, the upper, TFT substrate of claim 4, characterized in that it comprises an auxiliary conductive layer metal oxide layer for protecting the auxiliary conductive layer.
  6. 基板上に、ゲート電極及びゲート配線となるゲート電極・配線用薄膜,ゲート絶縁膜,第一の酸化物層、並びに、第一のレジストを順次積層する工程と、 On a substrate, a gate electrode and wiring thin film to be the gate electrode and the gate wire, a gate insulating film, a first oxide layer, and a step of sequentially stacking a first resist,
    第一のハーフトーンマスクを用いて、ハーフトーン露光により前記第一のレジストを所定の形状に形成する工程と、 Using a first half-tone mask, and forming the first resist into a predetermined shape by half-tone exposure,
    前記ゲート電極・配線用薄膜,ゲート絶縁膜及び第一の酸化物層をエッチングして、前記ゲート電極及びゲート配線を形成する工程と、 The gate electrode and wiring for the thin film, by etching the gate insulating film and the first oxide layer, and forming the gate electrode and the gate line,
    前記第一のレジストのうち前記ハーフトーン露光により薄く形成された前記ゲート配線上のレジストをアッシングし、前記第一のレジストを所定の形状に再形成する工程と、 A step of ashing the resist on the half-tone exposure by thinly formed the gate wiring of the first resist, to reform the first resist into a predetermined shape,
    前記ゲート配線の上方の前記第一の酸化物層をエッチングする工程と、 Etching the first oxide layer above the gate lines,
    前記ゲート電極及びゲート配線を陽極酸化により酸化させる工程と、 A step of oxidizing by anodic oxidation the gate electrode and the gate line,
    第二の酸化物層,補助導電層及び第二のレジストを順次積層する工程と、 A step of sequentially laminating a second oxide layer, the auxiliary conductive layer and a second resist,
    第二のハーフトーンマスクを用いて、ハーフトーン露光により前記第二のレジストを所定の形状に形成する工程と、 By using a second half-tone mask, and forming the second resist into a predetermined shape by half-tone exposure,
    前記補助導電層及び第二の酸化物層をエッチングして、ソース電極,ドレイン電極,ソース配線,ドレイン配線及び画素電極、並びに、チャンネル部を形成する工程と、 Etching the auxiliary conductive layer and the second oxide layer, the source electrode, the drain electrode, the source wire, a drain wire and a pixel electrode, and forming a channel portion,
    前記第二のレジストのうち前記ハーフトーン露光により薄く形成された前記画素電極上のレジストをアッシングし、前記第二のレジストを所定の形状に再形成する工程と、 A step of ashing a resist on said second resist the pixel electrode thinly formed by the half-tone exposure of, reshaping the second resist into a predetermined shape,
    前記画素電極上の補助導電層を選択エッチングして、前記画素電極を露出させる工程と、 And selectively etched auxiliary conductive layer on the pixel electrode, thereby exposing the pixel electrodes,
    保護用絶縁膜及び第三のレジストを順次積層する工程と、 A step of sequentially laminating a protective insulating film and a third resist,
    第三のマスクを用いて、前記保護用絶縁膜をエッチングして、ソース・ドレイン配線パッド,ゲート配線パッド及び前記画素電極を露出させる工程と を有することを特徴とするTFT基板の製造方法。 Using the third mask, by etching the protective insulating film, the manufacturing method of the TFT substrate, characterized by a step of exposing the source and drain wire pad, the gate wire pad and the pixel electrode.
  7. 基板上に、ゲート電極及びゲート配線となるゲート電極・配線用薄膜,ゲート絶縁膜,第一の酸化物層,第二の酸化物層、並びに、第一のレジストを順次積層する工程と、 On a substrate, a gate electrode and wiring thin film to be the gate electrode and the gate wire, a gate insulating film, a first oxide layer, the second oxide layer, and a step of sequentially stacking a first resist,
    第一のハーフトーンマスクを用いて、ハーフトーン露光により前記第一のレジストを所定の形状に形成する工程と、 Using a first half-tone mask, and forming the first resist into a predetermined shape by half-tone exposure,
    前記ゲート電極・配線用薄膜,ゲート絶縁膜,第一の酸化物層及び第二の酸化物層をエッチングして、前記ゲート電極及びゲート配線を形成する工程と、 The gate electrode and wiring for the thin film, a step of a gate insulating film, and the first oxide layer and the second oxide layer is etched to form the gate electrode and the gate line,
    前記第一のレジストのうち前記ハーフトーン露光により薄く形成された前記ゲート配線上のレジストをアッシングし、前記第一のレジストを所定の形状に再形成する工程と、 A step of ashing the resist on the half-tone exposure by thinly formed the gate wiring of the first resist, to reform the first resist into a predetermined shape,
    前記ゲート配線の上方の前記第二の酸化物層及び第一の酸化物層をエッチングする工程と、 Etching the upper side of the second oxide layer and the first oxide layer of the gate line,
    前記ゲート電極及びゲート配線を陽極酸化により酸化させる工程と、 A step of oxidizing by anodic oxidation the gate electrode and the gate line,
    第三の酸化物層,補助導電層及び第二のレジストを順次積層する工程と、 A step of sequentially laminating a third oxide layer, the auxiliary conductive layer and a second resist,
    第二のハーフトーンマスクを用いて、ハーフトーン露光により前記第二のレジストを所定の形状に形成する工程と、 By using a second half-tone mask, and forming the second resist into a predetermined shape by half-tone exposure,
    前記補助導電層,第三の酸化物層及び第二の酸化物層をエッチングして、ソース電極,ドレイン電極,ソース配線,ドレイン配線及び画素電極、並びに、チャンネル部を形成する工程と、 The auxiliary conductive layer and the third oxide layer and the second oxide layer is etched, the source electrode, the drain electrode, the source wire, a drain wire and a pixel electrode, and forming a channel portion,
    前記第二のレジストのうち前記ハーフトーン露光により薄く形成された前記画素電極上のレジストをアッシングし、前記第二のレジストを所定の形状に再形成する工程と、 A step of ashing a resist on said second resist the pixel electrode thinly formed by the half-tone exposure of, reshaping the second resist into a predetermined shape,
    前記画素電極上の補助導電層を選択エッチングして、前記画素電極を露出させる工程と、 And selectively etched auxiliary conductive layer on the pixel electrode, thereby exposing the pixel electrodes,
    保護用絶縁膜及び第三のレジストを順次積層する工程と、 A step of sequentially laminating a protective insulating film and a third resist,
    第三のマスクを用いて、前記保護用絶縁膜をエッチングして、ソース・ドレイン配線パッド,ゲート配線パッド及び前記画素電極を露出させる工程と を有することを特徴とするTFT基板の製造方法。 Using the third mask, by etching the protective insulating film, the manufacturing method of the TFT substrate, characterized by a step of exposing the source and drain wire pad, the gate wire pad and the pixel electrode.
  8. 前記補助導電層の上部に、該補助導電層を保護する補助導電層用金属酸化物層を形成することを特徴とする請求項6又は7に記載のTFT基板の製造方法。 Wherein the top of the auxiliary conductive layer, the manufacturing method of the TFT substrate of claim 6 or 7, characterized in that to form the auxiliary conductive layer metal oxide layer for protecting the auxiliary conductive layer.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8384077B2 (en) * 2007-12-13 2013-02-26 Idemitsu Kosan Co., Ltd Field effect transistor using oxide semicondutor and method for manufacturing the same
JP2009267399A (en) * 2008-04-04 2009-11-12 Fujifilm Corp Semiconductor device, manufacturing method therefor, display device, and manufacturing method therefor
US9041202B2 (en) 2008-05-16 2015-05-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method of the same
JP5291105B2 (en) * 2008-08-15 2013-09-18 株式会社アルバック A method of manufacturing a field-effect transistor
TWI569454B (en) * 2008-09-01 2017-02-01 半導體能源研究所股份有限公司 Method for manufacturing semiconductor device
TWI501401B (en) 2008-10-31 2015-09-21 Semiconductor Energy Lab Semiconductor device and method for manufacturing the same
JP2010153802A (en) * 2008-11-20 2010-07-08 Semiconductor Energy Lab Co Ltd Semiconductor device and method of manufacturing the same
JP5606680B2 (en) * 2009-01-19 2014-10-15 富士フイルム株式会社 The method for producing a thin film transistor manufacturing method and an electro-optical device
JP5642447B2 (en) * 2009-08-07 2014-12-17 株式会社半導体エネルギー研究所 Semiconductor device
CN102576677B (en) 2009-09-24 2015-07-22 株式会社半导体能源研究所 Semiconductor element and method for manufacturing the same
KR20120084751A (en) 2009-10-05 2012-07-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 Semiconductor device and manufacturing method thereof
KR101680047B1 (en) * 2009-10-14 2016-11-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 Semiconductor device and the manufacturing method
WO2011125454A1 (en) 2010-04-09 2011-10-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP5453663B2 (en) * 2010-07-02 2014-03-26 合同会社先端配線材料研究所 Thin film transistor
TWI534905B (en) * 2010-12-10 2016-05-21 Semiconductor Energy Lab Display device and method for manufacturing the same
CN102629574A (en) * 2011-08-22 2012-08-08 京东方科技集团股份有限公司 Oxide TFT array substrate and manufacturing method thereof and electronic device
KR101389911B1 (en) * 2012-06-29 2014-04-29 삼성디스플레이 주식회사 Thin film transistor and zinc oxide based sputtering target for the same

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0580650B2 (en) * 1985-02-13 1993-11-09 Sharp Kk
JP2003050405A (en) * 2000-11-15 2003-02-21 Matsushita Electric Ind Co Ltd Thin film transistor array, its manufacturing method and display panel using the same array
JP2005302808A (en) * 2004-04-07 2005-10-27 Sharp Corp Manufacturing method of thin film transistor array substrate

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