JP2007150949A - 受信機 - Google Patents

Abstract

【課題】デジタル利得制御の受信機において、利得切り替えの反復動作を防止する。
【解決手段】デジタル制御信号に基づいて離散的に変化させた利得により受信信号を増幅する可変利得回路３と、増幅された受信信号の周波数を中間周波数に変換する周波数変換回路４と、中間周波数信号の信号強度を測定する受信信号強度回路６と、基準信号と受信信号強度回路６で測定された信号強度との比較結果に基づいて、信号強度に応じた利得をデジタル制御信号として算出して可変利得回路３に出力する制御回路８とを備えた受信機において、デジタル制御信号に基づいて受信信号強度回路６で測定された信号強度に加算する信号強度加算信号を算出する加算回路９をさらに備え、制御回路８は、信号強度および信号強度加算信号を合算した第１の合算信号と基準信号との比較結果に応じた利得をデジタル制御信号として算出する。
【選択図】図１

Description

本発明は、デジタル制御の利得可変機能をもった受信機に関する。

携帯電話などの無線通信に用いられる受信機には、通常、高ダイナミックレンジ特性が要求されるため利得可変機能が必要となる。図８は、従来の送受信機の構成図であり、受信部１００と送信部２００で構成される（例えば、特許文献１参照）。

さらに、図８における送受信機の受信部１００は、送受信共用アンテナ１０１、ＬＮＡ（Ｌｏｗ Ｎｏｉｓｅ Ａｍｐｌｉｆｉｅｒ：低雑音増幅回路）１０２、バンドパスフィルタ／ミキサ１０３、ＡＧＣ・ＡＭＰ（Ａｕｔｏｍａｔｉｃ Ｇａｉｎ Ｃｏｎｔｒｏｌ Ａｍｐｌｉｆｉｅｒ：自動ゲイン調整増幅回路）１０４、バンドパスフィルタ１０５、中間周波数増幅器１０６、デジタル復調器１０７、デュプレクサ１０８、伝送路周波数発信器１０９、および中間周波数発信器１１０で構成されている。

次に、受信時の動作について示す。送受信共用アンテナ１０１より入力された受信信号は、デュプレクサ１０８を経由してＬＮＡ１０２に入力される。ＬＮＡ１０２は、受信電力に応じた利得調整信号ＬＮＡ ＧＡＩＮ ＡＤＪに基づいて受信信号を増幅し、バンドパスフィルタ／ミキサ１０３へ出力する。

バンドパスフィルタ／ミキサ１０３は、受信信号を中間周波数へダウンコンバードし、ＡＧＣ ＡＭＰ１０４へ出力する。ＡＧＣ ＡＭＰ１０４は、ＬＮＡ１０２と同様に、受信電力に応じた利得調整信号ＲＸ ＡＧＣ ＡＤＪに基づいて、中間周波数へダウンコンバードされた受信信号を増幅する。このようにして増幅された受信信号は、バンドパスフィルタ１０５、中間周波数増幅器１０６を介してデジタル復調器１０７に入力される。

デジタル復調器１０７は、中間周波数発信器１１０からの局部発振信号を用いて、受信信号に対する直接検波を行い、ベースバンド信号ＲＸ Ｉ ＤＡＴＡ及びＲＸ Ｑ ＤＡＴＡを得る。ベースバンド信号ＲＸ Ｉ ＤＡＴＡとＲＸ Ｑ ＤＡＴＡは、図中にない総和回路、積分回路及び乗算回路を経て、アンテナ１０１の受信電力に比例した信号であるＲＳＳＩ ＩＮとなる。

ＲＳＳＩ ＩＮは、図示していないＲＳＳＩ（Ｒｅｓｅｉｖｅ Ｓｉｇｎａｌ Ｓｔｒｅｎｇｔｈ Ｉｎｄｉｃａｔｉｏｎ：受信信号強度）回路に入力される。ＲＳＳＩ回路は、ＬＮＡ１０２に与える利得調整信号ＬＮＡ ＧＡＩＮ ＡＤＪ及びＡＧＣ ＡＭＰ１０４に与える利得調整信号ＲＸ ＡＧＣ ＡＤＪを出力する。ＲＳＳＩ回路は、ＬＮＡ１０２の利得を可変させるＲＳＳＩ ＩＮの範囲では、ＡＧＣ ＡＭＰ１０４の利得を一定にさせ、ＡＧＣ ＡＭＰ１０４の利得を可変させるＲＳＳＩ ＩＮの範囲では、ＬＮＡ１０２が利得を一定にさせるよう制御する。

すなわち、ＡＧＣ ＡＭＰ１０４がＡＧＣ機能を担っていないときには、ＬＮＡ１０２がＡＧＣ機能を担い、ＲＳＳＩ ＩＮのダイナミックレンジの全域に渡ってＡＧＣル−プを有効に機能させ、受信電力に対してＲＳＳＩ ＩＮを一定化する。

特開平９−２０５３３２号公報（第１頁、図１）

しかしながら、上記のようなアナログ利得制御の送受信機の構成を、デジタルで利得制御する送受信機に適用した場合には、以下に述べる課題がある。アナログ制御では、受信電力に対してＲＳＳＩ入力を一定にするようＡＧＣル−プを機能させていた。

これに対して、デジタル制御の場合には、入力レベルが基準となるレベルより高いか低いかを判定し、利得を離散的に制御する。ところが、利得の離散量が、入力レベルと基準となるレベルとの差より大きい場合には、利得の切り替え動作が反復してしまうという問題がある。

本発明は、上記のような課題を解決するためになされたものであり、デジタル利得制御の受信機において、利得切り替えの反復動作を防止することのできる受信機を得ることを目的とする。

本発明に係る受信機は、デジタル制御信号に基づいて離散的に変化させた利得により受信信号を増幅する可変利得回路と、可変利得回路により増幅された受信信号の周波数を中間周波数に変換する周波数変換回路と、周波数変換回路で変換された中間周波数信号の信号強度を測定する受信信号強度回路と、基準信号と受信信号強度回路で測定された信号強度との比較結果に基づいて、信号強度に応じた利得をデジタル制御信号として算出して可変利得回路に出力する制御回路とを備えた受信機において、デジタル制御信号に基づいて受信信号強度回路で測定された信号強度に加算する信号強度加算信号を算出する加算回路をさらに備え、制御回路は、信号強度および信号強度加算信号を合算した第１の合算信号と基準信号との比較結果に応じた利得をデジタル制御信号として算出するものである。

本発明によれば、デジタル可変利得制御を行う際に、設定する利得に応じて、受信信号強度回路で測定された信号強度に加算すべき信号強度加算信号を求める加算回路を設けることにより、デジタル利得制御の受信機において、利得切り替えの反復動作を防止することのできる受信機を得ることができる。

以下、本発明の受信機の好適な実施の形態につき図面を用いて説明する。

実施の形態１．
図１は、本発明の実施の形態１における受信機の構成図である。図１の受信機は、高周波信号であるＲＦ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ：無線周波数）入力端子１、中間周波数信号のＩＦ（Ｉｎｔｅｒｍｅｄｉａｔｅ Ｆｒｅｑｕｅｎｃｙ：中間周波数）出力端子２、離散的に利得を変化する可変利得回路３、周波数変換回路４、中間周波数回路５、ＲＳＳＩ回路（受信信号強度回路）６、Ｉ−Ｖ変換回路７、制御回路８、および電流加算回路９で構成される。

ここで、電流加算回路９は、加算回路に相当し、Ｉ−Ｖ変換回路７は、ＲＳＳＩ回路６で計測される信号強度を電流値から電圧値に変換する変換器であり、制御回路８の一部と見なすことができる。

図１に示した本発明による受信機は、電流加算回路９を備えている点を特徴としている。そこで、この電流加算回路９がない受信機の動作を、まず始めに説明する。ＲＦ入力端子１より入力された受信信号は、可変利得回路３において離散的に変化させた利得により増幅され、次に、周波数変換回路４で受信信号周波数を中間周波数まで変換し、中間周波数信号を生成する。ＲＳＳＩ回路６は、周波数変換回路４で変換された中間周波数信号の信号強度を計測し、信号強度に応じた電流を出力する。

Ｉ−Ｖ変換回路７は、ＲＳＳＩ回路６から出力された電流信号を電圧信号に変換する。さらに、制御回路８は、Ｉ−Ｖ変換された信号強度の電圧信号と基準電圧ＶＲＥＦとを比較し、可変利得回路３の利得を算出し、デジタル制御信号として出力する。これにより、可変利得回路３は、デジタル制御信号に基づいて利得を変化させることとなる。

次に、本発明の特徴である電流加算回路９の役割について説明する。電流加算回路９は、制御回路８からのデジタル制御信号に基づいて、可変利得回路３に設定する利得に応じてＲＳＳＩ回路６で測定された信号強度に加算すべき信号強度加算信号を電流信号として出力する回路である。

これにより、Ｉ−Ｖ変換回路７は、ＲＳＳＩ回路６で計測された信号強度の電流出力と、電流加算回路９から出力された信号強度加算信号の電流出力とを加算した電流値のＩ−Ｖ変換を行い、第１の合算信号を生成することになる。制御回路８は、この第１の合算信号とあらかじめ設定された基準電圧ＶＲＥＦとの比較に基づいて、可変利得回路３に設定すべき利得を求め、デジタル制御信号として出力する。

可変利得回路３は、デジタル制御信号に基づいて利得を設定することにより、出力レベルを、周波数変換回路４の入力飽和レベルより小さくさせることができる。この結果、受信機の歪みを低く抑え、高ダイナミックレンジを得ることができる。さらに、離散的に利得を変換した際にも、電流加算回路９の働きにより、利得切り替えに伴う反復動作を防止することができる。

そこで、この利得切り替えに伴う反復動作の防止について、具体的に説明する。図２は、本発明の実施の形態１における電流加算回路９の動作を説明する図である。図２において、横軸は、ＲＳＳＩ回路６の入力レベルを示しており、縦軸は、Ｉ−Ｖ変換回路７による電圧への変換後の出力レベル（すなわち第１の合算信号）を示している。

図２の実線は、電流加算回路９がある場合の入出力関係を示しており、点線は、電流加算回路９がない場合の入出力関係を示している。矢印で示したように、電流加算回路９がある場合には、電流加算回路９から出力される電流をＲＳＳＩ回路６で計測された信号強度の電流出力に加算することにより、Ｉ−Ｖ変換後の出力レベルが上昇し、利得切り換え時における第１の合算信号の出力レベルの段差をなくすことができる。

次に、図１、図２を用いて、電流加算回路９の効果について説明する。電流加算回路９がない場合には、受信信号が基準となるレベルより高い入力レベルのときに、可変利得回路３は、制御回路８から利得を下げるデジタル制御信号を受ける。これにより、可変利得回路３が利得を下げた結果として、ＲＳＳＩ回路６の出力信号レベルが基準となる電圧を下回った場合には、制御回路８は、可変利得回路３に利得を上げるデジタル制御信号を送ることとなる。

次に、可変利得回路３が今度は利得を上げた結果として、ＲＳＳＩ回路６の出力信号レベルが基準となる電圧を越えた場合には、制御回路８は、可変利得回路３に今度は利得を下げる制御信号を送ることとなる。このように、電流加算回路９がない場合には、利得切り替え動作の反復が生じてしまう。

このような反復の問題に対して、本発明では、図１に示した電流加算回路９を設けている。利得切り換え時に電流加算回路９からの加算電流を加味することにより、図２に示したように、利得切り替え時にＲＳＳＩ回路６の出力が落ちた分だけ出力を上昇させることができる。この結果、制御回路８は、利得切り換え時においても段差のない入力レベル信号を第１の合成信号として受信することができ、上述したような利得切り替えによる反復動作を防止することができる。

以上のように、実施の形態１によれば、デジタル可変利得制御を行う際に、設定する利得に応じて、受信信号強度回路で計測された信号強度に対して加算すべき信号強度加算信号を求める加算回路を設けることにより、利得切り替えに伴う反復動作を防止することができる。

なお、可変利得回路３は、周波数変換回路４の前段に配置した場合について説明したが、周波数変換回路４の後段あるいは前後段両側に配置してもよい。また、可変利得回路３の構成は、デジタル可変減衰器でもよいし、デジタル可変利得増幅器でもよい。

実施の形態２．
図３は、本発明の実施の形態２における受信機の構成図である。実施の形態１による図１の構成と比較すると、図３の構成は、ヒステリシス追加回路１０をさらに備えている点が異なっている。

動作は、基本的に実施の形態１と同様であるが、ヒステリシス追加回路１０を新たに設けることにより、基準電圧ＶＲＥＦを超えた場合には、ＲＳＳＩ回路６の出力電流と電流加算回路９の加算電流とを加算した電流をさらに増やして出力レベルを上げ、基準電圧ＶＲＥＦを下回った場合には、増やしていた電流を切り、出力レベルを下げるヒステリシス特性を持たせた点が異なる。

実施の形態１において、電流加算回路９を備えた場合のＲＳＳＩ回路６への入力とＩ−Ｖ変換回路７の出力との関係は、図２のように１対１となっている。しかし、Ｉ−Ｖ変換回路７からの出力レベル（すなわち、ＲＳＳＩ回路６で検出された信号強度の電流出力と電流加算回路９から出力された信号強度加算信号の電流出力とを合わせた出力電流レベルをＩ−Ｖ変換回路７で電圧変換した信号）が可変利得回路３の利得切り替え動作を決定する基準電圧ＶＲＥＦの近辺にある場合には、可変利得回路３の切り替え動作がＲＳＳＩ回路６の入力レベルの微少変化に追随してしまい、不要な利得切り替え動作が生じる問題がある。

そこで、この問題点を解決するため、ヒステリシス追加回路１０を新たに設けている。このヒステリシス追加回路１０は、ＲＳＳＩ回路６の入力レベルの上昇時と下降時において、Ｉ−Ｖ変換回路７への利得切り替え入力レベルに差を持たせるヒステリシス特性追加信号を算出する。このように、Ｉ−Ｖ変換回路７への入力信号に対してヒステリシス特性を持たせることができるヒステリシス追加回路１０の働きにより、ＲＳＳＩ回路６の入力レベルの微少変化に追随して発生していた不要な利得切り替え動作を防止することができる。

図４は、本発明の実施の形態２におけるヒステリシス追加回路１０の動作を説明する図である。図４において、横軸は、ＲＳＳＩ回路６の入力レベルを示しており、縦軸は、Ｉ−Ｖ変換回路７による電圧への変換後の出力レベルを示している。

図４に示すように、ＲＳＳＩ回路６の入力レベルが上昇し、基準電圧ＶＲＥＦを超えた場合には、Ｉ−Ｖ変換回路７は、ヒステリシス追加回路１０から出力されるヒステリシス特性追加信号である電流出力を、ＲＳＳＩ回路６の電流出力および電流加算回路９の電流出力を合わせた出力電流レベルに対してさらに加算する。そして、Ｉ−Ｖ変換回路７は、加算して得られた信号を電圧信号に変換することにより、第２の合算信号を得る。

一方、ＲＳＳＩ回路６の入力レベルが下降し、基準電圧を下回った場合には、ヒステリシス追加回路１０から出力される電流出力を切ることにより、Ｉ−Ｖ変換回路７は、ＲＳＳＩ回路６の電流出力と電流加算回路９の電流出力とを加算した信号を電圧信号に変換することにより第２の合算信号を得る。このようにして、Ｉ−Ｖ変換回路７への入力信号にヒステリシス特性を持たせることにより、基準電圧ＶＲＥＦの近辺において、受信電力の上昇時と下降時において利得切り替え入力レベルに差が生じるため、微小な入力レベル変化に対して不要な利得切り替え動作を防止することができる。

以上のように、実施の形態２によれば、デジタル可変利得制御を行う際に、加算回路に加え、設定する利得に応じてＩ−Ｖ変換回路への入力信号にヒステリシス特性を持たせることができるヒステリシス追加回路をさらに設けることにより、利得切り替えによる反復動作を防止するとともに、基準電圧近辺における微小な受信信号レベルの変化に対しても不要な利得切り替え動作を防止することができる。

実施の形態３．
実施の形態１および２では、１つの基準電圧ＶＲＥＦ（すなわち、１ビットの基準電圧）によりデジタル可変利得制御を行う際の、利得切り換えに伴う反復動作の防止について説明した。本実施の形態３では、基準電圧を多ビット化した場合に対して、加算回路を適用した反復動作の防止について説明する。

図５は、本発明の実施の形態３における受信機の構成図である。基本的な構成は、実施の形態１における図１と同様である。図５においては、基準電圧の多ビット化に伴って、可変利得回路３、制御回路８、および電流加算回路９のそれぞれが多ビット化に対応した構成を有している点が異なっている。

次に、図５の構成に基づいて、本実施の形態３の効果について説明する。実施の形態１の効果で述べたように、電流加算回路９がない場合には、利得切り替えの反復動作が生じる問題がある。そこで、図５のように複数の電流加算回路９（１）〜９（Ｎ）を備えた電流加算回路９を設け、複数の電流加算回路９（１）〜９（Ｎ）から出力される加算電流によりＲＳＳＩ回路６の出力レベルを上げている。

可変利得回路３は、Ｎビットの可変利得回路３（１）〜３（Ｎ）により、受信信号を多段増幅する。次に、周波数変換回路４は、多段増幅後の受信信号を中間周波数信号に変換し、ＲＳＳＩ回路６は、中間周波数信号の信号強度を計測する。

これに対して、制御回路８は、Ｎビットの制御回路８（１）〜８（Ｎ）により、Ｉ−Ｖ変換回路７で変換後の電圧信号と、Ｎビットの基準電圧ＶＲＥＦ１〜ＶＲＥＦＮのそれぞれとを比較し、可変利得回路３（１）〜３（Ｎ）のそれぞれの利得を算出し、デジタル制御信号として出力する。

一方、電流加算回路９は、Ｎビットの電流加算回路９（１）〜９（Ｎ）により、Ｎビットの基準信号ＶＲＥＦ１〜ＶＲＥＦＮに対応したデジタル制御信号に基づいて、ＲＳＳＩ回路６で測定された信号強度に加算すべきそれぞれのビットに対応した複数の信号強度加算信号を電流信号として出力する回路である。

これにより、Ｉ−Ｖ変換回路７は、ＲＳＳＩ回路６で計測された信号強度の電流出力、および電流加算回路９から出力された複数の信号強度加算信号の電流出力のすべてを加算した電流値のＩ−Ｖ変換を行い、第３の合算信号を生成することになる。最終的に、制御回路８は、この第３の合算信号を、Ｉ−Ｖ変換回路７で変換後の電圧信号として用い、Ｎビットの基準信号ＶＲＥＦ１〜ＶＲＥＦＮのそれぞれとの比較結果に基づいて、可変利得回路３（１）〜３（Ｎ）のそれぞれの利得を算出する。

このように、基準電圧を多ビット化した場合にも、可変利得回路３、制御回路８、および電流加算回路９のそれぞれを多ビット化対応の構成とすることにより、１ビットの基準電圧に対する場合と同様に、利得切り替えによりＲＳＳＩ回路６の出力が落ちた分だけ出力を上昇させることができ、利得切り替えに伴う反復動作を防止することができる。

以上のように、実施の形態３によれば、デジタル可変利得制御を行う際に、基準電圧を多ビット化した場合に対しても、設定する利得に応じて、受信信号強度回路で計測された信号強度に対して加算すべき信号強度加算信号を求める加算回路を各ビットに対応して設けることにより、利得切り替えに伴う反復動作を防止することができる。

実施の形態４．
図６は、本発明の実施の形態４における受信機の構成図である。実施の形態３による図５の構成と比較すると、図６の構成は、複数のヒステリシス追加回路１０（１）〜１０（Ｎ）からなるヒステリシス追加回路１０をさらに備えている点が異なる。すなわち、本実施の形態４では、基準電圧を多ビット化した際に、複数の電流加算回路９（１）〜（Ｎ）に加え、複数の複数のヒステリシス追加回路１０（１）〜１０（Ｎ）をさらに設けている。

動作は、基本的に実施の形態３と同様であるが、複数のヒステリシス追加回路１０（１）〜１０（Ｎ）を新たに設けることにより、多ビットからなる基準電圧ＶＲＥＦ１〜ＶＲＥＦＮをそれぞれ超えた場合には、ＲＳＳＩ回路６の出力電流と複数の電流加算回路９（１）〜９（Ｎ）のそれぞれの加算電流とを加算した電流をさらに増やして出力レベルを上げ、基準電圧ＶＲＥＦ１〜ＶＲＥＦＮをそれぞれ下回った場合には、増やしていたそれぞれの電流を切り、出力レベルを下げるヒステリシス特性を持たせた点が異なる。

しかしながら、このような複数のヒステリシス追加回路１０（１）〜１０（Ｎ）を設けることで、以下に述べる新たな問題が生じる。図７は、本発明の実施の形態４における複数のヒステリシス追加回路１０（１）〜１０（Ｎ）の動作を説明する図である。図７において、横軸は、ＲＳＳＩ回路６の入力レベルを示しており、縦軸は、Ｖ−Ｉ変換回路７による電圧への変換後の出力レベルを示している。

この図７においては、説明を容易にするために、ビット数は２ビットとし、利得切り替えの基準電圧をＶＲＥＦ１及びＶＲＥＦ２とする。２ビットに対応する２つのヒステリシス追加回路１０（１）、１０（２）がない場合には、基準電圧ＶＲＥＦ１及びＶＲＥＦ２に応じて、ＲＳＳＩ回路６の入力レベルＡ及びＣで利得切り替えが生じる。

しかし、２ビットのヒステリシス追加回路１０（１）、１０（２）がある場合には、ＲＳＳＩ回路６の入力レベルＡにおいて１ビット目のヒステリシス追加回路１０（１）により加算電流が追加されると、２ビット目の利得切り替え入力レベルが、ＣからＢへ移動することとなる。このため、２ビットのヒステリシス追加回路１０（１）、１０（２）がない場合に比べ、２ビットのヒステリシス追加回路１０（１）、１０（２）を設けた場合の方が、ダイナミックレンジが狭くなるという問題が生じる。

そこで、この問題をなくすために、１ビット目のヒステリシス追加回路１０（１）により増加した加算電流のＩ−Ｖ変換後の値ΔＶｒｅｆだけ、２ビット目の基準電圧ＶＲＥＦ２を増加させる。このようにすることで、２ビット目の利得切り替え入力レベルは、２ビットのヒステリシス追加回路１０（１）、１０（２）を追加しても、追加する前と変わらないＣ点となるため、ダイナミックレンジを減少させずに、基準電圧近辺において不要な利得切り替え動作を防止することができる。

次に、このようなΔＶｒｅｆを加算する考え方を、２ビットからＮビットへ拡張した場合について、先の図６に基づいて説明する。図６に示すように、基準電圧回路１１の基準電圧をＶＲＥＦ１〜ＶＲＥＦＮのＮビットとする。それぞれのヒステリシス追加回路１０（１）〜１０（Ｎ）により増加した加算電流のＩ−Ｖ変換後の値をΔＶｒｅｆとすると、このΔＶｒｅｆ分を考慮した後の新たな基準電圧ＶＲＥＦ１'〜ＶＲＥＦＮ'は、下式で示すことができる。

ＶＲＥＦ１'＝ ＶＲＥＦ１
ＶＲＥＦ２'＝ ＶＲＥＦ２ ＋ ΔＶｒｅｆ
： ：
ＶＲＥＦＮ'＝ ＶＲＥＦＮ ＋（Ｎ−１）×ΔＶｒｅｆ
ただしＮ＞０

このように、ビットの位置に応じて基準電圧を変えることで、Ｎビットの場合でもダイナミックレンジを減少させずに、基準電圧近辺において不要な利得切り替え動作を防止することができる。すなわち、図６における複数の制御回路８（１）〜８（Ｎ）は、それぞれのビットに応じてΔＶｒｅｆを考慮した新た基準電圧ＶＲＥＦ１'〜ＶＲＥＦＮ'を用いて利得切り換えを行うこととなる。

一方、Ｉ−Ｖ変換回路７は、Ｎビットのヒステリシス追加回路１０（１）〜１０（Ｎ）から出力されるそれぞれのヒステリシス特性追加信号である電流出力を、ＲＳＳＩ回路６の電流出力およびＮビットの電流加算回路９（１）〜（Ｎ）のそれぞれの電流出力のすべてを合わせた出力電流レベルに対してさらに加算した信号を変換することにより第４の合算信号を得る。最終的に、制御回路８は、この第４の合算信号を、Ｉ−Ｖ変換回路７で変換後の電圧信号として用い、新たな基準電圧ＶＲＥＦ１'〜ＶＲＥＦＮ'のそれぞれとの比較結果に基づいて、可変利得回路３（１）〜３（Ｎ）のそれぞれの利得を算出する。

以上のように、実施の形態４によれば、デジタル可変利得制御を行う際に、基準電圧を多ビット化した場合に対しても、電流加算回路に加え、設定する利得に応じてＩ−Ｖ変換回路に入力する電流にヒステリシス特性を持たせることができる多ビット構成のヒステリシス追加回路をさらに設け、ビットに応じた新たな基準電圧に基づく切り換えを行うことにより、利得切り替えによる反復動作を防止するとともに、基準電圧近辺における微小な受信信号レベルの変化に対しても不要な利得切り替え動作を防止することができる。

本発明の実施の形態１における受信機の構成図である。 本発明の実施の形態１における電流加算回路の動作を説明する図である。 本発明の実施の形態２における受信機の構成図である。 本発明の実施の形態２におけるヒステリシス追加回路の動作を説明する図である。 本発明の実施の形態３における受信機の構成図である。 本発明の実施の形態４における受信機の構成図である。 本発明の実施の形態４における複数のヒステリシス追加回路の動作を説明する図である。 従来の送受信機の構成図である。

符号の説明

１ ＲＦ入力端子、２ ＩＦ出力端子、３ 可変利得回路、４ 周波数変換回路、５ 中間周波数回路、６ ＲＳＳＩ回路（受信信号強度回路）、７ Ｉ−Ｖ変換回路、８ 制御回路、９ 電流加算回路（加算回路）、１０ ヒステリシス追加回路、１１ 基準電圧回路。

Claims (4)

1. デジタル制御信号に基づいて離散的に変化させた利得により受信信号を増幅する可変利得回路と、
   前記可変利得回路により増幅された受信信号の周波数を中間周波数に変換する周波数変換回路と、
   前記周波数変換回路で変換された中間周波数信号の信号強度を測定する受信信号強度回路と、
   基準信号と前記受信信号強度回路で測定された前記信号強度との比較結果に基づいて、前記信号強度に応じた利得をデジタル制御信号として算出して前記可変利得回路に出力する制御回路と
   を備えた受信機において、
   前記デジタル制御信号に基づいて前記受信信号強度回路で測定された信号強度に加算する信号強度加算信号を算出する加算回路をさらに備え、
   前記制御回路は、前記信号強度および前記信号強度加算信号を合算した第１の合算信号と前記基準信号との比較結果に応じた利得をデジタル制御信号として算出する
   ことを特徴とする受信機。
2. 請求項１に記載の受信機において、
   前記デジタル制御信号に基づいて、前記第１の合算信号にヒステリシス特性を持たせるヒステリシス特性追加信号を算出するヒステリシス追加回路をさらに備え、
   前記制御回路は、前記第１の合算信号および前記ヒステリシス特性追加信号を合算した第２の合算信号と前記基準信号との比較結果に応じた利得をデジタル制御信号として算出する
   ことを特徴とする受信機。
3. 請求項１に記載の受信機において、
   前記可変利得回路は、複数の基準信号のそれぞれに応じて算出された複数の利得を含むデジタル制御信号に基づいて受信信号を多段増幅し、
   前記加算回路は、前記複数の利得を含む前記デジタル制御信号に基づいて前記受信信号強度回路で測定された信号強度に加算する複数の信号強度加算信号を前記複数の基準信号に応じて算出し、
   前記制御回路は、前記信号強度および前記複数の信号強度加算信号のすべてを合算した第３の合算信号と前記複数の基準信号のそれぞれとの比較結果に応じた複数の利得をデジタル制御信号として算出する
   ことを特徴とする受信機。
4. 請求項３に記載の受信機において、
   前記複数の利得を含む前記デジタル制御信号に基づいて、前記第３の合算信号にヒステリシス特性を持たせる複数のヒステリシス特性追加信号を前記複数の基準信号に応じて算出するヒステリシス追加回路をさらに備え、
   前記制御回路は、前記第３の合算信号および前記複数のヒステリシス特性追加信号のすべてを合算した第４の合算信号と、前記複数の基準信号および前記デジタル制御信号に基づいて算出した新たな複数の基準信号のそれぞれとの比較結果に応じた複数の利得をデジタル制御信号として算出する
   ことを特徴とする受信機。

Images