JP2007134618A - シート状電子回路モジュールおよびその製造方法 - Google Patents
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Abstract
【解決手段】少なくとも一方の主面に配線導体2が形成され、一方の主面に対向する他方の主面に配線導体2に接続される外部接続端子3が形成された配線基板1と、一方の主面に実装される半導体チップ5、6と、半導体チップ5、6の電極パッドと配線導体2に設けられた電極端子2aとを電気的に接続するとともに半導体チップ5、6と配線基板1とを接着固定する第1の絶縁性樹脂層8と、半導体チップ5、6を包含する領域に対応する他方の主面の領域上に形成された第2の絶縁性樹脂層9とを備え、第1の絶縁性樹脂層8は半導体チップ5、6を包含する領域の全体にわたり形成され、かつ第2の絶縁性樹脂層9は第1の絶縁性樹脂層8と同一量である構成からなる。
【選択図】図1
Description
2 配線導体
2a,32,42 電極端子
3 外部接続端子
4 貫通導体
5,6,33,43 半導体チップ
7,34,44 バンプ
8,14,16,17 第1の絶縁性樹脂層
9,15,18,19 第2の絶縁性樹脂層
10 チップ部品
11 はんだ
12 モールド樹脂
31 実装基板
35 第1の樹脂コート
36 第2の樹脂コート
45 樹脂シート
Claims (8)
- 少なくとも一方の面に配線導体が形成され、前記一方の面に対向する他方の面に前記配線導体に接続される外部接続端子が形成された配線基板と、
前記一方の面に実装される複数の半導体チップと、
前記半導体チップの電極パッドと前記配線導体に設けられた電極端子とを電気的に接続するとともに前記半導体チップと前記配線基板とを接着固定する第1の絶縁性樹脂層と、
複数の前記半導体チップを包含する領域に対応する前記他方の面の領域上に形成された第2の絶縁性樹脂層とを備え、
前記第1の絶縁性樹脂層は、複数の前記半導体チップを包含する領域に形成され、かつ前記第2の絶縁性樹脂層は前記第1の絶縁性樹脂層と同一量であることを特徴とするシート状電子回路モジュール。 - 前記第1の絶縁性樹脂層が、熱可塑性樹脂材料または熱硬化性樹脂材料からなることを特徴とする請求項1に記載のシート状電子回路モジュール。
- 前記第2の絶縁性樹脂層が、前記第1の絶縁性樹脂層と同一材料からなることを特徴とする請求項1または請求項2に記載のシート状電子回路モジュール。
- 前記第1の絶縁性樹脂層と前記第2の絶縁性樹脂層とは、同一形状のシート状の材料を用いることを特徴とする請求項1から請求項3までのいずれか1項に記載のシート状電子回路モジュール。
- 少なくとも一方の面に配線導体が形成され、前記一方の面に対向する他方の面に前記配線導体に接続される外部接続端子が形成された配線基板の前記一方の面上で、複数の半導体チップを実装する領域を包含する領域上に第1の絶縁性樹脂層を形成する第1樹脂形成工程と、
複数の前記半導体チップの電極パッドと前記配線導体の設定した電極端子とを、前記第1の絶縁性樹脂層を介して電気的に接続するとともに、前記半導体チップと前記配線基板とを接着固定するチップ実装工程と、
複数の前記半導体チップを包含する領域に対応する前記他方の面の領域上に、前記第1の絶縁性樹脂層と同一量の第2の絶縁性樹脂層を形成する第2樹脂形成工程とを有することを特徴とするシート状電子回路モジュールの製造方法。 - 前記第1の絶縁性樹脂層として、熱可塑性樹脂または熱硬化性樹脂からなるシート状材料を用いることを特徴とする請求項5に記載のシート状電子回路モジュールの製造方法。
- 前記第2の絶縁性樹脂層として、前記第1の絶縁性樹脂層と同一材料を用いることを特徴とする請求項6に記載のシート状電子回路モジュールの製造方法。
- 前記第1の絶縁性樹脂層と前記第2の絶縁性樹脂層とは、同一形状のシート状の材料を用いることを特徴とする請求項6または請求項7に記載のシート状電子回路モジュールの製造方法。
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Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
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CN102034798B (zh) * | 2009-09-28 | 2013-09-04 | 日月光半导体制造股份有限公司 | 封装结构以及封装制程 |
CN106793707A (zh) * | 2017-01-17 | 2017-05-31 | 扬州扬杰电子科技股份有限公司 | 一种二极管模块的框架及其加工方法 |
JP2019519912A (ja) * | 2016-05-06 | 2019-07-11 | スモルテク アクティエボラーグ | 組立プラットフォーム |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003347483A (ja) * | 2002-05-28 | 2003-12-05 | Matsushita Electric Ind Co Ltd | 回路部品モジュールおよびその製造方法 |
JP2004363406A (ja) * | 2003-06-06 | 2004-12-24 | Honda Motor Co Ltd | 樹脂封止電子部品ユニット及びその製造方法 |
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Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003347483A (ja) * | 2002-05-28 | 2003-12-05 | Matsushita Electric Ind Co Ltd | 回路部品モジュールおよびその製造方法 |
JP2004363406A (ja) * | 2003-06-06 | 2004-12-24 | Honda Motor Co Ltd | 樹脂封止電子部品ユニット及びその製造方法 |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN102034798B (zh) * | 2009-09-28 | 2013-09-04 | 日月光半导体制造股份有限公司 | 封装结构以及封装制程 |
JP2019519912A (ja) * | 2016-05-06 | 2019-07-11 | スモルテク アクティエボラーグ | 組立プラットフォーム |
US11348890B2 (en) | 2016-05-06 | 2022-05-31 | Smoltek Ab | Assembly platform |
CN106793707A (zh) * | 2017-01-17 | 2017-05-31 | 扬州扬杰电子科技股份有限公司 | 一种二极管模块的框架及其加工方法 |
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