JP2007134530A - エッチング処理装置およびエッチング処理方法,半導体デバイス - Google Patents

エッチング処理装置およびエッチング処理方法,半導体デバイス Download PDF

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Abstract

【課題】サブミクロン以降の微細ホール加工において、パターン内チャージアップに起因するパターン形状の曲がりを抑制した高精度加工を行う。
【解決手段】真空排気手段により真空排気されている真空容器と、当該真空容器に複数のガスを導入するガス導入手段と、被加工試料を設置する設置手段と、前記真空容器内にプラズマを発生させるための第1の電源と、前記設置手段を介して前記被加工試料に高周波バイアス電力を印加するための第2の電源と、前記各部を制御する制御手段を有するエッチング装置において、前記制御手段は、前記真空容器内でプラズマを発生させ、前記被加工試料にパターンを形成していく表面処理を行うエッチング工程と、当該エッチング工程で作成した前記被加工試料のパターン内のチャージアップを緩和するチャージアップ緩和工程を行うことを特徴とする。
【効果】チャージアップに起因するパターン形状の曲がりを改善できる。
【選択図】図2

Description

本発明はエッチング工程の中でも層間絶縁膜のエッチングに用いられるエッチング装置およびデバイス構造に関し、ホール径がサブミクロン以下の微細ホール形成において、パターンに生じるチャージアップを抑制し、加工パターンの曲がり(以下、Distortion)を抑制できるエッチング処理装置および処理方法、更には半導体デバイスに関するものである。
半導体装置において、ウエハ上に形成されたトランジスタと金属配線間および金属配線同士を電気的に接続するために、トランジスタ構造の上部および配線間に形成された層間絶縁膜に、プラズマを利用したドライエッチング方法でコンタクトホールを形成し、コンタクトホール内に、半導体もしくは金属を充填する。また、高集積メモリーデバイス構造では、微細化が進展してもキャパシタに効率良く電荷を保持できるように、キャパシタ用のホール形状は孔径が微細で深い高アスペクト構造をしている。ドライエッチング方法は、真空容器内に導入されたエッチングガスを外部から印加された高周波電力によりプラズマ化し、プラズマ中で生成された反応性ラジカルやイオンをウエハ上で高精度に反応させることで、レジストに代表されるマスク材料や、コンタクトホールやキャパシタ用ホールの下にある配線層や下地基板に対し選択的に被加工膜をエッチングする技術である。
通常、半導体回路の配線パターン形成の際には、被加工膜上に有機膜系反射防止膜
(BARC)が形成され、更にその上にレジスト膜が形成される。BARCは、リソグラフィの光源であるレーザ光の干渉による異常パターン形成を防止するために用いられる。レジストパターン形成後、BARCエッチングを行い、その後、被加工膜のエッチング
(メインエッチング)が行われる。BARCエッチングでは、BARCの材質がレジストと同様にCリッチであるために、CF4,CHF3等のFリッチなフロロカーボンガス及びArに代表される希ガス及び酸素ガスの混合ガスを導入し、0.5Pa から10Paの圧力領域でプラズマを形成し、ウエハに入射するイオンエネルギーを0.1kVから1.0
kVの範囲で制御してエッチングを行う。
また、コンタクトホール形成では、プラズマガスとして、CF4,CHF3,C26
36O,C48,C58,C46等のフロロカーボンガス及びArに代表される希ガス及び酸素ガス等の混合ガスを導入し、0.5Pa から10Paの圧力領域でプラズマを形成し、ウエハに入射するイオンエネルギーを0.5kVから3.5kVまで加速する。
これらのエッチングでは、パターンの微細化に伴い図1(c)に示すようなパターンの曲がりが発生する。本現象はエッチング条件にも依存するが、特に直径100nm以下の微細ホールで且つアスペクト比の高い領域で顕在化する。原因としては、ゲート形成でのポリシリコンエッチングの場合同様、パターン内でのチャージアップ発生が考えられている。プラズマとウエハの境界には、質量が軽く移動度が大きい電子が先にウエハ側に掃けてしまいプラズマを維持できなくなることを抑制するために、自動的に電子を遮蔽する電場を持つイオンシースが形成される。その電場のために、イオンはイオンシースに対し垂直に入射するが、電子はイオンシース内で減速され、垂直成分速度が減少する。したがって、電子の速度は垂直成分に対して水平成分が大きくなり、パターン上部のレジストマスクに到達し負に帯電する。一方、イオンはイオンシースによって加速されるためにパターン底まで効率よく到達し、パターン底は正に帯電する。以上のような現象により、パターンが深くなればなるほど、すなわちアスペクト比が高くなるほど、パターン上下で電位差が大きくなりイオンの入射を妨げる電場が形成されるため、Distortionが発生すると考えられる。
特開平6−61182号公報 特開2000−311890号公報 特開平9−36086号公報 特開平7−226394号公報 第65回応用物理学会学術講演会 講演予稿集1P−ZH−2
Distortionを改善するためには、チャージアップを解消することが重要である。このためのアプローチとしては、特開平6−61182号公報(特許文献1)や特開2000−311890号公報(特許文献2)などで示されているように、プラズマソース電源及びウエハバイアス電源を周期的にON/OFFすることが挙げられる。これによりある一定期間の間イオンシースが消滅して電子を入射させることができチャージアップが解消できる。また、特開平9−36086号公報(特許文献3)に示されているように、RFバイアスにパルスバイアスを重畳させることによって、1周期の間にエッチングを行う工程と電子を積極的にパターン内に入射させる工程を導入することで、チャージアップを緩和できる。さらに、特開平7−226394号公報(特許文献4)にはエッチング工程と電子線照射工程を交互に行うことが記載されている。電子線照射によってパターン底へ電子を供給してチャージアップを解消し、所定のエッチング深さまでチャージアップを極力抑えたエッチングが可能となる。このように電源の高性能化や電子線源の付加によってチャージアップ抑制は可能である。
一方、絶縁膜エッチングではエッチング中のパターン側壁にフロロカーボン膜が堆積することが知られている。この堆積膜は、カーボンを含有するために導電性を有することが知られている。すなわち、電子が入射して負に帯電しているパターン上部とイオンの入射によって正に帯電しているパターン下部を導電性の堆積膜が接続することで、チャージアップの緩和が図れる。その導電性は、第65回応用物理学会学術講演会 講演予稿集1P−ZH−2(非特許文献1)にあるようにプラズマガスの種類によって異なる。例えば
46ガスよりもC48ガスのほうが膜中のカーボンネットワークが形成され易く、導電性が向上する。しかしながら、エッチング特性、特にマスク選択比を向上させるためには、C46ガスのほうが優れており、エッチング特性と導電性はトレードオフの関係にある。
そこで、本発明は、ホール径がサブミクロン以下の微細ホール形成において、大きな装置の改造を加えることなく安価に且つエッチング性能を保持したまま、パターンに生じるチャージアップを抑制し、加工パターンの曲がりであるDistortionを抑制できるエッチング処理装置及び処理方法,半導体デバイスを提供することを目的とする。
上記目的を達成するための本発明の特徴は、真空排気手段により真空排気されている真空容器と、当該真空容器に複数のガスを導入するガス導入手段と、被加工試料を設置する設置手段と、前記真空容器内にプラズマを発生させるための第1の電源と、前記設置手段を介して前記被加工試料に高周波バイアス電力を印加するための第2の電源と、前記各部を制御する制御手段を有するエッチング装置において、前記制御手段は、前記真空容器内でプラズマを発生させ、前記被加工試料にパターンを形成していく表面処理を行うエッチング工程と、当該エッチング工程で作成した前記被加工試料のパターン内のチャージアップを緩和するチャージアップ緩和工程を行うことである。
また、半導体基板上に形成された層間絶縁膜と、当該層間絶縁膜上に被加工パターンに沿ったレジストマスクが形成された半導体デバイスにおいて、前記レジストマスクに、被加工パターンとは別のダミーパターンが形成され、且つ、前記層間絶縁膜内に、少なくとも前記被加工パターン及び前記ダミーパターン下となる位置に導電性材料からなる薄膜層が形成されることである。
本発明により、サブミクロン以降の微細ホール加工において問題となるチャージアップを抑制でき、大きな装置の改造を加えることなく安価に且つエッチング性能を保持したまま、チャージアップに起因するパターン形状の曲がりを改善できる。
上述したように、絶縁膜エッチングではパターンの側壁にフロロカーボン膜が堆積する。本発明は、この堆積膜を利用し、エッチング工程の中で、堆積膜の導電性を向上させる処理を行うことでパターン内のチャージアップを解消するものである。
図5はC48を主ガスとして形成したフロロカーボン膜をArイオンでスパッタしない場合とした場合とでのX線光電子分光法(XPS:X-ray Photoelectron Spectroscopy)による測定結果である。この結果から、スパッタしない場合はC−C結合に比べ、C−F,C−F2,C−F3結合が多いことがわかるが、スパッタすることによって膜中のFが脱離し、C−C結合が主成分となっていることが確認できる。すなわち、このC−C結合(カーボンネットワーク)が膜中の主成分となるために導電性が向上すると考えられる。
本発明では、この結果に基づき、通常のエッチング工程以外に、イオンでパターンの側壁をスパッタするチャージアップ緩和工程を行うことで、エッチング特性に大きな影響を与えることなくチャージアップを緩和し、それに起因するパターン形状の曲がりを抑制するものである。
その際、チャージアップ緩和工程を効率的に行うためには、幾つかの点に注意を要する。まずは、チャージアップ緩和工程でのプラズマガスの選択である。エッチング工程で用いられるガス種、例えば、C46などのフロロカーボンガスやエッチングを進行させるためのO2 ガスあるいはN2 ガスを用いると、フロロカーボンガスは堆積が、O2 ガスあるいはN2 ガスはレジストマスクの消費が発生し、チャージアップを緩和する以前にエッチング形状に影響を与える結果となる。従って、ArやHe,Xe,Kr,Neといった化学的に不活性な希ガスを用いることが良い。
更には、レジストマスクなどに影響を与えないように、希ガスイオンを加速するエネルギーの制御である。これは、ウエハに印加するバイアス電力を調整することで制御可能である。
一方、側壁のフロロカーボン膜に希ガスイオンを効率良く照射するために、イオンの入射角度を通常の入射角度よりも大きな入射角度、例えば3°以上となるようにすることも効果的である。具体的には、真空容器内のガス圧力の高圧力化,バイアス電力の調整,イオン種(質量数)の変更などによってイオンをより散乱させることで、入射角度を拡大させることが出来る。
さらに、スループットを低下させないために、予めパターン形状が曲がる深さを評価しておき、前記チャージアップ緩和工程を導入するタイミングをその時点の前後とすることも有効である。
本発明は、チャージアップ緩和工程を実施することができるドライエッチング装置に加えて、デバイス構造そのものにも及ぶ。通常、層間絶縁膜にコンタクトホールやキャパシタを形成する場合、層間絶縁膜は単層若しくは多層のSiO2 などで形成されている。本発明では、層間絶縁膜の途中にPoly−SiやW,Alなどの導電性材料からなる薄膜層を導入し、更に被加工パターン以外の開口径の大きなホールやトレンチからなるダミーパターンをデバイス自体に影響を与えない周辺などの領域に形成する。また、エッチング条件としては、エッチング速度がパターン径が大きいほど速い順となるマイクロローディング、若しくはパターン径に依存しないマイクロローディングレスの条件を用いる。その結果、エッチングの進展に従い、ダミーパターンが導電性材料からなる薄膜層に到達してその後被加工パターンが到達するか、ダミーパターンと被加工パターンが同時に薄膜層に到達することになる。開口径が大きいダミーパターンでは、パターンのアスペクト比が関与するシェーディング効果による電荷のアンバランスが少なくチャージアップが発生しない。従って、導電性膜を介してパターン径が小さい被加工パターンのパターン内に電子を供給でき、チャージアップを緩和できる。更に、薄膜層の形成位置も、パターン上部ではなく、予め調べたパターンの曲がりが発生する位置前後とすることで、チャージアップ緩和効果も向上できる。
[実施例1]
本実施例では、イオン照射することでパターン側壁に堆積するフロロカーボン膜の導電性を向上させてチャージアップを緩和する方法を説明する。
図4は本実施例を実現するためのエッチング装置の概略図である。
真空容器101内には下部電極108が設けられ、下部電極108には静電チャック部117,フォーカスリング118が設けられ、静電チャック部上に被加工試料109であるウエハが載置される。静電チャック部117に載置されたウエハに対しては、高周波バイアス電源121から整合器120を介して高周波バイアス電力が印加される。
真空容器101の上部には、誘電体114の中に、ガス供給孔が形成されたシリコン円板116が設けられ、ガス導入管103を介して、各種のガスが真空容器101内に供給される。本装置には、図示しないが、CF4,CHF3,C26,C36O,C48
58,C46等の内、いずれかのフロロカーボンガスを供給する手段と、He,Kr,Ar,Ne,Xe等の内、いずれかの希ガスを希釈ガスとして供給する手段と、O2 若しくはN2 ガスを供給する手段を供給する手段を備える。更に、これらのガスは混合あるいは単独で、真空容器101内に導入される。これらのガス流量は、ガス流量計110によって監視される。
また、シリコン円板116上部には、円板状導体板115が設けられる。誘電体114に対しては、同軸線路104を介して電源107から13.56 MHzの電圧が、また、同軸線路104と整合器105を介して電源106から450MHzの電圧が印加される。真空容器101の外部には、空心コイル102が設けられる。電源106,107,
高周波バイアス電源121は、制御部122に接続され、コントロールされる。
また、真空容器101は、メインバルブ111とゲートバルブ119を介して排気され、低圧力が保たれる。また、メインバルブ111の前にはコンダクタンスバルブ112が備えられ、このバルブを可動させることで、真空容器101内の排気効率を調整することが出来る。
本発明で用いるエッチング装置は、ガス流量計110と真空容器101の間に高速応答バルブ123が設置されており、処理ステップ毎に真空容器101に導入するガスを高速に切り替えることが可能である。
図1に、エッチング装置内で処理される被加工試料109の通常のエッチング工程でのパターン形状の進展を示す。図1(a)はエッチング処理前の膜構造を示している。エッチングストップ層3であるシリコン窒化膜上に層間絶縁膜2であるプラズマTEOSを形成し、レジストマスク1を用いて所定のパターニングを行ってある。処理条件にも依存するが、イオン5が被加工試料109に打ち込まれ、エッチングが進展することによってある深さまで図1(b)のように垂直にエッチングが進展する。しかしながら、それ以降ではパターン内の電荷のバランスが崩れてチャージアップが発生し、図1(c)のようにパターン形状が曲がってしまう。その際、図1(b),(c)に示したように、パターン側壁にはフロロカーボン膜4が堆積している。
これに対し、本実施例で説明する処理工程を図2及び図6に示す。図6は処理シーケンス図、図2は、処理シーケンス各ステップにおけるウエハの模式図である。
図6(a)は、本実施例の基本的な処理シーケンスである。このシーケンスでは、
46とO2 、及びウエハに印加するバイアス電力を変化させることで、エッチング工程(A)とチャージアップ緩和工程(B)を交互に切り替えるものである。エッチング工程(A)では、ウエハ径300mmの処理を行うために、ガス条件は、Arを500ml/
min、C46を50ml/min、O2を47ml/minとして、そのときのガス圧力を2Paに設定した。プラズマ発生用高周波電力は本条件では600Wである(図6では、図示せず)。また、ウエハに印加するバイアス電力は3500Wと設定した。この条件により、被加工パターンのエッチング速度は630nm/min で、マスクであるレジストマスク1との選択比は10である。尚、図6(a)〜(c)において、O2 の流量値は特に示していないが、流量変化はC46と連動するものである。
チャージアップ緩和工程(B)では、C46及びO2 ガス流量を調整するためのガス流量計110と真空容器101の間に設置されている高速応答バルブ123が閉まり、ガス供給を停止する。これによって、真空容器101内は主にArガスが主体の状態となる。その際、真空容器101内圧力はコンダクタンスバルブ112が働き、設定圧力である
2Paを維持する。一方、ウエハに印加するバイアス電力は3500Wから500Wまで低下する。これにより、ホール内側壁のフロロカーボン膜4をスパッタリングして導電性を向上させて膜質を改質しつつ、レジストマスク1の変質を抑制する。
ここで、図2を用いて、図6(a)のシーケンスを説明する。まず図2(a)は、エッチング処理が始まる前のウエハの状態である。エッチング工程の状態になると、図2(b)の状態になる。C46とO2 、Arが真空容器101内に導入された状態で生成されたイオン5が、バイアス電力の作用によりウエハに突入し、エッチングされる。このエッチングが進展すると、レジストマスク1周辺に負の電荷が溜まり、パターンの底部には正の電荷が溜まる。また、パターンの側壁には、フロロカーボン膜4が形成される。エッチング工程からチャージアップ緩和工程になると、図2(c)の状態になる。Arのみの状態で生成されたイオン6が直進性を失い、フロロカーボン膜4をスパッタするようになる。これは、バイアス電力が弱められたことにより、入射イオンエネルギーが低くなり直進性が弱くなるためである。また、パターン下部のチャージアップ電荷の影響が受け易くなることも、側壁をイオン6が叩く確率が増す要因である。このように、イオン6がフロロカーボン膜4をスパッタすることにより、フロロカーボン膜4の膜質か改質し、導電性が向上する。導電性が向上すると、レジストマスク1周辺に溜まっていた負電荷が、フロロカーボン膜4を介してパターン底部に溜まっていた正電荷に導かれ、中和されることでチャージアップが低減される。
次に、再びエッチング工程(A)に戻ると、図2(d)の状態になり、エッチングが進展し、チャージアップが進む。その後、チャージアップ緩和工程(B)に変わると図2
(e)の状態になり、チャージアップが低減される。以降、この繰り返しが、所定のエッチング量が処理できるまで繰り返す。
図6(b)は、図6(a)とは、異なる制御シーケンスである。図6(a)との違いは、チャージアップ緩和工程(B)における真空容器101内の圧力である。図6(a)のシーケンスでは、圧力は一定に保つように制御されたが、図6(b)のシーケンスでは、チャージアップ緩和工程(B)の圧力をコンダクタンスバルブ112を制御して8Paに設定する。これにより、イオンのパターンへの入射角度をより大きくし、イオン6によってフロロカーボン膜4をスタッパする角率を上げ、効率良く膜質を改質する。これにより、よりチャージアップを低減できる。
図6(c)は、また異なる制御シーケンスを示す。チャージアップに起因する
Distortionはエッチング条件,サンプル構造(パターン径,マスク材料,層間絶縁膜材料など)によって異なるが、一般的にあるアスペクト比以降で発生する。従って、図6(c)のシーケンスでは、そのアスペクト比を事前に評価しておき、それまではエッチング工程(A)のみを行い、そのアスペクト比となる深さ前後からチャージアップ緩和工程(B)をエッチング工程(A)と交互に実施する。これにより、スループットの低下を抑制できる。
また、Distortionが発生するアスペクト比の深さを予め評価したエッチング速度から時間で管理しても良いが、特願2004−544716号公報に記載されているようなウエハの光反射率及びインピーダンスを検出し、エッチング深さを測定するホール深さモニタを用いて直接検出することも可能である。これによれば、真空容器内の雰囲気他によって生じるホールエッチング速度の経時変化をキャンセルでき、安定した処理が可能となる。
[実施例2]
本実施例では、デバイス(ウエハ)構造自体に関わるものである。
図1(a),図2(a)は、通常の被加工パターンの断面図を示している。ここでは、メモリーデバイスにおけるキャパシタ用深穴形成パターンを示しており、パターンの孔径は90nmである。上部から、レジストマスク1,層間絶縁膜2であるプラズマTEOS,最下層にエッチングストップ層3であるシリコン窒化膜が形成されている。膜厚はそれぞれ、500nm,1800nm,100nmである。レジストマスク1と層間絶縁膜2の間には反射防止膜(BARC)が形成されている場合もあるが、多層レジストマスク構造によって事前に処理されたマスクでも良い。その場合は、レジストマスク1と層間絶縁膜2間に反射防止膜は存在せず、レジストマスク1上部にはレジストマスク1自体をエッチングする場合に用いたハードマスク(SiONやSiO2 など)が残っている。
次に本実施例の構成を図3(a)に示す。通常の被加工パターンとの大きな違いのひとつは、層間絶縁膜2であるプラズマTEOSの途中に導電性材料であるPoly−Siからなる導電性薄膜層8が形成されていることである。
この膜厚が厚い場合、Poly−Siを処理するためのエッチング工程を別途導入する必要がある。一方、例えば20nm以下の薄い薄膜層では、プラズマTEOSを処理するエッチング条件でそのまま処理をすることも可能である。なお、導電性材料としてPoly−Siの他にWやAlなどの金属材料を用いても同様の効果がある。
本実施例では、層間絶縁膜2上面から深さ1200nmの位置に厚さ10nmのPoly−Siからなる導電性薄膜層8を形成した。
一方、図3(a)に示すように、被加工パターンとは別の場所に寸法の大きいパターンが形成されている。このパターンはホールでもトレンチでも良く、デバイスには全く関係の無いダミーパターン9である。本実施例では被加工パターンの周囲に幅200nmのトレンチパターンを配置した。
次にエッチング時間の進展に従って本実施例を説明する。まず、エッチング条件であるが、実施例1で説明した条件でも良いが、その場合、被加工パターンと寸法の大きいダミーパターンでのエッチング速度が同じか若しくはダミーパターンのエッチング速度が速くなるようにレシピを調節する。例えば、添加ガスであるO2の流量を増加させても良いし、希釈ガスであるArの流量を増加させても良い。本実施例では、Arを500ml/
min、C46を50ml/min、O2を55ml/minとして、そのときのガス圧力を2Paに設定した。プラズマ発生用高周波電力およびウエハに印加するバイアス電力は実施例1の条件と同じくそれぞれ600Wと3500Wに設定した。この条件により、被加工パターンのエッチング速度は600nm/min 、ダミーパターンのエッチング速度は650
nm/min であった。この場合、エッチング開始から約110秒後に図3(b)のようにダミーパターン9が先に導電性薄膜層8に到達するが、被加工パターンはエッチング速度が遅いため未だ到達していない。本実施例では導電性薄膜層8が10nmと薄いため、エッチング条件を変更せずに、そのまま導電性薄膜層8をエッチングした。
次にエッチングの進展に伴いダミーパターン9、被加工パターン共に導電性薄膜層8を突き抜けて、下層層間絶縁膜2のエッチングに移行する。ダミーパターン9は幅が広いためシェーディング効果がなく、パターン内部での電荷のバランスが保たれてチャージアップは発生しない。すなわち、図3(b)(c)に示すように、パターン内部にプラズマから電子が供給され易い。その電子は導電性を持つ導電性薄膜層8を介して、パターン寸法が小さくシェーディング効果のためにパターン内部が正にチャージアップしている被加工パターンに自動的に供給される。
以上より、電子の供給源であるダミーパターン9と被加工パターンを、導電性薄膜層8を介して電気的に接続することで、被加工パターン内に電子を供給し、チャージアップ起因のDistortionを改善できる。したがって、実施例1のようなチャージアップ緩和工程を行う必要が無く、スループットの向上を実現することが出来る。
しかしながら、このままでは被加工パターン同士が電気的に接続されてしまい、デバイスとして機能しなくなる。そこで、図3(d)に示すようにエッチングが終了した後、
CVDなどで絶縁体薄膜10を形成する。本実施例では、導電性薄膜層8を層間絶縁膜2上面から深さ1200nmの位置に形成したが、被加工パターンが曲がる位置よりも浅い位置にあればどの深さでも効果がある。また、上記導電性薄膜層8を1層としたが、複数層でももちろん効果はある。
以上、これまで示した実施例1においては、エッチング工程の後、希ガスプラズマを用いて希ガスイオンをパターン側壁に衝突させることで、パターン側壁の堆積膜の導電性を向上できる。これにより、エッチング工程で発生したパターン内部のチャージアップを緩和でき、次のエッチング工程でパターン形状が曲がることなく垂直形状が得られる。さらに、チャージアップ緩和工程の圧力を高めること、ウエハに印加するバイアスを低減することで、パターン側壁へのイオン衝突頻度を向上でき、効果を高めることが可能となる。
一方、実施例2においては、層間絶縁膜間に導電性材料からなる薄膜層を挿入し、加工対象パターンとは別に、寸法の大きいダミーパターンを設置した半導体デバイス構造を用いることで、エッチングの進展に伴いダミーパターンから加工対象パターンに電子を供給できチャージアップを緩和できる。
従来のエッチング方法を用いた場合の深孔加工形状の模式図である。 実施例1の処理シーケンスを行う場合の深孔加工形状の模式図である。 実施例2のデバイス構造と加工形状の模式図である。 実施例1のエッチング装置の模式図である。 実施例1を説明するための、Arスパッタ有無によるフロロカーボン膜の XPS測定結果である。 実施例1を説明するための、処理シーケンスである。
符号の説明
1…レジストマスク、2…層間絶縁膜、3…エッチングストップ層、4…フロロカーボン膜、5,6…イオン、8…導電性薄膜層、9…ダミーパターン、10…絶縁体薄膜、
101…真空容器、102…空心コイル、103…ガス導入管、104…同軸線路、105,120…整合器、106,107…電源、108…下部電極、109…被加工試料、
110…ガス流量計、111…メインバルブ、112…コンダクタンスバルブ、113…アース電位導体板、114…誘電体、115…円板状導体板、116…シリコン円板、
117…静電チャック部、118…フォーカスリング、119…ゲートバルブ、121…高周波バイアス電源、122…制御部、123…高速応答バルブ。

Claims (17)

  1. 真空排気手段により真空排気されている真空容器と、当該真空容器に複数のガスを導入するガス導入手段と、被加工試料を設置する設置手段と、前記真空容器内にプラズマを発生させるための第1の電源と、前記設置手段を介して前記被加工試料に高周波バイアス電力を印加するための第2の電源と、前記各部を制御する制御手段を有するエッチング装置において、
    前記制御手段は、前記真空容器内でプラズマを発生させ、前記被加工試料にパターンを形成していく表面処理を行うエッチング工程と、当該エッチング工程で作成した前記被加工試料のパターン内のチャージアップを緩和するチャージアップ緩和工程を行うことを特徴とするエッチング処理装置。
  2. 請求項1記載において、
    前記ガス導入手段は、フロロカーボンガスを導入する手段と、希ガスを導入する手段と、O2 若しくはN2 ガスを導入する手段を有することを特徴とするエッチング処理装置。
  3. 請求項2において、
    前記エッチング工程では、前記ガス導入手段が、前記複数のガスのうち全て、若しくは任意のガスを混合して前記真空容器中に導入した状態で、被加工試料の表面処理を行い、
    前記チャージアップ緩和工程では、前記ガス導入手段が、希ガスのみを導入して表面処理を行うことを特徴とするエッチング処理装置。
  4. 請求項2において、
    前記希ガスとしてHe,Kr,Ar,Ne,Xeのうち少なくとも1種類のガスを用いることを特徴とするエッチング処理装置。
  5. 請求項1において、
    前記チャージアップ緩和工程では、前記被加工試料に印加する高周波バイアス電力を、前記エッチング工程で前記被加工試料に印加する高周波バイアス電力に比べて低い値で印加することを特徴とするエッチング処理装置。
  6. 請求項1において、
    前記真空容器内の圧力を調節する手段を備え、
    前記チャージアップ緩和工程では、前記真空容器内の圧力を前記エッチング工程時よりも高くすることを特徴とするエッチング処理装置。
  7. 真空排気手段により真空排気されている真空容器と、フロロカーボンガスを導入する手段と、希ガスを導入する手段と、O2 若しくはN2 ガスを導入する手段を有し、前記ガスを当該真空容器に導入するガス導入手段と、被加工試料を設置する設置手段と、前記真空容器内にプラズマを発生させるための第1の電源と、前記設置手段を介して前記被加工試料に高周波バイアス電力を印加するための第2の電源と、前記各部を制御する制御手段を有するエッチング装置を用いたエッチング方法において、
    前記真空容器内でプラズマを発生させ、前記被加工試料にパターンを形成していく表面処理を行うエッチング工程と、
    当該エッチング工程で作成した前記被加工試料のパターン内のチャージアップを緩和するチャージアップ緩和工程を行うことを特徴とするエッチング処理方法。
  8. 請求項7において、
    前記エッチング工程と、前記チャージアップ緩和工程は、交互に繰り返して行われることを特徴とするエッチング処理方法。
  9. 請求項7において、
    前記エッチング工程によって形成されるパターンの曲がりが始まる時間を予め設定しておき、
    当該設定時間まで前記エッチング工程を行い、設定時間後は、前記エッチング工程と前記チャージアップ緩和工程を交互に繰り返して行うことを特徴とするエッチング処理方法。
  10. 請求項7において、
    前記エッチング工程では、前記複数のガスのうち全て、若しくは任意のガスを混合して前記真空容器中に導入した状態で、被加工試料の表面処理を行い、
    前記チャージアップ緩和工程では、希ガスのみを導入して表面処理を行うことを特徴とするエッチング処理方法。
  11. 請求項7において、
    前記希ガスとしてHe,Kr,Ar,Ne,Xeのうち少なくとも1種類のガスを用いることを特徴とするエッチング処理方法。
  12. 請求項7において、
    前記チャージアップ緩和工程では、前記被加工試料に印加する高周波バイアス電力を、前記エッチング工程で前記被加工試料に印加する高周波バイアス電力に比べて低い値で印加することを特徴とするエッチング処理方法。
  13. 請求項7において、
    前記チャージアップ緩和工程では、前記真空容器内の圧力を前記エッチング工程時よりも高くすることを特徴とするエッチング処理方法。
  14. 半導体基板上に形成された層間絶縁膜と、当該層間絶縁膜上に被加工パターンに沿ったレジストマスクが形成された半導体デバイスにおいて、
    前記レジストマスクに、被加工パターンとは別のダミーパターンが形成され、且つ、前記層間絶縁膜内に、少なくとも前記被加工パターン及び前記ダミーパターン下となる位置に導電性材料からなる薄膜層が形成されることを特徴とする半導体デバイス。
  15. 請求項14において、
    前記ダミーパターンは、前記被加工パターンよりも大きな径を有するホールパターン若しくは大きな幅を有するトレンチパターンであることを特徴とする半導体デバイス。
  16. 請求項14において、
    前記薄膜層は、被加工パターンがエッチング処理の進展によって曲がりが発生する位置よりも上部に形成することを特徴とする半導体デバイス。
  17. 請求項14において、
    被加工パターンの処理が終了した後、形成されたパターン側壁に絶縁体膜を形成することを特徴とする半導体デバイス。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009124109A (ja) * 2007-09-25 2009-06-04 Applied Materials Inc 開口部側壁に形成した高分子の処理により高アスペクト比の開口部におけるエッチプロファイルの屈曲と湾曲を防止する方法
JP2015043470A (ja) * 2010-02-24 2015-03-05 東京エレクトロン株式会社 エッチング処理方法
KR20150100522A (ko) * 2014-02-24 2015-09-02 도쿄엘렉트론가부시키가이샤 에칭 방법
US9373521B2 (en) 2010-02-24 2016-06-21 Tokyo Electron Limited Etching processing method
US10062576B2 (en) 2016-05-20 2018-08-28 Spts Technologies Limited Method for plasma etching a workpiece

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07115085A (ja) * 1993-10-15 1995-05-02 Sony Corp プラズマ処理方法
JP2000091321A (ja) * 1998-09-10 2000-03-31 Hitachi Ltd 表面処理方法および装置
JP2002043246A (ja) * 2000-07-27 2002-02-08 Nec Corp 半導体装置の製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07115085A (ja) * 1993-10-15 1995-05-02 Sony Corp プラズマ処理方法
JP2000091321A (ja) * 1998-09-10 2000-03-31 Hitachi Ltd 表面処理方法および装置
JP2002043246A (ja) * 2000-07-27 2002-02-08 Nec Corp 半導体装置の製造方法

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009124109A (ja) * 2007-09-25 2009-06-04 Applied Materials Inc 開口部側壁に形成した高分子の処理により高アスペクト比の開口部におけるエッチプロファイルの屈曲と湾曲を防止する方法
JP2015043470A (ja) * 2010-02-24 2015-03-05 東京エレクトロン株式会社 エッチング処理方法
US9373521B2 (en) 2010-02-24 2016-06-21 Tokyo Electron Limited Etching processing method
US9496150B2 (en) 2010-02-24 2016-11-15 Tokyo Electron Limited Etching processing method
KR20150100522A (ko) * 2014-02-24 2015-09-02 도쿄엘렉트론가부시키가이샤 에칭 방법
JP2015173240A (ja) * 2014-02-24 2015-10-01 東京エレクトロン株式会社 エッチング方法
KR102356211B1 (ko) 2014-02-24 2022-01-27 도쿄엘렉트론가부시키가이샤 에칭 방법
US10062576B2 (en) 2016-05-20 2018-08-28 Spts Technologies Limited Method for plasma etching a workpiece

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