JP2007088488A - Field effect transistor and its manufacturing method - Google Patents

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Takasumi Oyanagi
孝純 大柳
Tokuo Watanabe
篤雄 渡辺
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Abstract

<P>PROBLEM TO BE SOLVED: To provide a MOS field effect transistor which is symmetrical about the center of a gate electrode, the transistor being made fine without having deterioration in breakdown voltage; and its manufacturing method. <P>SOLUTION: The MOS field effect transistor having electric field relaxation layers 107A and 107B and a punch-through stopper layer 108 in gate-overlap structure symmetrically with the gate electrode 103 is provided with a P-type layer 110 of an opposite conductivity type from the N-type punch-through stopper layer 108 on a surface of the punch-through stopper layer 108 to have no rise in threshold voltage. <P>COPYRIGHT: (C)2007,JPO&INPIT

Description

本発明は、高耐圧のＭＯＳ電界効果トランジスタに係り、特にメモリセルの書込回路と消去回路に好適なＭＯＳ電界効果トランジスタに関する。   The present invention relates to a high breakdown voltage MOS field effect transistor, and more particularly to a MOS field effect transistor suitable for a memory cell write circuit and erase circuit.

半導体メモリの一種にフラッシュメモリがあるが、この場合、メモリセルの書込み消去には１０Ｖ程度より高い電圧を印加する必要があり、このため、１０Ｖ程度以上の耐圧のＭＯＳ電界効果トランジスタ(ＭＯＳＦＥＴ)が必要である。   One type of semiconductor memory is a flash memory. In this case, it is necessary to apply a voltage higher than about 10 V for writing and erasing of memory cells. For this reason, a MOS field effect transistor (MOSFET) having a breakdown voltage of about 10 V or more is required. is necessary.

ここで、耐圧が１０〜３０Ｖ程度のＭＯＳ電界効果トランジスタとしては、ＬＤＤ(Lightly Doped Drain)構造を用いたものが知られており、この場合、ドレイン電極に接する高濃度層の端を、耐圧の程度に応じて、ゲート絶縁膜から離して配置することにより、耐圧を高めている。   Here, as a MOS field effect transistor having a breakdown voltage of about 10 to 30 V, a transistor using an LDD (Lightly Doped Drain) structure is known. In this case, the end of the high concentration layer in contact with the drain electrode is connected to the breakdown voltage. Depending on the degree, the breakdown voltage is increased by disposing the gate insulating film away from the gate insulating film.

ところで、通常、Ｎ型チャネルＭＯＳ電界効果トランジスタは、ソース電極を接地電位にした上でドレイン電極には正の電圧を印加して使用し、Ｐ型チャネルＭＯＳ電界効果トランジスタの場合は、ドレイン電極を接地電位にし、ソース電極に正の電圧を印加して使用している。   By the way, normally, an N-type channel MOS field effect transistor is used by applying a positive voltage to the drain electrode after setting the source electrode to the ground potential. In the case of a P-type channel MOS field effect transistor, the drain electrode is used. A ground potential is applied and a positive voltage is applied to the source electrode.

しかし、このときＮ型チャネルＭＯＳ電界効果トランジスタについては、ドレイン電極が接地電位でソース電極に正の電圧が印加でき、Ｐ型チャネルＭＯＳ電界効果トランジスタの場合は、ソース電極が接地電位でドレイン電極には正の電圧が印加できるデバイス構造にすれば、用途が更に大きく広がる。つまり、ＭＯＳ電界効果トランジスタの場合、用途によっては、ゲート電極に対して対称になったデバイス構造が求められる。   However, for the N-type channel MOS field effect transistor, a positive voltage can be applied to the source electrode when the drain electrode is at the ground potential. In the case of a P-type channel MOS field effect transistor, the source electrode is applied to the drain electrode at the ground potential. If the device structure is such that a positive voltage can be applied, the application can be further expanded. That is, in the case of a MOS field effect transistor, a device structure that is symmetric with respect to the gate electrode is required depending on the application.

そこで、ソース領域とドレイン領域の双方の高濃度層端を等しくゲート電極から離すことにより、デバイス構造に対称性を確保しながら高耐圧を得るようにしたＬＤＤ構造のＭＯＳ電界効果トランジスタが従来から知られていた。   Therefore, an LDD structure MOS field effect transistor has been conventionally known in which the high concentration layer ends of both the source region and the drain region are equally spaced from the gate electrode to obtain a high breakdown voltage while ensuring symmetry in the device structure. It was done.

一方、このような高耐圧を得るためは、いわゆるパンチスルーストッパー層を有するＭＯＳ電界効果トランジスタも、従来から提案されている。
そこで、このパンチスルーストッパー層を有する従来のＭＯＳ電界効果トランジスタの一例について、図６により説明する。 On the other hand, in order to obtain such a high breakdown voltage, a MOS field effect transistor having a so-called punch-through stopper layer has also been proposed.
An example of a conventional MOS field effect transistor having this punch-through stopper layer will be described with reference to FIG.

この図６の従来例は、図示のように、Ｐ型ウエル領域１０１Ｐの一方の面(図では上面)にソース領域とドレイン領域になる高濃度Ｎ型層(Ｎ+層)１５０Ａ、１５０Ｂと、Ｎ型の電界緩和層１０７Ａ、１０７Ｂを形成し、その上にゲート電極１０３と電極１１Ａ、１１Ｂを設け、これにより、電極１１Ａ、１１Ｂの一方をソース電極とし、他方をドレイン電極とする対称型のＭＯＳ電界効果トランジスタが形成されるようにしたものである。 In the conventional example of FIG. 6, as shown in the figure, high-concentration N-type layers (N + layers) 150A and 150B that become a source region and a drain region on one surface (upper surface in the figure) of a P-type well region 101P, N-type electric field relaxation layers 107A and 107B are formed, and a gate electrode 103 and electrodes 11A and 11B are provided on the N-type electric field relaxation layers 107A and 107B, whereby one of the electrodes 11A and 11B is a source electrode and the other is a drain electrode. A MOS field effect transistor is formed.

このとき、Ｐ型ウエル領域１０１Ｐは、所定の濃度のＰ型Ｓｉ基板、又は任意の導電型のＳｉ基板にボロンなどのＰ型不純物イオンをイオン注入したもので、高濃度Ｎ型層１５０Ａ、１５０Ｂは、このＰ型ウエル領域１０１Ｐにヒ素を高濃度にドーピングして形成され、Ｎ型の電界緩和層１０７Ａ、１０７Ｂは、ヒ素を所定の濃度でドーピングして形成されている。   At this time, the P-type well region 101P is obtained by ion-implanting P-type impurity ions such as boron into a P-type Si substrate having a predetermined concentration or an Si substrate having an arbitrary conductivity type, and the high-concentration N-type layers 150A and 150B. The P-type well region 101P is formed by doping arsenic at a high concentration, and the N-type field relaxation layers 107A and 107B are formed by doping arsenic at a predetermined concentration.

ゲート電極１０３は、リンをドーピングしたＮ型ポリシリコン膜及びタングステンシリサイド膜を順次積み重ねて形成したもので、シリコン酸化膜のゲート絶縁膜１０２を介してＰ型ウエル領域１０１Ｐの一方の面に設けてある。ここで、ゲート電極１０３の幅(ゲート長)をＬで示してある。   The gate electrode 103 is formed by sequentially stacking a phosphorus-doped N-type polysilicon film and a tungsten silicide film, and is provided on one surface of the P-type well region 101P via a gate insulating film 102 of a silicon oxide film. is there. Here, the width (gate length) of the gate electrode 103 is indicated by L.

電極１１Ａ、１１Ｂは、何れもアルミニウムなどの金属膜で形成され、Ｐ型ウエル領域１０１Ｐの上で、夫々ゲート電極１０３の側端部から対称的に離れた状態で、ゲート電極１０３の両側にある高濃度Ｎ型層１５０Ａ、１５０Ｂの上に設けてあり、これらにより、夫々ソース電極とドレイン電極が形成されるようになっている。   The electrodes 11A and 11B are both formed of a metal film such as aluminum, and are on both sides of the gate electrode 103 in a state of being symmetrically separated from the side end of the gate electrode 103 on the P-type well region 101P. They are provided on the high-concentration N-type layers 150A and 150B, thereby forming a source electrode and a drain electrode, respectively.

ここで、１０４はシリコン酸化膜の側壁で、この側壁１０４は、図示のように電極１１Ａ、１１Ｂから離れた状態で、ゲート電極１０３の両側端面に、ゲート絶縁膜１０２の両側端面も含めて形成されている。   Here, reference numeral 104 denotes a side wall of the silicon oxide film. The side wall 104 is formed on both side end surfaces of the gate electrode 103 including both side end surfaces of the gate insulating film 102 in a state separated from the electrodes 11A and 11B as shown in the figure. Has been.

このとき、各々の高濃度Ｎ型層１５０Ａ、１５０Ｂは、Ｐ型ウエル領域１０１Ｐの表面で、電極１１Ａ、１１Ｂと側壁１０４の下面には接しているが、ゲート酸化膜１０２の下には届かないようにして形成し、電界緩和層１０７Ａ、１０７Ｂは、各々の高濃度Ｎ型層１５０Ａ、１５０Ｂから延長された形でゲート絶縁膜１０２の下面に接するようにして形成してある。   At this time, the high-concentration N-type layers 150A and 150B are in contact with the electrodes 11A and 11B and the lower surface of the side wall 104 on the surface of the P-type well region 101P, but do not reach under the gate oxide film 102. The field relaxation layers 107A and 107B are formed so as to be in contact with the lower surface of the gate insulating film 102 in a form extending from the high-concentration N-type layers 150A and 150B.

そして、１０８がパンチスルーストッパー層で、このパンチスルーストッパー層１０８は、Ｐ型ウエル領域１０１Ｐにボロンなどを高濃度でドーピングすることにより高濃度Ｐ型層(Ｐ+層)として形成され、このとき、図示のように、ゲート絶縁膜１０２の下面にだけ接し、電界緩和層１０７Ａ、１０７Ｂには接しないようにして形成されている。 The punch-through stopper layer 108 is formed as a high-concentration P-type layer (P + layer) by doping the P-type well region 101P with boron or the like at a high concentration. As shown in the figure, it is formed so as to be in contact with only the lower surface of the gate insulating film 102 and not in contact with the electric field relaxation layers 107A and 107B.

この図６に示したＭＯＳ電界効果トランジスタの従来例の場合、パンチスルーストッパー層１０８により、電圧を加えたときの空乏層の広がりが抑制されるので、耐圧が向上される。また、この結果、ゲート長Ｌも短縮でき、微細化にも対応できる。   In the conventional example of the MOS field effect transistor shown in FIG. 6, the punch-through stopper layer 108 suppresses the spread of the depletion layer when a voltage is applied, so that the breakdown voltage is improved. As a result, the gate length L can be shortened, and miniaturization can be supported.

次に、図７は別の従来例で、電界緩和層１０７Ａ、１０７Ｂを深くし、各々の高濃度Ｎ型層１５０Ａ、１５０Ｂの下側にまで延びているようにしたもので、その他の構成は、パンチスルーストッパー層１０８を備えている点も含めて、図６の従来例と同じである。   Next, FIG. 7 shows another conventional example in which the electric field relaxation layers 107A and 107B are deepened so as to extend to the lower side of the respective high-concentration N-type layers 150A and 150B. 6 is the same as the conventional example of FIG. 6 including the point that the punch-through stopper layer 108 is provided.

従って、この図７の従来例でも、パンチスルーストッパー層１０８により、電圧を加えたときの空乏層の広がりが抑制されるので、耐圧が向上され、ゲート長Ｌも短縮でき、微細化に対応できる。   Therefore, also in the conventional example of FIG. 7, the punch-through stopper layer 108 suppresses the spread of the depletion layer when a voltage is applied, so that the breakdown voltage can be improved, the gate length L can be shortened, and miniaturization can be supported. .

なお、この種の技術に関連する公知例としては、例えば特許文献１、特許文献２、特許文献３などを挙げることができる。
特開平６−２０４４６９号公報 特開平３−６８６９号公報 特開平３−１９５０６３号公報 In addition, as a well-known example relevant to this kind of technique, patent document 1, patent document 2, patent document 3, etc. can be mentioned, for example.
JP-A-6-204469 Japanese Patent Laid-Open No. 3-6869 JP-A-3-195633

上記従来技術は、多様化するＭＯＳ電界効果トランジスタの微細化要求に配慮がされているとはいえず、メモリチップに適用した場合の高集積化に不満が残るという問題があった。   The above prior arts cannot be said to take into account the diminishing demands for diversifying MOS field effect transistors, and there is a problem that high integration is still unsatisfactory when applied to memory chips.

すなわち、従来技術では、ＭＯＳ電界効果トランジスタの微細化要求に一応応えてはいるが、メモリセルの微細化は更に進むので、フラッシュメモリ全体のチップサイズに占める高耐圧ＭＯＳ電界効果トランジスタの割合も多くなってしまうので、高集積化に不満が残ってしまうのである。   In other words, the conventional technology has responded to the demands for miniaturization of MOS field effect transistors, but since the miniaturization of memory cells is further advanced, the proportion of high voltage MOS field effect transistors in the entire flash memory chip size is also large. As a result, dissatisfaction remains with high integration.

本発明は、微細化と高耐圧化の両立が更に図れるようにしたゲート電極に対称的なＭＯＳ電界効果トランジスタの提供と製造方法の提供を目的とするものである。   An object of the present invention is to provide a MOS field effect transistor symmetrical to a gate electrode and to provide a manufacturing method that can further achieve both miniaturization and high breakdown voltage.

上記目的は、ソース領域とドレイン領域にゲートオーバーラップ構造の電界緩和層を備え、前記ソース領域とドレイン領域の間でゲート電極の中心付近にパンチスルーストッパー層が備えられている対称型ＭＯＳ電界効果トランジスタにおいて、前記パンチスルーストッパー層の表面に、このパンチスルーストッパー層と反対導電型の層が設けられているようにしても達成される。   The object is to provide a symmetrical MOS field effect in which a gate overlap structure electric field relaxation layer is provided in the source region and the drain region, and a punch-through stopper layer is provided in the vicinity of the center of the gate electrode between the source region and the drain region. In the transistor, this is achieved even if a layer having a conductivity type opposite to the punch-through stopper layer is provided on the surface of the punch-through stopper layer.

また、上記目的は、ソース領域とドレイン領域にゲートオーバーラップ構造の電界緩和層を備え、前記ソース領域とドレイン領域の間でゲート電極の中心付近にパンチスルーストッパー層が備えられている対称型ＭＯＳ電界効果トランジスタにおいて、前記電界緩和層の表面に、この電界緩和層と反対導電型の層が設けられているようにしても達成される。   Another object of the present invention is to provide a symmetric MOS transistor having a gate overlap structure electric field relaxation layer in the source region and the drain region, and a punch-through stopper layer in the vicinity of the center of the gate electrode between the source region and the drain region. In the field effect transistor, this is achieved even if a layer having a conductivity type opposite to the field relaxation layer is provided on the surface of the field relaxation layer.

例えば、ドレイン電極に電圧を加えると、ドレイン領域側の電界緩和層−基板(又はウエル領域)間に形成された空乏層が広がっていくとともに、空乏層内での電界が上昇してアバランシェ降伏する。ソース−ドレイン間距離が十分長い場合においては、上述の空乏層内での電界上昇によるアバランシェ降伏が起こるが、ソース−ドレイン間距離が短いと、空乏層内での電界上昇が臨界値を迎える前に広がった空乏層がソース領域の電界緩和層に達してしまうパンチスルーにより急激に電流が流れ始める。   For example, when a voltage is applied to the drain electrode, the depletion layer formed between the electric field relaxation layer on the drain region side and the substrate (or well region) spreads, and the electric field in the depletion layer rises to cause avalanche breakdown. . When the source-drain distance is sufficiently long, the above-mentioned avalanche breakdown occurs due to the electric field increase in the depletion layer. However, when the source-drain distance is short, the electric field increase in the depletion layer is before the critical value is reached. Current starts to flow suddenly due to punch-through in which the depletion layer spreading into the source region reaches the electric field relaxation layer in the source region.

ところが、本発明のようにゲート電極に接し、かつゲート電極の中心に対して対称に配置した第二導電型の電界緩和層には接しないように、前記第一導電型の基板領域またはウエル領域よりも高濃度の第一導電型のパンチスルーストッパー層を形成しておくと、ドレイン領域の電界緩和層−基板間に形成された空乏層が広がる際、パンチスルーストッパー層によりその広がりを抑制できるため、パンチスルーストッパー層を設けなかった場合と比較して、ソース−ドレイン間距離、すなわちゲート長を短くすることができる。   However, the substrate region or well region of the first conductivity type so as not to contact the electric field relaxation layer of the second conductivity type disposed in contact with the gate electrode and symmetrically with respect to the center of the gate electrode as in the present invention. If a first-conductivity type punch-through stopper layer having a higher concentration is formed, when the depletion layer formed between the electric field relaxation layer and the substrate in the drain region spreads, the spread can be suppressed by the punch-through stopper layer. Therefore, the distance between the source and the drain, that is, the gate length can be shortened as compared with the case where the punch-through stopper layer is not provided.

従来技術では、チャネル領域のシリコン基板に基板と導電型の不純物を深くイオン注入することで、ドレイン耐圧を向し、ショートチャンネル効果を防止する技術が知られているが、本発明で想定しているような１０Ｖ程度以上の電圧が加わる用途では、電界緩和層とパンチスルーストッパー層が接するように構成すると、その接合の空乏層が広がりづらくなるため、耐圧向上は見込めない。すなわち、電界緩和層に接しないように、パンチスルーストッパー層を形成する必要がある。   In the prior art, a technique for improving drain breakdown voltage and preventing a short channel effect by deeply implanting a substrate and a conductive impurity into a silicon substrate in a channel region is known. In such applications where a voltage of about 10 V or more is applied, if the electric field relaxation layer and the punch-through stopper layer are in contact with each other, the depletion layer at the junction becomes difficult to spread, and therefore the breakdown voltage cannot be improved. That is, it is necessary to form a punch-through stopper layer so as not to contact the electric field relaxation layer.

また、本発明の特徴としてソース領域とドレイン領域は、ゲート電極の中心に対して対称に配置するため、回路構成上の自由度が広がる。   Further, as a feature of the present invention, since the source region and the drain region are arranged symmetrically with respect to the center of the gate electrode, the degree of freedom in circuit configuration is widened.

一方、パンチスルーストッパー層に関しては、ソース領域とドレイン領域がゲート電極の中心に対して対称に配置していることから、ゲート中心に対して対称になるように形成することが本発明で想定しているようなＮ型チャネルＭＯＳ電界効果トランジスタにおいてソース電極に電源電圧を加える、またはＰ型チャネルＭＯＳ電界効果トランジスタに置いてソース電極を接地電位にするなどの用途においては理想であるが、空乏層の広がりを抑制するのが主用途であるため、ゲート中心に対して対称に形成するのに限定される必要はない。   On the other hand, since the source region and the drain region are arranged symmetrically with respect to the center of the gate electrode, the punch-through stopper layer is assumed to be formed symmetrically with respect to the gate center. It is ideal for applications such as applying a power supply voltage to the source electrode in an N-type channel MOS field effect transistor or placing the source electrode at a ground potential in a P-type channel MOS field effect transistor. Since the main application is to suppress the spread of the gate, there is no need to be limited to forming it symmetrically with respect to the gate center.

以上、パンチスルーストッパー層をゲート酸化膜に接し、電界緩和層には接しないようにすることにより、ＭＯＳ電界効果トランジスタがゲート中心に対して対称構造でかつゲート長を微細化でき、このとき、更に電界緩和層をゲート絶縁膜端面から０.１５μｍ以上入り込ませることで、電界緩和層−高濃度層間距離を広げた効果にゲート絶縁膜による電界緩和の効果が加わり、耐圧の向上と、ゲート長の微細化が可能になった。   As described above, by making the punch-through stopper layer in contact with the gate oxide film and not in contact with the electric field relaxation layer, the MOS field effect transistor has a symmetric structure with respect to the gate center and the gate length can be reduced. Furthermore, by introducing the electric field relaxation layer by 0.15 μm or more from the end face of the gate insulating film, the effect of electric field relaxation by the gate insulating film is added to the effect of increasing the distance between the electric field relaxation layer and the high-concentration interlayer. It became possible to refine the size.

本発明によれば、対照的な電界効果トランジスタの微細化と高耐圧化の双方の向上を得ることができる。   According to the present invention, it is possible to improve both the miniaturization and the high breakdown voltage of a contrasting field effect transistor.

以下、本発明について、図示の実施の形態により詳細に説明する。
まず、図１は、本発明の第１の実施形態で、本発明をＮ型チャネルＭＯＳ電界効果トランジスタとして具現した場合の一実施形態である。 Hereinafter, the present invention will be described in detail with reference to the illustrated embodiments.
FIG. 1 shows a first embodiment of the present invention, which is an embodiment in which the present invention is embodied as an N-type channel MOS field effect transistor.

そして、この図１の実施形態は、Ｐ型ウエル領域１０１Ｐの一方の面(図では上面)に、一方がソース領域として使用されたときは他方がドレイン領域になる高濃度Ｎ型層(Ｎ+層)１５０Ａ、１５０Ｂと、Ｎ型の電界緩和層１０７Ａ、１０７Ｂを形成し、その上にゲート電極１０３と電極１１Ａ、１１Ｂを設け、これにより、電極１１Ａ、１１Ｂの一方をソース電極とし、他方をドレイン電極とする対称型のＭＯＳ電界効果トランジスタが形成されるようにしたもので、ここで、図６で説明した従来例と同じ符号を付した部分は、この図１でも同じ部分に対応する。 In the embodiment shown in FIG. 1, a high-concentration N-type layer (N + ) is formed on one surface (upper surface in the drawing) of the P-type well region 101P, and when one is used as a source region, the other is a drain region. Layer) 150A, 150B and N-type electric field relaxation layers 107A, 107B are formed, and a gate electrode 103 and electrodes 11A, 11B are provided thereon, whereby one of the electrodes 11A, 11B is used as a source electrode and the other is A symmetric MOS field effect transistor serving as a drain electrode is formed. Here, the same reference numerals as those in the conventional example described in FIG. 6 correspond to the same parts in FIG.

そして、この図１において、ＬＬで示されている長さ(寸法)は、電界緩和層１０７Ａ、１０７Ｂが、ゲート絶縁膜１０２の端部、つまりゲート電極１０３の端部から、その中心に向かって入り込んでいる部分の長さのことである。   In FIG. 1, the length (dimension) indicated by LL is such that the electric field relaxation layers 107A and 107B are directed from the end portion of the gate insulating film 102, that is, the end portion of the gate electrode 103 toward the center thereof. It is the length of the part that has entered.

ここで、このように電界緩和層１０７Ａ、１０７Ｂがゲート絶縁膜１０２の端部から中心に向かって入り込んでいる構造は、ゲートオーバーラップ構造と呼ばれているが、本発明の実施形態では、このゲートオーバーラップ構造における長さＬＬについて、少なくとも０.１５μｍにしてある。   Here, the structure in which the electric field relaxation layers 107A and 107B enter from the end portion of the gate insulating film 102 toward the center is called a gate overlap structure. In the embodiment of the present invention, The length LL in the gate overlap structure is at least 0.15 μm.

従って、この実施形態が、図６で説明した従来例と異なる点は、図示のようにパンチスルーストッパー層が設けられていない点と、ゲートオーバーラップ構造における長さＬＬについて、それが０.１５μｍ以上に設定されている点が特徴なので、以下、この点について説明する。   Therefore, this embodiment is different from the conventional example described in FIG. 6 in that the punch-through stopper layer is not provided as shown in the drawing and the length LL in the gate overlap structure is 0.15 μm. Since the point set above is a feature, this point will be described below.

この実施形態は、耐圧クラスが１５〜３０Ｖ程度のＭＯＳ電界効果トランジスタを対象とし、このため、ソース領域とドレイン領域を形成する電界緩和層１０７Ａ、１０７Ｂをゲート電極１０３の端部から、夫々ゲートの中心方向に向かって０.１５μｍ以上延在させ、ＬＬ≧０.１５μｍとしたものである。   This embodiment is directed to a MOS field effect transistor having a breakdown voltage class of about 15 to 30 V. For this reason, the electric field relaxation layers 107A and 107B forming the source region and the drain region are respectively connected to the gate electrode 103 from the end of the gate electrode 103. It extends by 0.15 μm or more toward the center, and LL ≧ 0.15 μm.

このとき、各高濃度Ｎ型層１５０Ａ、１５０Ｂの端部が、ゲート絶縁膜１０２の端部、つまりゲート電極１０３の端部に一致させてあり、従って、図示の寸法ＬＬは、各高濃度Ｎ型層１５０Ａ、１５０Ｂの端部から、対応する各電界緩和層１０７Ａ、１０７Ｂの端部までの長さ、つまり各電界緩和層１０７Ａ、１０７Ｂ自体の長さと同じになる。   At this time, the end portions of the high-concentration N-type layers 150A and 150B are aligned with the end portions of the gate insulating film 102, that is, the end portions of the gate electrode 103. Therefore, the dimension LL shown in FIG. The length from the end portions of the mold layers 150A and 150B to the corresponding end portions of the electric field relaxation layers 107A and 107B, that is, the lengths of the electric field relaxation layers 107A and 107B themselves are the same.

そして、このように、０.１５μｍ以上延在させた結果、電界緩和層と高濃度層間の距離が広がるだけでなく、ゲート絶縁層により電界緩和され、耐圧が向上するので、ゲート長の微細化ができるのであるが、その理由について以下に説明する。   And as a result of extending 0.15 μm or more in this way, not only the distance between the electric field relaxation layer and the high concentration layer is increased, but also the electric field is relaxed by the gate insulating layer and the breakdown voltage is improved. The reason for this will be described below.

ここで、図２は、電界緩和層を有するＭＯＳ電界効果トランジスタについて、その電界緩和層端から高濃度層端まで間の距離による耐圧の変化を表わした特性図で、電界緩和層と高濃度層とが重なっている状態のときを横軸の０にし、このときの耐圧を基準にした耐圧の変化をΔＢＶで示したものである。   Here, FIG. 2 is a characteristic diagram showing a change in breakdown voltage depending on the distance from the end of the electric field relaxation layer to the end of the high concentration layer of the MOS field effect transistor having the electric field relaxation layer. Is the horizontal axis 0, and the change in the breakdown voltage with reference to the breakdown voltage at this time is indicated by ΔBV.

そして、実線１は、高濃度層端の位置をゲート絶縁膜端面に一致させ、ここに固定した状態で、ここから電界緩和層をゲート絶縁膜端面下に入り込ませた場合の特性を示し、破線２は、電界緩和層位置をゲート絶縁膜端面に一致させ、固定した状態で、高濃度層の先端をゲート絶縁膜から離した場合の特性を示したものであり、従って、図１における長さＬＬは、実線１の特性における横軸の寸法になる。   A solid line 1 indicates characteristics when the position of the high concentration layer end coincides with the end face of the gate insulating film and is fixed here, and the electric field relaxation layer enters from below the end face of the gate insulating film. 2 shows the characteristics when the tip of the high concentration layer is separated from the gate insulating film with the electric field relaxation layer position aligned with the end face of the gate insulating film and fixed. LL is the dimension of the horizontal axis in the characteristic of the solid line 1.

この図２に表わされているように、電界緩和層と高濃度層の距離が０.１μｍの場合は、実線１の特性と破線２の特性の差は小さいが、０.１μｍを越えると差が生じ、実線１の特性の方が断然大きな耐圧になってゆくことが判る。   As shown in FIG. 2, when the distance between the electric field relaxation layer and the high concentration layer is 0.1 μm, the difference between the characteristic of the solid line 1 and the characteristic of the broken line 2 is small, but when the distance exceeds 0.1 μm. It can be seen that there is a difference, and the characteristic of the solid line 1 becomes a greater breakdown voltage.

この理由は、次の通りで、ｎＭＯＳトランジスタを例に説明すると、まず、ドレイン電圧が印加されると、電界緩和層と基板間に空乏層が形成され広がってゆく。一方、ここで形成された空乏層の上には、ゲート絶縁膜を介してゲート電極があり、接地電位にあるり、ドレイン電極からみると、ゲート電位は低い。   The reason is as follows. Taking an nMOS transistor as an example, first, when a drain voltage is applied, a depletion layer is formed and spreads between the electric field relaxation layer and the substrate. On the other hand, on the depletion layer formed here, there is a gate electrode through a gate insulating film, which is at the ground potential or low from the drain electrode.

そのため、空乏層内に残存する電子は、この電位が低いゲート電極の影響で反発されるため、空乏層内での電子の総量が少なくなると共に、空乏層内に広がってしまうという、いわゆるフィールドプレート効果により、空乏層内の電界が緩和され、この結果、耐圧の向上が得られることになるのである。   Therefore, electrons remaining in the depletion layer are repelled by the influence of the gate electrode having a low potential, so that the total amount of electrons in the depletion layer decreases and spreads in the depletion layer. Due to the effect, the electric field in the depletion layer is relaxed, and as a result, the breakdown voltage is improved.

このとき、電界緩和層をゲート絶縁膜端より０.１５μｍ以上ゲート電極の中心方向に入り込ませたゲートオーバーラップ構造によれば、上述した効果が顕著に見えはじめ、大きな電界緩和効果が発揮され、耐圧の大幅な向上が得られるのである。   At this time, according to the gate overlap structure in which the electric field relaxation layer enters the center direction of the gate electrode by 0.15 μm or more from the edge of the gate insulating film, the above-mentioned effect starts to be noticeable, and a large electric field relaxation effect is exhibited. A significant improvement in breakdown voltage is obtained.

従って、この実施形態によれば、微細化と高耐圧化の両立が更に図れ、この結果、同じ耐圧のデバイスでもゲート長を短くすることができ、ＭＯＳ電界効果トランジスタの微細化を充分に得ることができる。   Therefore, according to this embodiment, both miniaturization and high breakdown voltage can be further achieved. As a result, even with the same breakdown voltage device, the gate length can be shortened, and the MOS field effect transistor can be sufficiently miniaturized. Can do.

ところで、上記実施形態では、Ｎ型チャネルＭＯＳ電界効果トランジスタの場合について説明したが、半導体の導電型をＰ型とＮ型で入替えれば、Ｐ型チャネルＭＯＳ電界効果トランジスタにも同様に適用できることは言うまでもない。   By the way, in the above embodiment, the case of the N-type channel MOS field effect transistor has been described. However, if the semiconductor conductivity type is switched between the P-type and the N-type, it can be similarly applied to the P-type channel MOS field effect transistor. Needless to say.

次に、図３は、本発明をパンチスルーストッパー層を有するＭＯＳ電界効果トランジスタに適用した場合の一実施形態で、この図３でも、図１と同じ符号は同じ部分に対応する。   FIG. 3 shows an embodiment in which the present invention is applied to a MOS field effect transistor having a punch-through stopper layer. In FIG. 3, the same reference numerals as those in FIG. 1 correspond to the same parts.

ここで、この図３の実施形態は、図６で説明した従来例に本発明を適用したものに相当し、リンやヒ素などでドーピングされたＮ型のソース領域とドレイン領域として形成された電界緩和層１０７が共にゲート絶縁膜１０２の端部からゲート中心に向かって０.１５μｍ以上入り込んだ形、すなわち、図中の長さＬＬが０.１５μｍ以上あり、且つ、ボロンなどでドーピングされたＰ型のパンチスルーストッパー層１０８が電界緩和層１０７に接触しないように形成されていることを特徴としている。   Here, this embodiment of FIG. 3 corresponds to the application of the present invention to the conventional example described in FIG. 6, and an electric field formed as an N-type source region and drain region doped with phosphorus, arsenic, or the like. Both relaxation layers 107 are formed so as to enter 0.15 μm or more from the end of gate insulating film 102 toward the center of the gate, that is, the length LL in the drawing is 0.15 μm or more and P doped with boron or the like is used. The punch-through stopper layer 108 of the mold is formed so as not to contact the electric field relaxation layer 107.

従って、この図３の実施形態によれば、電界緩和層をゲート絶縁膜端より０.１５μｍ以上ゲート電極の中心方向に入り込ませたゲートオーバーラップ構造による耐圧向上と相俟って、パンチスルーストッパー層による耐圧向上も得られるので、これらの電界緩和効果が重畳された結果、更なるゲート長の微細化を得ることができる。   Therefore, according to the embodiment of FIG. 3, the punch-through stopper is coupled with the improvement in breakdown voltage due to the gate overlap structure in which the electric field relaxation layer is 0.15 μm or more from the edge of the gate insulating film. Since the breakdown voltage can be improved by the layer, the gate length can be further miniaturized as a result of superimposing these electric field relaxation effects.

なお、この実施形態の場合も、半導体の導電型をＰ型とＮ型で入替えれば、Ｐ型チャネルＭＯＳ電界効果トランジスタにも同様に適用できることは言うまでもない。   Needless to say, this embodiment can be similarly applied to a P-type channel MOS field-effect transistor if the conductivity type of the semiconductor is switched between the P-type and the N-type.

ところで、この図３のパンチスルーストッパー層を有する実施形態の場合、後述するように、例えばリンなどのＮ型層で形成されたパンチスルーストッパー層の表面に、例えばボロンなどによるＰ型層を形成することにより、しきい値電圧を所望の値に調整するようにしても良い。   In the case of the embodiment having the punch-through stopper layer shown in FIG. 3, a P-type layer made of, for example, boron is formed on the surface of the punch-through stopper layer formed of an N-type layer such as phosphorus, as will be described later. By doing so, the threshold voltage may be adjusted to a desired value.

同じく、Ｎ型チャネルＭＯＳ電界効果トランジスタにおいても、ゲート電極としてＰ型の多結晶シリコン膜を使用する場合などにおいても、例えばボロンなどのＰ型層で形成されたパンチスルーストッパー層の表面にリンで形成するＮ型層を形成し、しきい値電圧を所望の値にすることもできる。   Similarly, in an N-type channel MOS field effect transistor, even when a P-type polycrystalline silicon film is used as a gate electrode, phosphorous is formed on the surface of a punch-through stopper layer formed of a P-type layer such as boron. The N-type layer to be formed can be formed, and the threshold voltage can be set to a desired value.

そこで、このようにした本発明の他の実施形態について、図４により説明すると、この実施形態は、本発明をＰ型チャネルＭＯＳ電界効果トランジスタとして実施したもので、Ｎ型ウエル領域１０１Ｎの一方の面(図では上面)にソース領域とドレイン領域になる高濃度Ｎ型層(Ｐ+層)１５０Ａ、１５０Ｂと、Ｐ型の電界緩和層１０７Ａ、１０７Ｂを形成し、その上にゲート電極１０３と電極１１Ａ、１１Ｂを設け、これにより、電極１１Ａ、１１Ｂの一方をソース電極とし、他方をドレイン電極とする対称型のＰ型チャネルＭＯＳ電界効果トランジスタが形成されるようにしたものである。 Therefore, another embodiment of the present invention as described above will be described with reference to FIG. 4. This embodiment is an embodiment in which the present invention is implemented as a P-type channel MOS field effect transistor, and one of the N-type well regions 101N is provided. High-concentration N-type layers (P + layers) 150A and 150B to be a source region and a drain region and P-type electric field relaxation layers 107A and 107B are formed on the surface (upper surface in the figure), and a gate electrode 103 and an electrode are formed thereon. 11A and 11B are provided, whereby a symmetrical P-type channel MOS field effect transistor in which one of the electrodes 11A and 11B is a source electrode and the other is a drain electrode is formed.

Ｎ型ウエル領域１０１Ｎは、所定の濃度のＮ型Ｓｉ基板、又は任意の導電型のＳｉ基板にリンなどのＮ型不純物イオンをイオン注入したもので、高濃度Ｐ型層１５０Ａ、１５０Ｂは、このＮ型ウエル領域１０１Ｎにボロンを高濃度にドーピングして形成され、Ｐ型の電界緩和層１０７Ａ、１０７Ｂは、ボロンを所定の濃度でドーピングして形成されている。   The N-type well region 101N is obtained by ion-implanting N-type impurity ions such as phosphorus into an N-type Si substrate having a predetermined concentration or an Si substrate having an arbitrary conductivity type. The high-concentration P-type layers 150A and 150B The N-type well region 101N is formed by doping boron at a high concentration, and the P-type field relaxation layers 107A and 107B are formed by doping boron at a predetermined concentration.

ゲート電極１０３は、リンをドーピングしたＮ型ポリシリコン膜及びタングステンシリサイド膜を順次積み重ねて形成したもので、シリコン酸化膜のゲート絶縁膜１０２を介してＮ型ウエル領域１０１Ｎの一方の面に設けてある。   The gate electrode 103 is formed by sequentially stacking an N-type polysilicon film doped with phosphorus and a tungsten silicide film, and is provided on one surface of the N-type well region 101N via a gate insulating film 102 of a silicon oxide film. is there.

電極１１Ａ、１１Ｂは、何れもアルミニウムなどの金属膜で形成され、Ｎ型ウエル領域１０１Ｎの上で、夫々ゲート電極１０３の側端部から対称的に離れた状態で、ゲート電極１０３の両側にある高濃度Ｐ型層１５０Ａ、１５０Ｂの上に設けてあり、これらにより、夫々ソース電極とドレイン電極が形成されるようになっている。   The electrodes 11A and 11B are both formed of a metal film such as aluminum, and are on both sides of the gate electrode 103 on the N-type well region 101N and symmetrically separated from the side end portions of the gate electrode 103, respectively. They are provided on the high-concentration P-type layers 150A and 150B, thereby forming a source electrode and a drain electrode, respectively.

ここで、１０４はシリコン酸化膜の側壁で、この側壁１０４は、図示のように電極１１Ａ、１１Ｂから離れた状態で、ゲート電極１０３の両側端面に、ゲート絶縁膜１０２の両側端面も含めて形成されている。   Here, reference numeral 104 denotes a side wall of the silicon oxide film. The side wall 104 is formed on both side end surfaces of the gate electrode 103 including both side end surfaces of the gate insulating film 102 in a state separated from the electrodes 11A and 11B as shown in the figure. Has been.

このとき、各々の高濃度Ｐ型層１５０Ａ、１５０Ｂは、Ｎ型ウエル領域１０１Ｎの表面で、電極１１Ａ、１１Ｂと側壁１０４の下面には接しているが、ゲート酸化膜１０２の下には届かないようにして形成し、電界緩和層１０７Ａ、１０７Ｂは、各々の高濃度Ｎ型層１５０Ａ、１５０Ｂから延長された形でゲート絶縁膜１０２の下面に接するようにして形成してある。   At this time, each of the high-concentration P-type layers 150A and 150B is in contact with the electrodes 11A and 11B and the lower surface of the side wall 104 on the surface of the N-type well region 101N, but does not reach under the gate oxide film 102. The field relaxation layers 107A and 107B are formed so as to be in contact with the lower surface of the gate insulating film 102 in a form extending from the high-concentration N-type layers 150A and 150B.

また、パンチスルーストッパー層１０８は、Ｎ型ウエル領域１０１Ｎにリンなどを高濃度でドーピングした高濃度Ｎ型層(Ｎ+層)として形成され、このとき、図示のように、ゲート絶縁膜１０２の下面にだけ接し、電界緩和層１０７Ａ、１０７Ｂには接しないようにして形成されている。 The punch-through stopper layer 108 is formed as a high-concentration N-type layer (N + layer) obtained by doping the N-type well region 101N with phosphorus or the like at a high concentration. At this time, as shown in FIG. It is formed so as to contact only the lower surface and not to contact the electric field relaxation layers 107A and 107B.

そして、この実施形態では、パンチスルーストッパー層１０８の表面に、更にボロンなどをドーピングして形成させたＰ型層１１０が設けてあり、これが、この実施形態の特徴であり、その他、電界緩和層１０７Ａ、１０７Ｂが、ゲート絶縁膜１０２の端部から入り込んでいるゲートオーバーラップ構造になっていて、長さＬＬについて、少なくとも０.１５μｍにしてある点は、図３の実施形態と同じである。   In this embodiment, a P-type layer 110 formed by further doping boron or the like is provided on the surface of the punch-through stopper layer 108. This is a feature of this embodiment, and other features such as an electric field relaxation layer. 107A and 107B have a gate overlap structure entering from the end of the gate insulating film 102, and the length LL is at least 0.15 μm, which is the same as the embodiment of FIG.

次に、この図４の実施形態の作用について説明すると、ここで、まず、このようなＭＯＳ電界効果トランジスタにおけるパンチスルーストッパー層は、ゲート絶縁膜の下面に位置するようにしてある。   Next, the operation of the embodiment of FIG. 4 will be described. First, the punch-through stopper layer in such a MOS field effect transistor is located on the lower surface of the gate insulating film.

従って、Ｐ型チャネルＭＯＳ電界効果トランジスタにおけるパンチスルーストッパー層として、この実施形態のように、リンをドーピングした高濃度Ｎ型層によるパンチスルーストッパー層１０８を用いた場合、デバイス形成過程の熱処理工程において、ゲート絶縁膜とＳｉ基板の表面にリンが偏斥してしまい、この結果、表面のリン濃度が著しく高まって、しきい値電圧が高くなってしまうため、実用上、ほとんど使用に耐えなくなる。   Therefore, when the punch-through stopper layer 108 made of a high-concentration N-type layer doped with phosphorus is used as the punch-through stopper layer in the P-type channel MOS field effect transistor, as in this embodiment, in the heat treatment step of the device formation process. Then, phosphorus is biased between the surface of the gate insulating film and the Si substrate, and as a result, the phosphorus concentration on the surface is remarkably increased and the threshold voltage is increased, so that it is practically unusable.

しかるに、この実施形態によれば、パンチスルーストッパー層１０８の表面にＰ型層１１０が形成されていて、チャネル領域の見かけ上のリン濃度が低くされているので、しきい値電圧が上昇してしまう虞れを無くすことができ、Ｐ型チャネルＭＯＳ電界効果トランジスタを容易に得ることができる。   However, according to this embodiment, since the P-type layer 110 is formed on the surface of the punch-through stopper layer 108 and the apparent phosphorus concentration in the channel region is lowered, the threshold voltage is increased. Therefore, a P-type channel MOS field effect transistor can be easily obtained.

ところで、現在、ＭＯＳ電界効果トランジスタのゲート電極材料としては、主にリンを多量に添加した多結晶シリコン膜や、その上にタングステンシリサイド膜を積んだ積層構造膜が用いられているが、このとき、Ｐ型チャネルＭＯＳ電界効果トランジスタの場合、そのチャネル領域の表面にＰ型層を形成させると、その仕事関数差により電流が流れるようになるチャネルが、Ｓｉ表面から少し内部に入ったところに形成されるという、いわゆる埋め込みチャネル型のＭＯＳ電界効果トランジスタを形成することができる。   By the way, as a gate electrode material of a MOS field effect transistor, a polycrystalline silicon film mainly containing a large amount of phosphorus and a laminated structure film in which a tungsten silicide film is stacked thereon are used. In the case of a P-type channel MOS field effect transistor, when a P-type layer is formed on the surface of the channel region, a channel in which current flows due to the work function difference is formed at a position slightly inside the Si surface. That is, a so-called buried channel type MOS field effect transistor can be formed.

この実施形態は、Ｐ型チャネルＭＯＳ電界効果トランジスタの場合について説明したが、ここでも、半導体の導電型をＰ型とＮ型で入替えれば、Ｎ型チャネルＭＯＳ電界効果トランジスタにも同様に適用できることは言うまでもない。   Although this embodiment has been described for the case of a P-type channel MOS field effect transistor, it can be similarly applied to an N-type channel MOS field effect transistor by switching the semiconductor conductivity type between the P type and the N type. Needless to say.

次に、図５により、更に本発明の別の実施形態について説明すると、この図５は、本発明をＮ型チャネルＭＯＳ電界効果トランジスタとして具現した場合の一実施形態で、ここでも同じ符号は図３の同じ部分に対応する。   Next, another embodiment of the present invention will be described with reference to FIG. 5. This FIG. 5 is an embodiment in which the present invention is embodied as an N-type channel MOS field effect transistor. Corresponds to the same part of 3.

従って、この図５の実施形態も、図３の実施形態と同じく、リンやヒ素などでドーピングされたＮ型の電界緩和層１０７Ａ、１０７Ｂが、共にゲート絶縁膜１０２の端部からゲート中心に向かって０.１５μｍ以上入り込んだ形、すなわち、図中の長さＬＬが０.１５μｍ以上あり、且つ、ボロンなどでドーピングされたＰ型のパンチスルーストッパー層１０８が電界緩和層１０７に接触しないように形成されている点は同じである。   Therefore, in the embodiment of FIG. 5 as well, the N-type electric field relaxation layers 107A and 107B doped with phosphorus, arsenic, or the like are both directed from the end of the gate insulating film 102 to the gate center, as in the embodiment of FIG. So that the P-type punch-through stopper layer 108 doped with boron or the like does not come into contact with the electric field relaxation layer 107. That is, the length LL in the figure is 0.15 μm or more. The points formed are the same.

しかして、この図５の実施形態では、更に高濃度Ｎ型層１５０Ａ、１５０Ｂの表面と、電界緩和層１０７Ａ、１０７Ｂの表面の一部にボロンなどをドーピングし、これにより、ゲート絶縁膜１０２に一部が接触するようにして、Ｐ型層１０９Ａ、１０９Ｂを形成させてある点が特徴である。   Therefore, in the embodiment of FIG. 5, boron and the like are further doped into the surfaces of the high-concentration N-type layers 150A and 150B and the surfaces of the electric field relaxation layers 107A and 107B. A feature is that P-type layers 109A and 109B are formed so as to partially contact each other.

本発明で想定しているような５Ｖ以上の電圧をドレイン電極又はソース電極に印加した場合、絶縁膜からなる側壁１０４を設け、これにより高濃度Ｎ型層１５０Ａ、１５０Ｂをゲート絶縁膜１０２から離して形成しているが、これでも、かなりの電圧がゲート絶縁膜１０２に直接かかってしまう。   When a voltage of 5 V or more as assumed in the present invention is applied to the drain electrode or the source electrode, the sidewall 104 made of an insulating film is provided, thereby separating the high-concentration N-type layers 150A and 150B from the gate insulating film 102. However, even in this case, a considerable voltage is directly applied to the gate insulating film 102.

このとき、この実施形態では、ゲート絶縁膜１０２に接触するようにして、各電界緩和層１０７Ａ、１０７Ｂの表面に、これら電界緩和層とは逆の導電型であるＰ型層１０９Ａ、１０９Ｂが形成してあるので、ここに空乏層が形成されるため電界が緩和され、これによりゲート絶縁膜１０２に直接かかる電圧を減じることができる。   At this time, in this embodiment, P-type layers 109A and 109B having a conductivity type opposite to those of the electric field relaxation layers are formed on the surfaces of the electric field relaxation layers 107A and 107B so as to be in contact with the gate insulating film 102. Therefore, since a depletion layer is formed here, the electric field is relaxed, whereby the voltage directly applied to the gate insulating film 102 can be reduced.

従って、この図５の実施形態によれば、更に、ゲート耐圧も高くすることができ、電界緩和層をゲート絶縁膜端より０.１５μｍ以上ゲート電極の中心方向に入り込ませたゲートオーバーラップ構造による耐圧向上と相俟って、パンチスルーストッパー層による耐圧向上も得られるので、これらの電界緩和効果が重畳された結果、更なるゲート長の微細化を得ることができる。   Therefore, according to the embodiment shown in FIG. 5, the gate breakdown voltage can be further increased, and the electric field relaxation layer has a gate overlap structure in which the electric field relaxation layer is 0.15 μm or more from the edge of the gate insulating film. In combination with the breakdown voltage improvement, the breakdown voltage improvement by the punch-through stopper layer can also be obtained, and as a result of superimposing these electric field relaxation effects, further miniaturization of the gate length can be obtained.

なお、この実施形態は、Ｎ型チャネルＭＯＳ電界効果トランジスタの場合について説明したが、ここでも、半導体の導電型をＰ型とＮ型で入替えれば、Ｐ型チャネルＭＯＳ電界効果トランジスタにも適用できることは言うまでもない。   Although this embodiment has been described for the case of an N-type channel MOS field effect transistor, this embodiment can also be applied to a P-type channel MOS field effect transistor if the semiconductor conductivity type is switched between the P type and the N type. Needless to say.

次に、本発明に係るＭＯＳ電界効果トランジスタの製造方法について、以下に説明すると、まず図８は、図３で説明したＮ型チャネルＭＯＳ電界効果トランジスタの製造方法の一実施形態で、ここでも図１と同じ符号は、同じ部分に対応する。   Next, the manufacturing method of the MOS field effect transistor according to the present invention will be described below. First, FIG. 8 shows an embodiment of the manufacturing method of the N-type channel MOS field effect transistor described in FIG. The same reference numerals as 1 correspond to the same parts.

まず、図８(a)に示したように、Ｐ型のＳｉ基板、又は任意の導電型のＳｉ基板を用意し、これにボロンイオンなどのＰ型不純物イオンをイオン注入し、所定の熱処理を施こすことにより、Ｐ型のウエル領域１０１Ｐを形成する。   First, as shown in FIG. 8A, a P-type Si substrate or an arbitrary conductivity-type Si substrate is prepared, and P-type impurity ions such as boron ions are ion-implanted therein, and a predetermined heat treatment is performed. By applying, a P-type well region 101P is formed.

次いでフォトレジスト２０１を所望の領域に塗布し、所定の露光処理と現像処理を行った後、３０ｋｅＶ〜１００ｋｅＶ程度のエネルギーで、リンやヒ素などのＮ型不純物イオン２００を基板中に注入し、５Ｅ１２／ｃｍ2〜５Ｅ１３／ｃｍ2 程度のドーズ量の高濃度Ｎ型領域１０７Ａ、１０７Ｂを形成する。そして、イオン注入後、フォトレジスト２０１を除去する。 Next, a photoresist 201 is applied to a desired region, and after predetermined exposure processing and development processing, N-type impurity ions 200 such as phosphorus and arsenic are implanted into the substrate with energy of about 30 keV to 100 keV. High-concentration N-type regions 107A and 107B having a dose amount of about / cm 2 to 5E13 / cm 2 are formed. Then, after the ion implantation, the photoresist 201 is removed.

このとき、図３で説明したように、ソース領域とドレイン領域を形成する電界緩和層１０７Ａ、１０７Ｂを、ゲート電極１０３の端部から夫々ゲートの中心方向に向かって０.１５μｍ以上延在させ、ＬＬ≧０.１５μｍとする条件が達成されるように、フォトレジスト２０１の幅Ｗを所定寸法に定めておく。   At this time, as described with reference to FIG. 3, the electric field relaxation layers 107A and 107B forming the source region and the drain region are extended from the end of the gate electrode 103 by 0.15 μm or more toward the center of the gate, respectively. The width W of the photoresist 201 is set to a predetermined dimension so that the condition of LL ≧ 0.15 μm is achieved.

次に、図８(b)に示したように、再度フォトレジスト２０３を塗布後、所望の領域に開口が得られるように露光、現像処理を施し、次いでボロンやＢＦ2 などのＰ型不純物イオン２０２を３０ｋｅＶ〜１００ｋｅＶ程度のエネルギーで５Ｅ１２／ｃｍ2〜５Ｅ１３／ｃｍ2 程度のドーズ量でイオン注入し、Ｐ型層からなるパンチスルーストッパー層１０８を形成する。そして、このイオン注入後、フォトレジスト２０３を除去する。 Next, as shown in FIG. 8B, after applying the photoresist 203 again, exposure and development are performed so that an opening is obtained in a desired region, and then P-type impurity ions such as boron and BF 2 are used. 202 is ion-implanted with an energy of about 30 keV to 100 keV and a dose of about 5E12 / cm 2 to 5E13 / cm 2 to form a punch-through stopper layer 108 made of a P-type layer. Then, after this ion implantation, the photoresist 203 is removed.

次いで、図８(c)に示すように、シリコン酸化膜を熱酸化法により数ｎｍ〜数１０ｎｍの厚さに形成した後、リンを高濃度に添加したポリシリコン膜とタングステンシリサイド膜を１００ｎｍ〜１０００ｎｍの厚さに堆積した後、所望のゲート長が得られるように、ポリシリコン膜とタングステンシリサイド膜の積層構造膜及びシリコン酸化膜の一部をドライエッチング法により加工し、ゲート絶縁膜１０２とゲート電極１０３を得る。   Next, as shown in FIG. 8C, after a silicon oxide film is formed to a thickness of several nanometers to several tens of nanometers by a thermal oxidation method, a polysilicon film doped with phosphorus at a high concentration and a tungsten silicide film are made 100 nm to 100 nm thick. After being deposited to a thickness of 1000 nm, a stacked structure film of the polysilicon film and the tungsten silicide film and a part of the silicon oxide film are processed by a dry etching method so as to obtain a desired gate length. A gate electrode 103 is obtained.

次に、図８(d)に示すように、シリコン酸化膜をＣＶＤ法により数１００ｎｍの厚さに堆積後、このシリコン酸化膜を、ドライエッチング法によりエッチングすることにより、ゲート電極１０２の端面にシリコン酸化膜による側壁１０４を形成する。   Next, as shown in FIG. 8D, after depositing a silicon oxide film to a thickness of several hundreds of nanometers by a CVD method, the silicon oxide film is etched by a dry etching method to form an end face of the gate electrode 102. A sidewall 104 is formed from a silicon oxide film.

そして、この後、図８(e)に示すように、１Ｅ１５／ｃｍ2〜１Ｅ１６／ｃｍ2 程度のドーズ量になるように、１０ｋｅＶ〜８０ｋｅＶ程度のエネルギーでヒ素イオン２０４をイオン注入し、同図(f)に示すように、高濃度Ｎ型層１５０を形成する。この後、適当な熱処理を施してから、層間絶縁膜１０と、ソース電極又はドレイン電極となる電極１１Ａ、１１Ｂを、公知の技術により順次形成し、Ｎ型チャネルＭＯＳ電界効果トランジスタを得るのである。 Then, as shown in FIG. 8 (e), arsenic ions 204 are ion-implanted with an energy of about 10 keV to 80 keV so that the dose amount is about 1E15 / cm 2 to 1E16 / cm 2 . As shown in (f), a high concentration N-type layer 150 is formed. Thereafter, after appropriate heat treatment, the interlayer insulating film 10 and the electrodes 11A and 11B to be the source electrode or the drain electrode are sequentially formed by a known technique to obtain an N-type channel MOS field effect transistor.

なお、この図８の実施形態は、Ｎ型チャネルＭＯＳ電界効果トランジスタの場合について示したが、伝導型を逆にすればＰ型チャネルＭＯＳ電界効果トランジスタにも同様に適用できる。   Although the embodiment of FIG. 8 shows the case of an N-type channel MOS field effect transistor, it can be similarly applied to a P-type channel MOS field effect transistor if the conduction type is reversed.

次に、同じく図３で説明したＮ型チャネルＭＯＳ電界効果トランジスタの製造方法の他の一実施形態について、図９により説明する。なお、ここでも図１と同じ符号は、同じ部分に対応する。   Next, another embodiment of the manufacturing method of the N-type channel MOS field effect transistor described in FIG. 3 will be described with reference to FIG. Here, the same reference numerals as those in FIG. 1 correspond to the same parts.

まず、図９(a)に示すように、Ｐ型半導体基板、又は任意の導電型の半導体基板中にボロンイオンなどのＰ型不純物イオンを注入し、その後、適当な熱処理を施して形成したＰ型ウエル領域１０１Ｐ上に、数ｎｍ〜数１０ｎｍの厚さのシリコン酸化膜によるゲート絶縁膜１０２と、リンを多量に添加したポリシリコン膜とタングステンシリサイド膜による１０数ｎｍ〜数１００ｎｍの厚さの積層構造膜によるゲート電極１０３を形成する。   First, as shown in FIG. 9 (a), P-type impurity ions such as boron ions are implanted into a P-type semiconductor substrate or a semiconductor substrate of an arbitrary conductivity type, and then subjected to an appropriate heat treatment. On the mold well region 101P, a gate insulating film 102 made of a silicon oxide film having a thickness of several nanometers to several tens of nm, a polysilicon film doped with a large amount of phosphorus, and a tungsten silicide film having a thickness of several tens of nanometers to several hundreds of nanometers. A gate electrode 103 made of a laminated structure film is formed.

次に、図９(b)に示すように、フォトレジスト２０３を塗布後、所望の領域に開口が得られるように露光、現像処理を施した後、ボロンやＢＦ2 などのＰ型不純物イオン２０２を５０ｋｅＶ〜５００ｋｅＶ程度のエネルギーで、５Ｅ１２／ｃｍ２／ｃｍ2〜５Ｅ１３／ｃｍ2 程度のドーズ量のイオンを注入し、Ｐ型領域からなるパンチスルーストッパー層１０８を形成する。 Next, as shown in FIG. 9B, after applying a photoresist 203, exposure and development are performed so that an opening is obtained in a desired region, and then P-type impurity ions 202 such as boron and BF 2 are used. Are implanted at a dose of about 5E12 / cm 2 / cm 2 to 5E13 / cm 2 with an energy of about 50 keV to 500 keV, thereby forming a punch-through stopper layer 108 made of a P-type region.

次いで、図９(c)に示すように、シリコン基板に対して０°〜４５°程度の角度傾いた方向から、３０ｋｅＶ〜１００ｋｅＶ程度のエネルギーで、５Ｅ１２／ｃｍ2〜５Ｅ１３／ｃｍ2 程度のドーズ量になるように、リンやヒ素などのＮ型不純物イオン２００のイオン注入を行い、これにより、ゲート絶縁膜１０２の端部から更に中に入り込むようにして、Ｎ型層からなる電界緩和層１０７Ａ、１０７Ｂを形成する。 Next, as shown in FIG. 9 (c), a dose of about 5E12 / cm 2 to 5E13 / cm 2 with energy of about 30 keV to 100 keV from a direction inclined at an angle of about 0 ° to 45 ° with respect to the silicon substrate. The N-type impurity ions 200 such as phosphorus and arsenic are ion-implanted so that the amount of the electric field relaxation layer 107 </ b> A is increased. , 107B are formed.

このときも、図３で説明したように、ゲート電極１０３の端部から夫々ゲートの中心方向に向かって入り込む電界緩和層１０７Ａ、１０７Ｂの長さが０.１５μｍ以上になるように、Ｎ型不純物イオン２００の注入を行い、ＬＬ≧０.１５μｍとする条件が達成されるようにする。   Also at this time, as described with reference to FIG. 3, the N-type impurities are adjusted so that the lengths of the electric field relaxation layers 107A and 107B entering from the end of the gate electrode 103 toward the center of the gate become 0.15 μm or more. Ion 200 is implanted so that the condition of LL ≧ 0.15 μm is achieved.

次に、図９(d)に示すように、ＣＶＤ法により数１００ｎｍの厚さにシリコン酸化膜を堆積後、この酸化膜をドライエッチング法によりエッチングし、絶縁膜による側壁１０４を形成する。   Next, as shown in FIG. 9D, after depositing a silicon oxide film to a thickness of several hundreds of nanometers by the CVD method, the oxide film is etched by a dry etching method to form a sidewall 104 made of an insulating film.

この後、図９(e)に示すように、ヒ素などのＮ型不純物のイオン２０４を、１０ｋｅＶ〜８０ｋｅＶ程度のエネルギーで１Ｅ１５／ｃｍ2〜１Ｅ１６／ｃｍ2 程度のドーズ量になるようにイオン注入し、同図(f)に示すように、高濃度Ｎ型層１５０Ａ、１５０Ｂを形成する。そして、これに所定の熱処理を施した後、層間絶縁膜１０と、ソース電極又はドレイン電極となる電極１１Ａ、１１Ｂを、公知の技術により順次形成して、Ｎ型チャネルＭＯＳ電界効果トランジスタを得るのである。 Thereafter, as shown in FIG. 9 (e), ions 204 of N-type impurities such as arsenic are ion-implanted with an energy of about 10 keV to 80 keV to a dose of about 1E15 / cm 2 to 1E16 / cm 2. Then, as shown in FIG. 5F, high-concentration N-type layers 150A and 150B are formed. Then, after performing a predetermined heat treatment on this, the interlayer insulating film 10 and the electrodes 11A and 11B to be the source electrode or the drain electrode are sequentially formed by a known technique to obtain an N-type channel MOS field effect transistor. is there.

なお、この図９の実施形態も、Ｎ型チャネルＭＯＳ電界効果トランジスタの場合について示したが、伝導型を逆にすればＰ型チャネルＭＯＳ電界効果トランジスタにも同様に適用できる。   Although the embodiment of FIG. 9 is also shown for an N-type channel MOS field effect transistor, it can be similarly applied to a P-type channel MOS field effect transistor if the conductivity type is reversed.

ところで、本発明に係る電界効果トランジスタは、Ｎ型チャネルＭＯＳ電界効果トランジスタとＰ型チャネルＭＯＳ電界効果トランジスタとが混在する半導体装置として実施される場合も多い。
そこで、以下、このようなＮ型とＰ型が混在する半導体装置に本発明を適用した場合の実施形態について、図１０と図１１により説明する。 By the way, the field effect transistor according to the present invention is often implemented as a semiconductor device in which an N-type channel MOS field effect transistor and a P-type channel MOS field effect transistor are mixed.
Thus, an embodiment in which the present invention is applied to such a semiconductor device in which N-type and P-type are mixed will be described below with reference to FIGS.

まず、この実施形態では、図１０(a)に示すように、Ｎ型チャネルＭＯＳ電解効果トランジスタ形成領域を「Ｎ１」で表わし、Ｐ型チャネルＭＯＳ電解効果トランジスタ形成領域は「Ｐ１」で表わしている。   First, in this embodiment, as shown in FIG. 10A, the N-type channel MOS field effect transistor formation region is represented by “N1”, and the P-type channel MOS field effect transistor formation region is represented by “P1”. .

そして、まず、図１０(a)に示すように、任意の導電型のＳｉ基板１００において、領域Ｎ１には、ボロンなどのＰ型不純物イオンをイオン注入してＰ型のウエル領域１０１Ｐを形成させ、領域Ｐ１にはリンイオンなどのＮ型不純物イオンをイオン注入してＮ型のウエル領域１０１Ｎを形成する。この後、Ｓｉ基板１００中に溝を掘り、ここに絶縁膜を埋め込み、ＣＭＰ法などにより研磨し、ＳＴＩ(Shallow Trench Isolation)１２２を作る。   First, as shown in FIG. 10A, in a Si substrate 100 of any conductivity type, a P-type well region 101P is formed in a region N1 by ion implantation of P-type impurity ions such as boron. In the region P1, an N-type well region 101N is formed by ion implantation of N-type impurity ions such as phosphorus ions. Thereafter, a trench is dug in the Si substrate 100, an insulating film is buried therein, and polishing is performed by a CMP method or the like to form an STI (Shallow Trench Isolation) 122.

次に、図１０(b)に示すように、フォトレジスト２０３を塗布後、領域Ｎ１のＰ型のウエル領域１０１Ｐにおいて、露光、現像などの処理により、所望の領域に穴をあけ、３０ｋｅＶ〜１００ｋｅＶ程度のエネルギーで、５Ｅ１２／ｃｍ2〜５Ｅ１３／ｃｍ2 程度のドーズ量になるように、ボロンイオンやＢＦ２イオンなどのＰ型不純物イオン２０２をイオン注入し、Ｐ型のパンチスルーストッパー層１０８を形成させ、同様に、領域Ｐ１のＮ型ウエル領域１０１Ｎにおいては、リンなどのＮ型不純物イオンをイオン注入することで、Ｎ型パンチスルーストッパー層１１３を形成する。 Next, as shown in FIG. 10B, after applying the photoresist 203, a hole is made in a desired region by a process such as exposure and development in the P-type well region 101P of the region N1, and 30 keV to 100 keV. P-type impurity ions 202 such as boron ions and BF2 ions are ion-implanted to form a P-type punch-through stopper layer 108 so that a dose amount of about 5E12 / cm 2 to 5E13 / cm 2 can be obtained with a moderate energy. Similarly, in the N-type well region 101N of the region P1, an N-type punch-through stopper layer 113 is formed by ion implantation of N-type impurity ions such as phosphorus.

次に、図１０(c)に示すように、フォトレジスト２０１を塗布後、領域Ｎ１のウエル領域１０１Ｐにおける所望の領域に、露光、現像などの処理により穴をあけ、リンイオンやヒ素イオンなどのＮ型不純物イオン２００をイオン注入して、Ｎ型の電界緩和層１０７Ａ、１０７Ｂを形成する。また、領域Ｐ１のＮ型ウエル領域１０１Ｎでは、同様に、ボロンイオンなどのＰ型不純物イオンをイオン注入し、Ｐ型電界緩和層１１２Ａ、１１２Ｂを形成する。   Next, as shown in FIG. 10 (c), after applying the photoresist 201, a desired region in the well region 101P of the region N1 is drilled by a process such as exposure or development, and N such as phosphorus ions or arsenic ions is formed. N-type electric field relaxation layers 107A and 107B are formed by ion implantation of type impurity ions 200. Similarly, in the N-type well region 101N of the region P1, P-type impurity ions such as boron ions are ion-implanted to form P-type field relaxation layers 112A and 112B.

次に、図１１(d)に示すように、領域Ｎ１と領域Ｐ１の双方において、数ｎｍから数１０ｎｍの厚さのシリコン酸化膜によるゲート酸化膜１０２と、リンを多量に添加したポリシリコン膜とタングステンシリサイド膜による数１００ｎｍ厚の積層構造膜によるゲート電極１０３を形成する。   Next, as shown in FIG. 11D, in both the region N1 and the region P1, a gate oxide film 102 made of a silicon oxide film having a thickness of several to several tens of nm, and a polysilicon film to which a large amount of phosphorus is added. Then, a gate electrode 103 made of a laminated structure film having a thickness of several hundreds of nanometers and a tungsten silicide film is formed.

次いで、図１１(e)に示すように、ＣＶＤ法により、数１００ｎｍの厚さにシリコン酸化膜を堆積し、ドライエッチング法によりエッチングして、ゲート電極横のシリコン酸化膜による側壁１０４を形成し、この後、領域Ｐ１のＮ型ウエル領域１０１Ｎをフォトレジスト２０５で覆い、領域Ｎ１のＰ型ウエル領域１０１Ｐに、１０ｋｅＶ〜１００ｋｅＶのエネルギーで、１Ｅ１５／ｃｍ2〜１Ｅ１６／ｃｍ2 のドーズ量に、ヒ素などのＮ型不純物イオン２０４をイオン注入し、図１１(f)に示すように、高濃度Ｎ型層１５０Ａ、１５０Ｂを形成する。 Next, as shown in FIG. 11E, a silicon oxide film is deposited to a thickness of several hundreds of nanometers by CVD and etched by dry etching to form sidewalls 104 made of silicon oxide film next to the gate electrode. Thereafter, the N-type well region 101N in the region P1 is covered with the photoresist 205, and the dose of 1E15 / cm 2 to 1E16 / cm 2 is applied to the P-type well region 101P in the region N1 with energy of 10 keV to 100 keV. N-type impurity ions 204 such as arsenic are ion-implanted to form high-concentration N-type layers 150A and 150B as shown in FIG.

また、領域Ｐ１のＮ型ウエル領域１０１Ｎには、同様にして、ボロンやＢＦ２などのＰ型不純物のイオンを、１０ｋｅＶ〜１００ｋｅＶのエネルギーで、１Ｅ１５／ｃｍ2〜１Ｅ１６／ｃｍ2 のドーズ量にイオン注入して、高濃度Ｐ型層１５２Ａ、１５２Ｂを形成する。 Similarly, in the N-type well region 101N of the region P1, ions of P-type impurities such as boron and BF2 are ionized at an energy of 10 keV to 100 keV to a dose of 1E15 / cm 2 to 1E16 / cm 2. Implantation is performed to form high-concentration P-type layers 152A and 152B.

そして、この後、公知の技術により層間絶縁膜１０と、ソース／ドレインの各電極１１Ａ、１１Ｂと、電極１２Ａ、１２Ｂを形成し、Ｎ型チャネルＭＯＳ電界効果トランジスタとＰ型チャネルＭＯＳ電界効果トランジスタの双方が同じ基板上に形成されたた半導体装置を得るのである。   Thereafter, an interlayer insulating film 10, source / drain electrodes 11A and 11B, and electrodes 12A and 12B are formed by a known technique, and an N-type channel MOS field effect transistor and a P-type channel MOS field effect transistor are formed. A semiconductor device in which both are formed on the same substrate is obtained.

なお、この図１０、図１１で説明した実施形態においては、Ｐ型チャネルＭＯＳ電界効果トランジスタにおいて、リンなどでドーピングされたＮ型のパンチスルーストッパー層の表面にＰ型層を形成する製造方法にはなっていないが、図１０(b)において、Ｎ型のパンチスルーストッパー層を形成したとき、更にボロンイオンやＢＦ２イオンなどのＰ型不純物イオンを１０ｋｅＶ〜５０ｋｅＶ程度のエネルギーで、５Ｅ１１／ｃｍ2〜１Ｅ１５／ｃｍ2 程度のドーズ量でイオン注入することで、図４で説明した実施形態と同じく、表面にＰ型層を形成することができる。 In the embodiment described with reference to FIGS. 10 and 11, in the P-type channel MOS field effect transistor, a P-type layer is formed on the surface of an N-type punch-through stopper layer doped with phosphorus or the like. In FIG. 10B, when an N-type punch-through stopper layer is formed in FIG. 10B, P-type impurity ions such as boron ions and BF 2 ions are further applied at an energy of about 10 keV to 50 keV and 5E11 / cm 2. By implanting ions at a dose of about ˜1E15 / cm 2 , a P-type layer can be formed on the surface as in the embodiment described with reference to FIG.

また、この図１０と図１１の実施形態において、後述する実施形態に示すように、ゲート絶縁膜及びゲート電極を形成後、パンチスルーストッパー層及び電界緩和層を形成するようにしても良い。   In the embodiment shown in FIGS. 10 and 11, as shown in an embodiment described later, the punch-through stopper layer and the electric field relaxation layer may be formed after forming the gate insulating film and the gate electrode.

次に、図１の実施形態で説明した、耐圧クラスが５Ｖ以上のＮ型チャネルＭＯＳ電界効果トランジスタ(以下、高耐圧Ｎ型チャネルＭＯＳ電界効果トランジスタと記す)と、電源電圧が３．３Ｖ以下の場合に適したＮ型チャネルＭＯＳ電界効果トランジスタ(以下、低耐圧Ｎ型チャネルＭＯＳ電界効果トランジスタと記す)とが混在している半導体装置の製造方法に本発明を適用した場合の実施形態について、図１２と図１３により説明する。   Next, an N-type channel MOS field effect transistor having a breakdown voltage class of 5 V or more (hereinafter referred to as a high breakdown voltage N-type channel MOS field effect transistor) described in the embodiment of FIG. 1 and a power supply voltage of 3.3 V or less are used. FIG. 1 is a diagram illustrating an embodiment in which the present invention is applied to a method of manufacturing a semiconductor device in which N-type channel MOS field effect transistors (hereinafter referred to as low withstand voltage N-type channel MOS field effect transistors) suitable for the case are mixed. 12 and FIG.

ここで、まず、これら図１２と図１３において、高耐圧Ｎ型チャネルＭＯＳ電解効果トランジスタ形成領域を「Ｎ１」で表わし、低耐圧Ｎ型チャネルＭＯＳ電解効果トランジスタ形成領域は「ｎ１」で表わしている。   First, in FIG. 12 and FIG. 13, the high breakdown voltage N-type channel MOS field effect transistor formation region is represented by “N1”, and the low breakdown voltage N-type channel MOS field effect transistor formation region is represented by “n1”. .

まず、図１２(a)に示すように、任意の導電型のＳｉ基板１０１中に、ボロンイオンなどのＰ型不純物イオンをイオン注入し、Ｐ型のウエル領域１０１Ｐを形成し、この後、Ｓｉ基板中に溝を掘って絶縁膜を埋め込み、ＣＭＰ法などで研磨することにより、ＳＴＩ１２２を作る。   First, as shown in FIG. 12 (a), P-type impurity ions such as boron ions are ion-implanted into an Si substrate 101 of any conductivity type to form a P-type well region 101P. The STI 122 is formed by digging a trench in the substrate, filling an insulating film, and polishing the substrate by a CMP method or the like.

次に、図１２(b)に示すように、フォトレジスト７０１を塗布後、高耐圧Ｎ型チャネルＭＯＳ電界効果トランジスタ形成領域Ｎ１の所望の部分に露光、現像などの処理により穴をあけ、ボロンイオンやＢＦ２イオンなどのＰ型不純物イオン６０２を、３０ｋｅＶ〜１００ｋｅＶ程度のエネルギーで、５Ｅ１２／ｃｍ2〜５Ｅ１３／ｃｍ2 程度のドーズ量にイオン注入して、Ｐ型パンチスルーストッパー層１０８を形成する。 Next, as shown in FIG. 12B, after applying a photoresist 701, a desired portion of the high breakdown voltage N-type channel MOS field effect transistor formation region N1 is drilled by a process such as exposure and development, and boron ions are formed. A P-type punch-through stopper layer 108 is formed by implanting P-type impurity ions 602 such as BF 2 ions and the like with an energy of about 30 keV to 100 keV to a dose of about 5E12 / cm 2 to 5E13 / cm 2 .

次に、図１２(c)に示すように、数ｎｍから数１０ｎｍの厚さのシリコン酸化膜によるゲート酸化膜１０２及びリンを多量に添加したポリシリコン膜とタングステンシリサイド膜による数１００ｎｍ厚の積層構造膜によるゲート電極１０３を形成する。   Next, as shown in FIG. 12C, a gate oxide film 102 made of a silicon oxide film having a thickness of several nanometers to several tens of nanometers, and a laminated film having a thickness of several hundred nanometers made of a polysilicon film doped with a large amount of phosphorus and a tungsten silicide film A gate electrode 103 made of a structural film is formed.

次に、図１３(d)に示すように、リンやヒ素などのＮ型不純物イオン２００をシリコン基板に対して１０〜４５度程度の角度で斜め方向からイオン注入し、Ｎ型層１０７Ａ、１０７Ｂ、１６１Ａ、１６１Ｂを形成する。   Next, as shown in FIG. 13D, N-type impurity ions 200 such as phosphorus and arsenic are ion-implanted at an angle of about 10 to 45 degrees with respect to the silicon substrate to form N-type layers 107A and 107B. , 161A, 161B are formed.

次に、図１３(e)に示すように、シリコン酸化膜を数１００ｎｍの厚さに、ＣＶＤ法により堆積後、ドライエッチング法によりエッチングして、ゲート電極横のシリコン酸化膜による側壁１０４を形成し、この後、ヒ素などのＮ型不純物イオン２０４を１０ｋｅＶ〜１００ｋｅＶのエネルギーで、１Ｅ１５／ｃｍ2〜１Ｅ１６／ｃｍ2 のドーズ量にイオン注入し、図１３(f)に示すように、高濃度Ｎ型層１５０Ａ、１５０Ｂ、１６５Ａ、１６５Ｂを形成した後、公知の技術により層間絶縁膜１０と、ソース／ドレイン用の電極１１Ａ、１１Ｂ、１３Ａ、１３Ｂを形成することにより、高耐圧Ｎ型チャネルＭＯＳ電界効果トランジスタと低耐圧Ｎ型チャネルＭＯＳ電界効果トランジスタが同じ基板上に形成された半導体装置を得ることができる。 Next, as shown in FIG. 13E, a silicon oxide film is deposited to a thickness of several hundreds of nanometers by a CVD method and then etched by a dry etching method to form a sidewall 104 by a silicon oxide film next to the gate electrode. Thereafter, N-type impurity ions 204 such as arsenic are ion-implanted with an energy of 10 keV to 100 keV to a dose of 1E15 / cm 2 to 1E16 / cm 2 , and a high concentration is obtained as shown in FIG. After forming the N-type layers 150A, 150B, 165A, and 165B, the interlayer insulating film 10 and the source / drain electrodes 11A, 11B, 13A, and 13B are formed by a known technique. A semiconductor device in which a field effect transistor and a low breakdown voltage N-type channel MOS field effect transistor are formed on the same substrate can be obtained.

なお、この実施形態においては、高耐圧Ｎ型チャネルＭＯＳ電解効果トランジスタと低耐圧Ｎ型チャネルＭＯＳ電解効果トランジスタのゲート酸化膜を同一工程で作成している。しかし、多くの場合、高耐圧ＭＯＳ電解効果トランジスタと低耐圧ＭＯＳ電解効果トランジスタのゲート酸化膜の厚みが異なっているので、それぞれ別の工程で形成するようにしても良い。   In this embodiment, the gate oxide films of the high breakdown voltage N-type channel MOS field effect transistor and the low breakdown voltage N-type channel MOS field effect transistor are formed in the same process. However, in many cases, the high breakdown voltage MOS field effect transistor and the low breakdown voltage MOS field effect transistor have different gate oxide film thicknesses, and may be formed in separate steps.

また、この実施形態では、高濃度Ｎ型領域１０７Ａ、１０７Ｂと、高濃度Ｎ型領域１６１Ａ、１６１Ｂも、同一の工程で作成しているが、２回のイオン注入工程に分けて形成するようにしても良い。
更に、ゲート絶縁膜及びゲート電極を形成後、パンチスルーストッパー層及び電界緩和層を形成するようにしても良い。 In this embodiment, the high-concentration N-type regions 107A and 107B and the high-concentration N-type regions 161A and 161B are also formed in the same process, but are formed separately in two ion implantation processes. May be.
Further, the punch-through stopper layer and the electric field relaxation layer may be formed after forming the gate insulating film and the gate electrode.

次に、本発明によるＭＯＳ電界効果トランジスタが適用されたフラッシュメモリシステムの一実施形態について、図１４により説明すると、このようなフラッシュメモリシステムでは、図示のように、中心にメモリセル３０１が配置され、その周辺に、このメモリセル３０１に対するデータの書込みと消去を実行する駆動回路３００が配置されている。   Next, an embodiment of a flash memory system to which the MOS field effect transistor according to the present invention is applied will be described with reference to FIG. 14. In such a flash memory system, a memory cell 301 is arranged at the center as shown in the figure. In the vicinity thereof, a driving circuit 300 for performing writing and erasing of data with respect to the memory cell 301 is disposed.

そして、この駆動回路部３００は、図１〜図１３で説明した本発明の実施形態によるＭＯＳ電界効果トランジスタの何れかにより構成されており、この結果、これら実施形態によるＭＯＳ電界効果トランジスタが有する特性、すなわち微細化が容易であるという特性を充分に生かすことができ、フラッシュメモリシステムのチップサイズを大幅に縮小することができた。   The drive circuit unit 300 is configured by any of the MOS field effect transistors according to the embodiments of the present invention described with reference to FIGS. 1 to 13. As a result, the characteristics of the MOS field effect transistors according to these embodiments are provided. That is, the characteristic that the miniaturization is easy can be fully utilized, and the chip size of the flash memory system can be greatly reduced.

なお、この実施形態では、メモリセル３０１の上部と左脇に駆動回路３００を配置しているが、メモリセルの周辺全部、又は周辺の何れか一部に駆動回路３００を配置しても問題ないし、メモリセルの内部に配置してもよい。   In this embodiment, the drive circuit 300 is arranged on the upper side and the left side of the memory cell 301. However, there is no problem even if the drive circuit 300 is arranged in the entire periphery of the memory cell or in any part of the periphery. Alternatively, it may be arranged inside the memory cell.

以上のように、本発明によれば、ゲート電極に対称的なＭＯＳ電界効果トランジスタの微細化と高耐圧化の双方が充分に図れるので、フラッシュメモリの小型化を充分に促進させることができる。   As described above, according to the present invention, both the miniaturization and the high breakdown voltage of the MOS field effect transistor symmetrical to the gate electrode can be sufficiently achieved, so that the miniaturization of the flash memory can be promoted sufficiently.

本発明によるＭＯＳ電界効果トランジスタの第１の実施形態を示す断面図である。It is sectional drawing which shows 1st Embodiment of the MOS field effect transistor by this invention. 本発明によるＭＯＳ電界効果トランジスタの動作を説明するための特性図である。It is a characteristic view for demonstrating operation | movement of the MOS field effect transistor by this invention. 本発明によるＭＯＳ電界効果トランジスタの第２の実施形態を示す断面図である。It is sectional drawing which shows 2nd Embodiment of the MOS field effect transistor by this invention. 本発明によるＭＯＳ電界効果トランジスタの第３の実施形態を示す断面図である。It is sectional drawing which shows 3rd Embodiment of the MOS field effect transistor by this invention. 本発明によるＭＯＳ電界効果トランジスタの第４の実施形態を示す断面図である。It is sectional drawing which shows 4th Embodiment of the MOS field effect transistor by this invention. 従来技術によるパンチスルーストッパー層を有するＭＯＳ電界効果トランジスタの一例を示す断面図である。It is sectional drawing which shows an example of the MOS field effect transistor which has a punch through stopper layer by a prior art. 従来技術によるパンチスルーストッパー層を有するＭＯＳ電界効果トランジスタの別の一例を示す断面図である。It is sectional drawing which shows another example of the MOS field effect transistor which has a punch through stopper layer by a prior art. 本発明によるＭＯＳ電界効果トランジスタの製造方法の第１の実施形態を示す工程図である。It is process drawing which shows 1st Embodiment of the manufacturing method of the MOS field effect transistor by this invention. 本発明によるＭＯＳ電界効果トランジスタの製造方法の第２の実施形態を示す工程図である。It is process drawing which shows 2nd Embodiment of the manufacturing method of the MOS field effect transistor by this invention. 本発明によるＭＯＳ電界効果トランジスタの製造方法の第３の実施形態における前半部の工程図である。It is process drawing of the first half part in 3rd Embodiment of the manufacturing method of the MOS field effect transistor by this invention. 本発明によるＭＯＳ電界効果トランジスタの製造方法の第３の実施形態における後半部の工程図である。It is process drawing of the second half part in 3rd Embodiment of the manufacturing method of the MOS field effect transistor by this invention. 本発明によるＭＯＳ電界効果トランジスタの製造方法の第４の実施形態における前半部の工程図である。It is process drawing of the first half part in 4th Embodiment of the manufacturing method of the MOS field effect transistor by this invention. 本発明によるＭＯＳ電界効果トランジスタの製造方法の第４の実施形態における後半部の工程図である。It is process drawing of the latter half part in 4th Embodiment of the manufacturing method of the MOS field effect transistor by this invention. 本発明によるＭＯＳ電界効果トランジスタを用いたフラッシュメモリシステムのブロック構成図である。1 is a block configuration diagram of a flash memory system using a MOS field effect transistor according to the present invention. FIG.

符号の説明Explanation of symbols

１０：層間絶縁膜
１１Ａ、１１Ｂ、１２Ａ、１２Ｂ、１３Ａ、１３Ｂ：電極(ソース／ドレイン 電極)
１００：任意の導電型のＳｉ基板
１０１Ｐ、１０１Ｎ：Ｓｉ基板又はＳｉ基板に形成されたＷＥＬＬ領域
１０２：ゲート絶縁膜
１０３：ゲート電極
１０４：4絶縁膜による側壁
１０７Ａ、１０７Ｂ、１１２Ａ、１１２Ｂ：電界緩和層
１０８、１１３：パンチスルーストッパー層
１０９Ａ、１０９Ｂ、１１０：Ｐ型層
１２２：ＳＴＩ(Shallow Trench Isolation)
１５０Ａ、１５０Ｂ、１５２Ａ、１５２Ｂ：高濃度層
１６１Ａ、１６１Ｂ：低耐圧ＭＯＳトランジスタの電界緩和層
１６５Ａ、１６５Ｂ：低耐圧ＭＯＳトランジスタの高濃度層 10: Interlayer insulating film 11A, 11B, 12A, 12B, 13A, 13B: Electrode (source / drain electrode)
100: Si substrate of any conductivity type 101P, 101N: WELL region formed on Si substrate or Si substrate 102: Gate insulating film 103: Gate electrode 104: Side wall by 4 insulating film 107A, 107B, 112A, 112B: Electric field relaxation Layers 108 and 113: Punch-through stopper layers 109A, 109B and 110: P-type layers 122: STI (Shallow Trench Isolation)
150A, 150B, 152A, 152B: High concentration layer 161A, 161B: Electric field relaxation layer of low breakdown voltage MOS transistor 165A, 165B: High concentration layer of low breakdown voltage MOS transistor

Claims (2)

ソース領域とドレイン領域にゲートオーバーラップ構造の電界緩和層を備え、前記ソース領域とドレイン領域の間でゲート電極の中心付近にパンチスルーストッパー層が備えられている対称型ＭＯＳ電界効果トランジスタにおいて、
前記パンチスルーストッパー層の表面に、このパンチスルーストッパー層と反対導電型の層が設けられていることを特徴とする電界効果トランジスタ。 In the symmetric MOS field effect transistor comprising a field relaxation layer having a gate overlap structure in the source region and the drain region, and having a punch-through stopper layer near the center of the gate electrode between the source region and the drain region,
A field effect transistor comprising a surface of the punch-through stopper layer and a layer having a conductivity type opposite to the punch-through stopper layer. ソース領域とドレイン領域にゲートオーバーラップ構造の電界緩和層を備え、前記ソース領域とドレイン領域の間でゲート電極の中心付近にパンチスルーストッパー層が備えられている対称型ＭＯＳ電界効果トランジスタにおいて、
前記電界緩和層の表面に、この電界緩和層と反対導電型の層が設けられていることを特徴とする電界効果トランジスタ。 In the symmetric MOS field effect transistor comprising a field relaxation layer having a gate overlap structure in the source region and the drain region, and having a punch-through stopper layer near the center of the gate electrode between the source region and the drain region,
A field effect transistor, wherein a layer having a conductivity type opposite to the field relaxation layer is provided on a surface of the field relaxation layer.
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