JP2007058325A - カレントミラー回路 - Google Patents

Abstract

【課題】 カレントミラー回路では、トランジスタ１８、１７…１３に流れる各コレクタ電流のバラツキを抑制する。
【解決手段】 パワーＭＯＳＦＥＴ１０から放熱されて、トランジスタ１８〜１３には温度勾配が形成されるものの、抵抗素子３０〜３６の共通接続端子４０〜４５からトランジスタ１８〜１３に分圧電圧４０〜Ｖ４５が入力される。トランジスタ１８〜１３のベース−エミッタ間の電圧には各コレクタ電流のバラツキを抑制するように電圧勾配が形成されている。
【選択図】 図１

Description

本発明は、カレントミラー回路に関する。

従来、半導体集積回路においては、一般的に、基準電流に対する所望比率の電流を流すためのカレントミラー回路が用いられる。例えば、カレントミラー回路では、図５に示すように、トランジスタ１１に基準電流Ｉｒｅｆが供給されると、トランジスタ１２〜１７のそれぞれに基準電流Ｉｒｅｆと同一電流がコレクタ電流として流れるように構成されている。

このものにおいては、トランジスタ１２〜１７の温度のバラツキが生じると、トランジスタ１２〜１７に流れるコレクタ電流の電流値にバラツキが生じるため、所望比率の電流を各コレクタ電流の総和として流すことができなくなる。このため、カレントミラー回路の近くに、トランジスタ１２〜１７の温度のバラツキを生じさせる、発熱量の大きなデバイスを配置しないようにすることが必要となっている。

しかし、近年、半導体集積回路の高集積化が進み、カレントミラー回路であっても、その近くに発熱量の大きなパワーＭＯＳＦＥＴを配置することが必要となっているため、本発明者は、カレントミラー回路の近くにパワーＭＯＳＦＥＴを配置することを検討したところ、次のようなことが分かった。

一般的に、パワーＭＯＳＦＥＴにおいては中心部に近づくほど温度が高くなり、端部に近づくほど温度が低くなる。このため、図６に示すように、トランジスタ１１〜１７を順次、パワーＭＯＳＦＥＴ１０の端部１０ａ側から中心部１０ｂ側に向けて一列（図６中Ｘ方向）に並べると、パワーＭＯＳＦＥＴ１０からの熱により、トランジスタ１１〜１７には、図７に示すように、トランジスタ１１側からトランジスタ１７に向かうほど温度が高くなる温度勾配が形成されることになる。

このようにトランジスタ１１〜１７に温度勾配が形成されると、トランジスタ１１〜１７のベース−エミッタ間の電圧Ｖｂｅにおいても、図８に示すように、
トランジスタ１１側からトランジスタ１７に向かうほど電圧が低くなる勾配が生じる。これに伴って、トランジスタ１２〜１７のそれぞれに流れるコレクタ電流値にバラツキが生じる。

これに対して、図９に示すように、トランジスタ１１をトランジスタ１２〜１７の中間部に配置して、トランジスタ１１〜１７の温度のバラツキを小さくして、トランジスタ１２〜１７のベース−エミッタ間の電圧Ｖｂｅのバラツキ、ひいては各コレクタ電流のバラツキを小さくするようにしたものが考えられる。しかし、パワーＭＯＳＦＥＴ１０の動作状態によっては、パワーＭＯＳＦＥＴ１０から発生する熱量が変化するので、トランジスタ１１〜１７の各電圧Ｖｂｅ、および各コレクタ電流の値が変化することになる。

本発明は、上記点に鑑み、熱源から発生する熱量の変動に関わらず、各トランジスタに流れる各コレクタ電流のバラツキを抑制するようにしたカレントミラー回路を提供することを目的とする。

本発明は、前記第１のトランジスタのベース−エミッタ間の電圧と前記基準用トランジスタのベース−エミッタ間の電圧との電圧差に基づいて、前記第２〜第ｎのトランジスタの各ベース端子に制御電圧をそれぞれ出力して、前記第２〜第ｎのトランジスタの前記温度勾配に基づくコレクタ電流のバラツキを抑制する制御回路（３０〜３６）を備えることを特徴とする。

したがって、熱源から発生する熱量が変動して、第２〜第ｎのトランジスタの温度勾配が変化しても、第２〜第ｎのトランジスタに流れる各コレクタ電流のバラツキを抑制することができる。

図１に、本発明に係るカレントミラー回路の一実施形態の回路構成を示す。

カレントミラー回路は、図１に示すように、トランジスタ１１、１２、１３、…１８および抵抗素子３０、３１…３６を備えている。なお、上記した従来技術と同一部分には、同一符号を付して説明を簡素化する。

本実施形態では、トランジスタ１１は、ベース端子およびコレクタ端子が接続された状態で、定電流源２０ａから一定の基準電流Ｉｒｅｆが供給される。定電流源２０ａは、基準電流Ｉｒｅｆ以外に、後述する抵抗素子３０、３１…３６にも一定の電流Δｉを供給する。

トランジスタ１２は、ベース端子およびコレクタ端子が接続された状態で、定電流源２０およびグランドの間に配置されている。電流源２０は、一定の基準電流Ｉｒｅｆをトランジスタ１２に供給する。

トランジスタ１３〜１８は、定電圧電源２０ｂおよびグランドの間で並列に接続されており、トランジスタ１３〜１８には、後述するように、基準電流Ｉｒｅｆに応じた電流がコレクタ電流として流れる。

なお、本実施形態のトランジスタ１１、１２、１３、…１８としては、同一特性のバイポーラトランジスタが用いられる。

抵抗素子３０、３１…３６は、それぞれ同一抵抗値を有しており、トランジスタ１１のコレクタ端子およびトランジスタ１２のコレクタ端子の間で直列に接続されている。抵抗素子３０、３１…３６の各共通接続端子４０〜４４からトランジスタ１３、…１８の各ベース端子に制御電圧がそれぞれ出力される。なお、抵抗素子３０、３１…３６は、請求項に記載の制御回路を構成している。

次に、カレントミラー回路を構成するトランジスタ１１〜１８の配置について図２を参照して説明する。

トランジスタ１１〜１８は、パワーＭＯＳＦＥＴ１０に隣接して配置されており、トランジスタ１１〜１８は、パワーＭＯＳＦＥＴ１０の端部１０ａ側から中心部１０ｂ側に向け、トランジスタ１１、１８、１７、１６、１５、１４、…１２の順に一列に並べられている。

ここで、パワーＭＯＳＦＥＴ１０は、端部１０ａ側に向かうほど温度が低くなり、中心部１０ｂ側に向かうほど温度が高くなる。このため、トランジスタ１１、１８、１７…１２は、パワーＭＯＳＦＥＴ１０からの放熱により、トランジスタ１１、１８、１７…１２の各温度Ｔ（１１）、Ｔ（１８）、Ｔ（１７）…、Ｔ（１２）は、Ｔ（１１）＜Ｔ（１８）＜Ｔ（１７）＜Ｔ（１６）＜Ｔ（１５）＜Ｔ（１４）＜Ｔ（１３）＜Ｔ（１２）の関係を有している。

さらに、トランジスタ１８、１７、１６、１５、１４、１３は、隣に並べられる２つのトランジスタの温度差がそれぞれ同一値になるように配置されている。例えば、温度Ｔ（１８）、Ｔ（１７）の温度差と、温度Ｔ（１７）、Ｔ（１６）の温度差とが同一温度になっている。

次に、本実施形態のカレントミラー回路の動作について説明する。

まず、トランジスタ１１には、定電流源２０ａから一定の基準電流Ｉｒｅｆが流れ、トランジスタ１１のベース端子（コレクタ端子）には、ベース−エミッタ間の電圧Ｖｂｅ１１が発生する。

また、トランジスタ１２には、定電流源２０から一定の基準電流Ｉｒｅｆが流れ、トランジスタ１２のベース端子（コレクタ端子）には、ベース−エミッタ間の電圧Ｖｂｅ１２が発生する。

ここで、上述のように、パワーＭＯＳＦＥＴ１０からの放熱により、トランジスタ１２の温度Ｔ（１２）は、トランジスタ１１の温度Ｔ（１１）に比べて高くなっている｛Ｔ（１１）＜Ｔ（１２）｝。

そして、トランジスタ１１、１２は、コレクタ電流が一定値Ｉｒｅｆである場合には、Ｔ（１１）＜Ｔ（１２）の関係を有すると、図３に示すように、ベース−エミッタ間の電圧Ｖｂｅ１１がＶｂｅ１２に比べて高くなる（Ｖｂｅ１１＞Ｖｂｅ１２）。

すなわち、トランジスタ１１のベース端子とトランジスタ１２のベース端子との間には、電圧差ΔＶ（＝Ｖｂｅ１２−Ｖｂｅ１１）が生じることになる。そして、電圧差ΔＶ（＝Ｖｂｅ１２−Ｖｂｅ１１）が抵抗素子３０、３１…３５によって７等分に分圧される。

これに伴い、抵抗素子３０、３１の共通接続端子４０からトランジスタ１８のベース端子に分圧電圧Ｖ４０｛＝（６・ΔＶ）／７｝が出力され、抵抗素子３１、３２の共通接続端子４１からトランジスタ１７のベース端子に分圧電圧Ｖ４１｛＝（５・ΔＶ）／７｝が出力される。抵抗素子３２、３３の共通接続端子４２からトランジスタ１６のベース端子に分圧電圧Ｖ４２｛＝（４・ΔＶ）／７｝が出力される。抵抗素子３３、３４の共通接続端子４３からトランジスタ１５のベース端子に分圧電圧Ｖ４３｛＝（３・ΔＶ）／７｝が出力される。抵抗素子３４、３５の共通接続端子４４からトランジスタ１４のベース端子に分圧電圧Ｖ４４｛＝（２・ΔＶ）／７｝が出力され、抵抗素子３５、３６の共通接続端子４５からトランジスタ１３のベース端子に分圧電圧４５｛＝（１・ΔＶ）／７｝が出力される。

このように共通接続端子４０〜４５からトランジスタ１８〜１３に出力される分圧電圧は、Ｖ４０＜Ｖ４１＜Ｖ４２＜Ｖ４３＜Ｖ４４＜Ｖ４５といった関係を有している。さらに、トランジスタ１８〜１３は、隣に並べられる二つのトランジスタのうち一方に出力される分圧電圧と他方のトランジスタに出力される分圧電圧との電圧差がそれぞれ同一値になっている。例えば、Ｖ４０およびＶ４１の電圧差と、Ｖ４１およびＶ４２の電圧差とは、同一値になっている。

また、トランジスタ１８、１７…１３は、上述のごとく、パワーＭＯＳＦＥＴ１０から放熱されて、Ｔ（１８）＜Ｔ（１７）＜Ｔ（１６）＜Ｔ（１５）＜Ｔ（１４）＜Ｔ（１３）の関係を有し、かつ隣に並べられる２つのトランジスタの温度差がそれぞれ同一値になっている。

ここで、仮に、トランジスタ１８、１７…１３のそれぞれのベース−エミッタ間に同一電圧が加えられていれば、トランジスタ１８、１７…１３のそれぞれのコレクタ電流ＩＣ１８、１Ｃ１７…ＩＣ１３において、ＩＣ１８＞１Ｃ１７＞１Ｃ１６＞１Ｃ１５＞１Ｃ１４＞ＩＣ１３という関係を有することになる。

これに対して、上述のようにトランジスタ１８、１７…１３に温度勾配が形成されていても、トランジスタ１８〜１３には分圧電圧４０〜Ｖ４５が共通接続端子４０〜４５から入力される。

したがって、トランジスタ１８、１７…１３のベース−エミッタ間の電圧Ｖｂｅ１８…Ｖｂｅ１３において、図４に示すように、Ｖｂｅ１８＜Ｖｂｅ１７＜Ｖｂｅ１６＜Ｖｂｅ１５＜Ｖｂｅ１４＜Ｖｂｅ１３となる電圧勾配が形成されるので、トランジスタ１８、１７…１３に流れるコレクタ電流Ｉｒｅｆ’のバラツキを抑制することができる。

また、パワーＭＯＳＦＥＴ１０の動作状態によって、パワーＭＯＳＦＥＴ１０の中心部１０ｂ側温度と端部１０ａ側温度との差が大きくなると、トランジスタ１８、１７…１３の温度勾配も大きくなるものの、トランジスタ１１とトランジスタ１２との間の電圧差ΔＶも大きくなり、共通接続端子４０〜４５からトランジスタ１８〜１３に出力される分圧電圧Ｖ４０、Ｖ４１…Ｖ４５の勾配も大きくなる。したがって、トランジスタ１８、１７…１３の温度勾配が大きくなっても、トランジスタ１８、１７…１３に流れるコレクタ電流Ｉｒｅｆ’のバラツキを抑制することができる。

以上により、パワーＭＯＳＦＥＴ１０から発生する熱量の変動に関わらず、トランジスタ１８、１７…１３に流れるコレクタ電流Ｉｒｅｆ’のバラツキを抑制することができる。したがって、トランジスタ１８、１７…１３に流れる各コレクタ電流Ｉｒｅｆ’を、トランジスタ１１（１２）に流れる基準電流Ｉｒｅｆに近づけることができる。このため、トランジスタ１８、１７…１３に流れる各コレクタ電流Ｉｒｅｆ’の総和（Ｉｒｅｆ’×６）を基準電流Ｉｒｅｆに対する所望比率（１：６）の電流値（Ｉｒｅｆ×６）に近づけることができる。

（その他の実施形態）
上述の実施形態では、トランジスタ１１〜１８としては、バイポーラトランジスタを用いた例について説明したが、これに限らず、電界効果型トランジスタなどの各種のトランジスタを用いても良い。
上述の実施形態では、熱源として、パワーＭＯＳＦＥＴ１０を用いた例を示したが、これに限らず、他のデバイスを用いても良い。

本発明のカレントミラー回路の一実施形態の回路構成を示す電気回路図である。 図１のカレントミラー回路各を構成するトランジスタの配置を示す図である。 トランジスタの特性を示す特性図である。 トランジスタの特性を示す特性図である。 従来のカレントミラー回路の回路構成を示す電気回路図である。 カレントミラー回路各を構成するトランジスタの配置を示す図である。 カレントミラー回路各を構成するトランジスタの特性を示す図である。 トランジスタのベース−エミッタ間の電圧の特性を示す図である。 カレントミラー回路各を構成するトランジスタの配置を示す図である。

符号の説明

１１〜１８…トランジスタ、３０〜３５…抵抗素子。

Claims (3)

1. 第１のトランジスタ（１１）と、この第１のトランジスタとカレントミラー接続された第２〜第ｎ（ｎは３以上の整数）のトランジスタ（１３〜１８）とを備え、前記第１のトランジスタに基準電流が流れると、前記基準電流に応じた電流が第２〜第ｎのトランジスタのそれぞれに流れるように構成されるカレントミラー回路であって、
   前記基準電流が流れ、温度によってベース−エミッタ間の電圧が変化する基準用トランジスタ（１２）を備えており、
   前記第１〜第ｎのトランジスタおよび前記基準用トランジスタは、所定方向（Ｘ）に並べられて、かつ前記第１のトランジスタと前記基準用トランジスタとの間に前記第２〜第ｎのトランジスタが配置されており、
   また前記第１〜第ｎのトランジスタおよび前記基準用トランジスタには、熱源（１０）からの放熱により前記所定方向に向けて温度勾配が形成されるようになっており、
   前記第１のトランジスタのベース−エミッタ間の電圧は、温度により変化するようになっており、
   前記第１のトランジスタのベース−エミッタ間の電圧と前記基準用トランジスタのベース−エミッタ間の電圧との電圧差に基づいて、前記第２〜第ｎのトランジスタの各ベース端子に制御電圧をそれぞれ出力して、前記第２〜第ｎのトランジスタの前記温度勾配に基づくコレクタ電流のバラツキを抑制する制御回路（３０〜３６）を備えることを特徴とするカレントミラー回路。
2. 前記第２〜第ｎのトランジスタは、隣に並べられる二つのトランジスタの温度差がそれぞれ同一温度になるように配置されており、
   前記制御回路から出力される各制御電圧は、前記隣に並べられる二つのトランジスタのうち一方に出力される前記制御電圧と他方のトランジスタに出力される前記制御電圧との電圧差がそれぞれ同一値になるように設定されていることを特徴とする請求項１に記載のカレントミラー回路。
3. 前記制御回路は、前記ｎ個の同一抵抗値の抵抗素子（３０〜３６）を備え、前記ｎ個の抵抗素子は、前記第１のトランジスタのベース端子と前記基準用トランジスタのベース端子との間に、直列接続されており、
   前記ｎ個の抵抗素子の各共通接続端子（４０〜４５）から前記第２〜第ｎのトランジスタに向けてそれぞれの前記制御電圧が出力されるようになっていることを特徴とする請求項２に記載のカレントミラー回路。

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