JP2007043717A - 広範囲かつダイナミックに再構成可能なクロックデータ回復アーキテクチャ - Google Patents

Abstract

【課題】広範囲のデータレートに渡って動作可能なＣＤＲアーキテクチャを提供する。
【解決手段】広範囲およびダイナミックにリプログラミング可能なＣＤＲアークテクチャは、広範囲の動作周波数でシリアル入力データから埋め込まれたクロック信号を回復する。広範囲のデータレートをサポートするために、ＣＤＲアーキテクチャは、複数の動作パラメータを含む。これらのパラメータは、様々な先行／後行の分割器設定、チャージポンプ電流、ループフィルタおよび帯域幅選択、および、ＶＣＯギアを含む。パラメータは、回路またはＰＬＤのパワーダウンなしに、ダイナミックにリプログラミングされ得る。これは、ＣＤＲ回路が、様々な規格とプロトコルとの間を迅速に切り替えることを可能にする。
【選択図】図１

Description

（関連出願の相互参照）
本出願は、２００５年８月３日に出願された米国仮特許出願第６０／７０５，５３４号明細書の利益を主張し、本明細書中において、その出願の全容が援用される。

（背景の説明）
本発明は、一般的に、クロックデータ回復回路に関し、より詳細には、広域かつダイナミックに再構成可能なクロックデータ回復回路に関し、その回復回路は、プログラマブルロジックデバイスに提供、またはそれに関連して提供され得る。

デバイス間のシグナリングの益々重要になるタイプは、クロック信号情報がシリアルデータストリームに埋め込まれ、それによって、切り離されたクロック信号の送信が必要でなくなるシグナリングである。例えば、データは、シリアル「ヘッダー」に先行される多数の連続するシリアルデータワードの「パケット」において、直列に送信され得る。ここにおいて、シリアル「ヘッダー」は、１と０から成る二進の所定のパターンを有する多数のトレーニングビットを含む。クロック信号情報は、データ信号のハイ−ロー、および／またはロー−ハイ移行によって、そのデータ信号に埋め込まれる。ここにおいて、そのデータ信号は、クロック信号の特定のサイクル数内に少なくとも１回のハイ−ローまたはロー−ハイ移行を有さなければならない。受信器において、クロック信号は、データ信号内のデータを適切な処理用に、データ信号から「回復」される。本明細書中、便利性のために、シグナリングのこの一般的なタイプは、総称的に「クロックデータ回復」または「ＣＤＲ」シグナリングとして示される。

ＣＤＲシグナリングは、多数の異なったシグナリングプロトコルにおいて近年用いられている。これらのプロトコルは、パラメータに対して変化し、そのパラメータは、例えば、クロック信号周波数、ヘッダー構成、パケットサイズ、データワード長、並列チャンネルの数等である。

プログラマブルロジックデバイス（「ＰＬＤ」）は、例えば、Ｃｌｉｆｆらの特許文献１、Ｃｌｉｆｆらの特許文献２、Ｊｅｆｆｅｒｓｏｎらの特許文献３、およびＮｇａｉらの特許文献４として参照されるものに示されるように周知である。一般的に、ＰＬＤは、任意の広範囲のロジックタスクを行うようにプログラム可能な汎用の集積回路デバイスである。異なったロジックタスクを行うための個別のロジック回路を設計し、作るよりも、汎用ＰＬＤは、それら多様なロジックタスクを行うように、様々な異なった様式においてプログラムされ得る。電子回路およびシステムの多数の製造者は、ＰＬＤを、彼らが作ること必要としているものである様々な構成要素を提供するために有利なものであると認識している。

ＣＤＲシグナリングは、多数の通信規格をサポートする能力を有することが非常に望まれる領域である。ＣＤＲシグナリングが、厳しいルーティング信号必要条件を取り除くため、システムは、多数の異なる独立したクロックドメインを用いて作成され得る。これらのクロックドメインは、多様な通信規格およびプロトコルをサポートし得る。例えば、ＧＩＧＥ、ＸＡＵＩ、ＰＩＰＥ、ＳＯＮＥＴ、およびＰＣＩ−Ｅは、ＣＤＲシグナリングを用いてサポートし得る規格およびプロトコルの一例にすぎない。これらの規格およびプロトコルは、多様なアプリケーションをサポートするために広範囲のデータレートを特定し得る。
米国特許第５，６８９，１９５号明細書 米国特許第５，９０９，１２６号明細書 米国特許第６，２１５，３２６号明細書 米国特許第６，４０７，５７６号明細書

したがって、広範囲のデータレートに渡って動作可能な高性能で低電力のＣＤＲアーキテクチャを提供することが望まれ得る。さらに、デバイスの他の部分を妨害することなく、迅速に、これらの多様な規格およびプロトコルをサポートするようにダイナミックに再構成可能なＣＤＲアーキテクチャを提供することが、さらに望まれ得る。

本発明は、上記のようなタイプの回路を動作させる方法も含む。

本発明のさらなる特徴、性質、および様々な有利な点は、添付の図面および後述の記載から、より明確になる。

本発明の実施形態にしたがい、ＣＤＲ回路が提供され、それは、ＣＤＲ受信器回路、ＣＤＲ送信器回路、および／または、ＣＤＲ受信器回路およびＣＤＲ送信器回路の両方を含み得る。本発明のＣＤＲ回路は、好ましくは、大幅にプログラム可能であり、他のＰＬＤ回路を有する集積回路に含まれ得、または、独立した集積回路上に少なくとも部分的に含まれ得る。ＣＤＲ回路が、独立した回路上に少なくとも部分的にある場合、そのＣＤＲ回路は、より従来型のＰＬＤ集積回路（例えば、ＰＬＤを有する一般的なパッケージにおいて）との効率の良い結合を助長するように構成され得る。

本発明にしたがうＣＤＲ受信器回路は、処理されるＣＤＲデータ信号の信号源からの基準クロック信号を、または、他の適切な基準クロック信号源からの基準クロック信号を、好ましくは受信する。基準クロック信号の周波数は、ＣＤＲデータ信号のクロック周波数との既知の関係を有するが、ＣＤＲデータ信号と同調している必要性はない。個別の基準クロック信号に対して必要なことは、典型的なＣＤＲシグナリングから逸れるが、本発明の回路が、任意の広範囲ＣＤＲ周波数において動作するようにプログラム可能であることを可能にする。また、個別の基準クロック信号が、ＣＤＲデータ信号と特別の位相関係を有することを必要としないため、基準クロック信号とＣＤＲデータ信号との間の可能性としてあり得るスキュー（すなわち、位相シフト）に関する制限は存在しない。（ＣＤＲシグナリングを用いて、クロック信号は、データ信号に埋め込まれ、それによって、そのデータ信号に対してのクロック信号のスキューは全く起こらないため、スキューに関する課題は、ＣＤＲシグナリングを用いる主たる動機の１つである。）規準クロック信号は、１つ以上のクロック分割器によって分割され得、それによって、最大基準クロックスピードにおいて動作するために、ＣＤＲ回路に必要なものが低減する。さらに、クロック分割器は、ＣＤＲ回路の複数のブロックが、この分割された基準クロック源によってトレインされることを可能にし得、それによって、回路が、マルチクリスタルおよび／または独立チャネル動作をサポートすることを可能にする。

ＣＤＲ受信器回路は、ＣＤＲデータ信号から埋め込まれたクロック信号を回復するために、基準クロック信号およびＣＤＲデータ信号を使用する。ＣＤＲデータ信号クロックのこの回復に用いられる様々なパラメータおよびオプションが、様々な通信規格およびプロトコルをサポートするように、好ましくはプログラム可能である。例えば、多数の基準クロック分割器設定に加え、ＣＤＲ回路は、回路のチャージポンプ、ループフィルタ、および電圧制御発振器（ＶＣＯ）ブロックに関するプログラム可能なオプションも含み得る。回復されたクロック信号は、ワード長パラメータ等のプログラム可能パラメータを好ましくは再び使用して、ＣＤＲデータ信号を非直列化するために用いられ得る。その非直列化されたデータは、次に、異なったクロック体制において（例えば、ＣＤＲ回路に関連するより従来型のＰＬＤ回路におけるクロック信号にしたがって）処理するために、同期され得、またはバッファされ得る。

様々な回路設定およびオプションを介して広範囲のデータレートをサポートすることに加え、ＣＤＲ回路は、様々な通信規格およびプロトコルの必要条件を迅速に満たすために、好ましくは、ダイナミックに再構成可能である。したがって、ＣＤＲ回路は、１つの通信規格を満たすようにプログラムされ得、そして、他の通信規格を満たすためにダイナミックにリプログラミングされ得る。これは、また、１つのチャネルが動作可能である一方、他のチャネルをリプログラミングすることが可能であるＣＤＲ回路を可能にもする。ＣＤＲ回路のダイナミックなリプログラミングは、また、デバイスを再構成するためにＰＬＤをパワーダウンする必要性も除去する。

本発明のさらなる特徴、性質、および様々な有利な点は、添付の図面および後述の詳細な記載から、より明確になる。

本発明は、さらに、以下の手段を提供する。

（項目１）
ＣＤＲ信号を受信し、処理するための広範囲ＣＤＲ回路であって、該回路は、
ＣＤＲデータ信号を受信する手段と、
基準クロック信号を受信する手段と、
第１のユーザプログラム可能値によって該基準クロック信号を分割する手段と、
第２のユーザプログラム可能値によってフィードバッククロックを分割する手段と、
該基準クロックを該フィードバッククロックと比較する手段と、
該ＣＤＲデータ信号から回復されるクロック信号を出力する手段と
を備える、回路。

（項目２）
上記分割された基準クロックを上記フィードバッククロックと比較する手段をリセットする手段をさらに備える、項目１に記載の回路。

（項目３）
上記第１のユーザプログラム可能値および上記第２のユーザプログラム可能値をダイナミックにリプログラミングする手段をさらに備える、項目１に記載の回路。

（項目４）
上記第１のユーザプログラム可能値および上記第２のユーザプログラム可能値をダイナミックにリプログラミングする上記手段は、上記回路が、該回路のパワーダウンなしにリプログラミングされることを可能にする、項目３に記載の回路。

（項目５）
上記基準クロックが、上記ＣＤＲデータ信号との所定の関係を有する、項目１に記載の回路。

（項目６）
上記所定の関係が、スケール係数を含む、項目５に記載の回路。

（項目７）
上記ＣＤＲデータ信号を受信する手段が、少なくとも１つの動作パラメータに対してプログラム可能である、項目１に記載の回路。

（項目８）
ＣＤＲ信号を受信し、処理するための広範囲ＣＤＲ回路であって、該回路は、
ＣＤＲデータ信号を受信するように構成される第１の入力回路と、
第１のユーザプログラム可能値によって基準クロック信号を分割するように構成される第１のクロックカウンタ回路と、
該基準クロック信号およびフィードバッククロック信号を受信し、該基準クロック信号を該フィードバッククロック信号と比較する、ように構成される第２の入力回路と、
第２のユーザプログラム可能値によって該フィードバッククロックを分割するように構成される第２のクロックカウンタ回路と、
該受信されたＣＤＲ信号から回復されたクロック信号を出力するように構成された出力回路と
を備える、回路。

（項目９）
上記第１の入力回路および上記第２の入力回路のうちの少なくとも１つをリセットするためのリセット信号をさらに備える、項目８に記載の回路。

（項目１０）
上記第１の入力回路が、位相ロックループ回路を備える、項目８に記載の回路。

（項目１１）
上記位相ロックループ回路が、位相検出回路を備える、項目１０に記載の回路。

（項目１２）
上記第１のユーザプログラム可能値および上記第２のユーザプログラム可能値をダイナミックにリプログラミングするためのＩ／Ｏインターフェースをさらに備える、項目８に記載の回路。

（項目１３）
上記Ｉ／Ｏインターフェースは、上記回路が、該回路のパワーダウンなしにリプログラミングされることを可能にする、項目１２に記載の回路。

（項目１４）
上記第２の入力回路が、位相ロックループ回路を備える、項目８に記載の回路。

（項目１５）
上記位相ロックループ回路が、位相周波数検出回路を備える、項目１４に記載の回路。

（項目１６）
上記基準クロックが、上記ＣＤＲデータ信号と所定の関係を有する、項目８に記載の回路。

（項目１７）
上記所定の関係が、スケール係数を含む、項目８に記載の回路。

（項目１８）
広範囲ＣＤＲ回路をダイナミックに再構成するための方法であって、該方法は、
メモリからの少なくとも１つのデフォルトＣＤＲ動作パラメータを受信することと、
第１の入力インターフェースにおいてＣＤＲデータ信号を、第２の入力インターフェースにおいて基準クロック信号を、受信することと、
少なくとも１つのユーザ規定ＣＤＲ動作パラメータを受信することと、
該少なくとも１つのユーザ規定ＣＤＲ動作パラメータの受信に応答して、該第１の入力インターフェースおよび該第２の入力インターフェースのうちの少なくとも１つをリセットすることと、
該ＣＤＲ回路のパワーダウンなしに、該少なくとも１つのユーザ規定ＣＤＲ動作パラメータに一部少なくとも基づいて、該ＣＤＲ回路を再構成することと
を包含する、方法。

（項目１９）
上記少なくとも１つのユーザ規定ＣＤＲ動作パラメータは、上記ＣＤＲ回路が、ＰＣＩ−Ｅ、ＣＥＩ、ＧＩＧＥ、ＸＵＡＩ、ＳＯＮＥＴ ＯＣ−４８、およびＳＯＮＥＴ ＯＣ−１２より構成される群から選択される少なくとも１つの通信規格をサポートすることを可能にする、項目１８に記載の方法。

（項目２０）
上記少なくとも１つのユーザ規定ＣＤＲ動作パラメータが、Ｉ／Ｏインターフェースを介して受信される、項目１８に記載の方法。

（項目２１）
上記Ｉ／Ｏインターフェースが、ＭＤＩＯインターフェースを備える、項目２０に記載の方法。

（項目２２）
ダイナミックに構成可能な広範囲ＣＤＲ回路であって、該回路は、
少なくとも１つのデフォルトＣＤＲ動作パラメータを記憶するメモリと、
ＣＤＲデータ信号を受信するように構成される第１の入力回路と、
基準クロック信号を受信するように構成される第２の入力回路と、
少なくとも１つのユーザ規定ＣＤＲ動作パラメータを受信し、該少なくとも１つのユーザ規定ＣＤＲ動作パラメータを用いて、該少なくとも１つのデフォルトＣＤＲ動作パラメータをリプログラミングする、ように構成されるＩ／Ｏインターフェースと、
該第１の入力回路および該第２の入力回路のうちの少なくとも１つをリセットするように構成されるリセット回路と
を備える、ＣＤＲ回路。

（項目２３）
上記第１の入力回路が、位相ロックループ回路を備える、項目２２に記載のＣＤＲ回路。

（項目２４）
上記位相ロックループ回路が、位相検出回路を備える、項目２３に記載のＣＤＲ回路。

（項目２５）
上記第２の入力回路が、位相ロックループ回路を備える、項目２２に記載のＣＤＲ回路。

（項目２６）
上記位相ロックループ回路が、位相周波数検出回路を備える、項目２５に記載のＣＤＲ回路。

（項目２７）
上記Ｉ／Ｏインターフェースが、ＭＤＩＯインターフェースを備える、項目２２に記載のＣＤＲ回路。

（項目２８）
上記少なくとも１つのユーザ規定ＣＤＲ動作パラメータは、上記ＣＤＲ回路が、ＰＣＩ−Ｅ、ＣＥＩ、ＧＩＧＥ、ＸＵＡＩ、ＳＯＮＥＴ ＯＣ−４８、およびＳＯＮＥＴ ＯＣ−１２より構成される群から選択される少なくとも１つの通信規格をサポートすることを可能にする、項目２２に記載のＣＤＲ回路。

（項目２９）
上記少なくとも１つのデフォルトＣＤＲ動作パラメータが、ユーザプログラム可能である、項目２２に記載のＣＤＲ回路。

（項目３０）
上記Ｉ／Ｏインターフェースが、上記ＣＤＲ回路のパワーダウンなしに、上記少なくとも１つのユーザ規定ＣＤＲ動作パラメータを用いて、上記少なくとも１つのデフォルトＣＤＲ動作パラメータをリプログラミングするように構成される、項目２２に記載のＣＤＲ回路。

（項目３１）
上記Ｉ／Ｏインターフェースが、上記少なくとも１つのデフォルトＣＤＲ動作パラメータをリプログラミングする一方、上記リセット回路は、上記第１の入力回路および上記第２の入力回路のうちの少なくとも１つをリセットするように構成される、項目２２に記載のＣＤＲ回路。

本発明により、広範囲のデータレートに渡って動作可能な高性能で低電力のＣＤＲアーキテクチャが提供され得る。さらに、本発明により、デバイスの他の部分を妨害することなく、迅速に、上記の多様な規格およびプロトコルをサポートするようにダイナミックに再構成可能なＣＤＲアーキテクチャが提供され得る。

図１は、本発明に従ったＣＤＲシグナリング装置１００の例示的な実施形態を示す。ＣＤＲシグナリング装置１００は、ＣＤＲ信号源１１０とＣＤＲコア回路１１６とを含み得る。ＣＤＲ信号源１１０は、ＣＤＲデータ信号源１１２と基準クロック信号源１１４とを含み得る。ＣＤＲデータ信号源１１２は従来のものであり得る。信号は、所望であれば、差動ＣＤＲデータ出力信号のペアを発生するために、従来の差動シグナリングドライバへ適用され得る。差動シグナリングはオプションであり、ＣＤＲデータ信号１１１は、代わりに、図１に示すように単一のリード上で伝達され得る。ＣＤＲコア回路１１６は、ＣＤＲデータ信号１１１と基準クロック信号１１３との両方を受信し得る。図１の例では、ＣＤＲコア回路１１６は基準クロック信号１１３をＣＤＲ信号源１１０から受信するが、基準クロック信号１１３は、別の適切な基準クロック信号源から生じ得る。

ＣＤＲコア回路１１６は、ＣＤＲデータ信号源１１２の組み込み型のクロック信号の回復を試み得る。一般的に、組み込み型のクロックの回復は、ＣＤＲコア回路１１６内にある少なくとも１つの位相ロックループ（「ＰＬＬ」）を用いて遂行される。ＣＤＲコア回路１１６は、２つの基本モードのうちの一方において動作し得る。ＣＤＲコア回路１１６は、ｌｏｃｋ−ｔｏ−ｒｅｆｅｒｅｎｃｅ（「ＬＴＲ」）モードの間は１つのフィードバックループを使用し得、ｌｏｃｋ−ｔｏ−ｄａｔａ（「ＬＴＤ」）モードの間は別のフィードバックループを使用し得る。いくつかのポイントにおいて、ＣＤＲ回路１１６は、データ回復を開始するためにＬＴＲモードからＬＴＤモードへ切り替えなければならない。ＣＤＲ回路１１６は、次いで、リード１２２上の回復されたクロック信号を出力し得、リード１１７上のデータ信号を回復し得る。オプションとして、これらの信号のうちの一方または両方がデシリアライザ１１８へ適用され得る。デシリアライザ１１８は、適用された、リタイミングされたシリアルデータをパラレルデータ１２０へと変換し得る。ＰＬＤ回路に関連するＣＤＲ回路は、２００１年３月１３日出願の、Ａｕｎｇら、米国特許出願第２００１／００３３１８８号においてさらに詳細に示されている。当該出願の全内容を、本明細書において参照として援用する。

図２は、図１に示すＣＤＲ回路の例示的な部分の、簡略ブロック図である。ＣＤＲ回路２００は、位相周波数検出器（「ＰＦＤ」）ブロック２０２と、チャージポンプおよびループフィルタブロック２０６と、フィードバックカウンターブロック２０４と、ＶＣＯブロック２０８とを含み得る。回路２００は、基本的には位相ロックループ（「ＰＬＬ」）であり、そのため、本明細書ではそのように記載することもある。このループは、ＣＤＲがＬＴＲモードにある間に使用され得る。基準クロック信号２０１はＰＦＤブロック２０２によって受信される。ＰＦＤブロック２０２は従来のものであり得、基準クロック信号２０１の位相および周波数を、フィードバックカウンターブロック２０４のフィードバック信号２０５と比較する。ＰＦＤブロック２０２は、基準クロック信号２０１の位相および周波数とより良く整合するようにフィードバック信号２０５を加速または減速するべきであるか否かを示す信号（または信号のペア）を出力するように構成される。このように、ＰＦＤブロック２０２はＰＦＤブロック２０２の２つの入力信号間の位相および周波数の誤差を示す信号を出力し得る。一部の実施形態において、ＣＤＲ回路がＬＴＤモードに切り替えられた際の位相のスキューやその他の歪みを最小化するために、全ての基準クロックエッジに対し、極小かつ均等な昇降（ｅｑｕａｌ ｕｐ ａｎｄ ｄｏｗｎ）電流パルスがＰＦＤブロック２０２によって生成される。

チャージポンプ／ループフィルタブロック２０６は、出力信号またはＰＦＤブロック２０２の信号を統合し、ループフィルタ内のループ制御ノードから適切な量の電荷を付加または除去する。このことが、次にＶＣＯブロック２０８内のＶＣＯを減速または加速する。その効果は、ＶＣＯブロック２０８の出力信号を、位相および周波数の点で基準クロック信号２０１とより良く整合させるということである。一部の実施形態において、チャージポンプ／ループフィルタブロック２０６は、ＣＤＲがＬＴＤモードにある場合にチャージポンプが均等な昇降電流をループフィルタへ提供し得るように、別の電源からのチャージポンプ電源を調節するための、調節器（たとえば１．８Ｖ調節器）を含む。調節器は、電源からの任意のノイズがチャージポンプへ到達する前にフィルタリングアウトされるように電源ノイズ拒否率を改善することもできる。チャージポンプは、チャージ共有による任意の電荷損失を補償するユニティゲインオペアンプをも含み得る。このように、ＶＣＯ制御電圧への迅速な回復が達成され得、ループフィルタから付加または除去されるチャージの量を制御するのに役立つ。最後に、チャージポンプは、均等な昇降電流を広範囲の制御電圧（たとえば０．２５Ｖ〜１．４５Ｖ）にわたるように保証するようにスイッチングノードを制御するための補償ループをも含み得る。

ＶＣＯブロック２０８は、より優れたノイズ性能のために、電圧調節器を備えた２段階式で差動のリング電圧制御発振器を含み得る。一部の実施形態において、ＶＣＯは、広範囲の周波数をサポートするための２つ以上のギア（または帯域幅選択）を有する。たとえば、高速ギアおよび低速ギアが定義され得る。これらのギアはプログラム可能なＶＣＯ容量性負荷に対応し得る。たとえば、高速ギアは、より低い容量性負荷を用いることによって高周波数動作をサポートし得る。高速ギアは、より高いＶＣＯ位相ノイズを生じ得る。低速ギアは、より低いＶＣＯ位相ノイズを伴う、より高い容量性負荷を用いてより低い周波数をサポートし得る。一部の実施形態において２つのギアが使用され得るが、その他の実施形態においては任意の数のギアが定義され得る（たとえば、５つのギア−高速、中高速、中速、中低速、低速が定義され得る）。各ギアは、多種の異なるアプリケーションをサポートするように設計される。このことによって、ＣＤＲ回路が広範囲のデータ速度と互換性であることが可能になる。ＶＣＯブロック２０８は、リード（１つまたは複数）２０９上で４つのクロック信号を発生し得る。４つのクロック信号は全て同じ周波数を有するが、互いに対して位相をシフトされている。ＣＬＫ０およびＣＬＫ１８０は、偶数および奇数のデータビットをサンプリングするために使用され得、一方、ＣＬＫ９０およびＣＫＫ２７０は遷移の端を検出するために使用され得る。クロック信号は、回路がＬＴＤモードにある場合にデータを回復するために使用され得る。回復されたクロックは、ＣＤＲ回路の後に位置するデシリアライザブロックへも提供され得る。

ＶＣＯブロック２０８の出力は、フィードバックカウンター２０４によっても受信され得る。フィードバックカウンター２０４は、信号周波数を１つ以上のスケール係数で分割し得る。スケール係数はプログラム可能であり得る。たとえば、所望のスケール係数が１つ以上のプログラム可能な機能制御要素（「ＦＣＥ」）内に格納され得る。一部の実施形態において、スケール係数は同調範囲を３００ＭＨｚ以下から３．２５ＧＨｚまで拡大し得る。

図２の回路は制御された方式でリセットされ得る。たとえば、ロック状態の損失がＰＬＬにおいて検出されると、リセット信号２０３がＰＬＬをリセットし得る。リセット信号２０３は、ダイナミックに回路を再構成する間にチャージポンプ／ループフィルタブロック２０６および／またはＶＣＯブロック２０８をもリセットし得る。

図３は、ＣＤＲ回路３００の簡略ブロック図であり、図２の下部ＬＴＲフィードバックループと上部ＬＴＤフィードバックループとの両方を示す。ＰＦＤブロック３０４、チャージポンプ／ループフィルタブロック３０６、ＶＣＯブロック３０８、およびフィードバックカウンターブロック３１２に加え、回路３００は、位相検出器ブロック３０２およびロック検出ブロック３１０をも含み得る。位相検出器ブロック３０２、チャージポンプ／ループフィルタブロック３０６、およびロック検出ブロック３１０は、上部ＬＴＤフィードバックループを形成し得る。図２に示すループと同様に、この上部フィードバックループはＰＬＬのように動作し、本明細書中ではデジタル位相ロックループ（「ＤＰＬＬ」）回路と呼ばれることがある。

位相検出器ブロック３０２は、ＣＤＲデータ信号３０１およびフィードバッククロック信号３１５の出力の両方をＶＣＯブロック３０８から受信する。一部の実施形態において、位相検出器ブロック３０２はＶＣＯ３０８から２つのフィードバッククロック信号を受信し得る。これらの信号のうちの一方はＣＤＲデータ信号における立ち上がりエッジとの比較用であり、他方の信号はデータ信号における立ち下がりエッジとの比較用である。位相検出器ブロック３０２は、受信した信号の位相を比較し、チャージポンプ／ループフィルタブロック３０６への出力信号を発生する。位相検出器ブロック３０２からの出力信号は、ＣＤＲデータ信号源における位相の転移とより良く調和するためにフィードバッククロック信号３１５を加速または減速する必要があるか否かを示し得る。このように、位相検出器ブロック３０２から出力された１つまたは複数の信号は、ＣＤＲデータ信号３０１とフィードバッククロック信号３１５との間の位相誤差に比例し得る。

チャージポンプ／ループフィルタブロック３０６は、ＬＴＤモードの間は位相検出器ブロック３０２からの信号に従い得、ＬＴＲモードの間はＰＦＤブロック３０４からの信号に従い得る。チャージポンプ／ループフィルタブロック３０６は、その上下の制御信号をロック検出ブロック３１０へ出力し得る。フィードバッククロック信号３１５と基準クロック信号３０３との周波数が同じである（または何らかのプログラム可能な範囲である）場合、ロック検出ブロック３１０はロック状態をシグナリングし得る。ロック信号は、ロック検出ブロック３１０からロック信号３１４として出力され得る。ＶＣＯブロック３０８は、リード（１つまたは複数）３１６上へ回復されたクロック信号を出力し得る。

図４は、本発明の一実施形態に従った図１のＣＤＲ回路のさらになお簡略化された、より詳細な概略ブロック図である。ＣＤＲ回路４００は、数個の構成オプションを含む。これらのオプションによって、ＣＤＲ回路４００の全ての主要なブロックが新たな仕様、要件、および／またはデータ速度を満たすように再構成され得るようになる。一部の実施形態において、ＣＤＲ回路４００は、ＰＬＤ、ラインカードまたはシステムをパワーダウンすることなく、オンザフライで（ｏｎ−ｔｈｅ−ｆｌｙ）ダイナミックに再構成される。ＣＤＲ回路４００はＣＤＲ回路４００への多数の異なる入力を介する主要な構成オプションを示すが、最も厳格な仕様を満たすようにＣＤＲ回路４００の動作をカスタマイズする、その他の構成オプションが存在する。たとえば、ＣＤＲ回路４００は、多様な周波数分割器設定、チャージポンプ電流設定、ループフィルタおよび帯域幅の選択、ＶＣＯギア設定を含み得る。このことについては以下により詳細に示す。

図３の回路３００および図２の回路２００に関連して記載したように、ＣＤＲ回路４００は位相検出器ブロック４０６と、ＰＦＤブロック４０８と、チャージポンプ／ループフィルタブロック４１０と、ロック検出ブロック４１４と、ＶＣＯブロック４１２とを含み得る。一般的に、ＣＤＲ回路４００は、組み込み型のクロック信号をＣＤＲデータ信号から回復するために基準クロック信号４０３とＣＤＲデータ信号４０７とを使用する。広範囲の周波数において動作するために、ＣＤＲ回路４００は数個の構成オプションを受け得る。これらのオプションはユーザプログラム可能であり得る。たとえば、クロック選択信号４０５がクロックカウンター４０４へ入力され得る。クロックカウンター４０４は、基準クロック信号４０３を所望の係数で分割するように動作し得る。基準クロック信号を分割することによって、最大基準クロック速度で動作するというＣＤＲ回路の要件が削除される。また、クロックカウンター４０４は、ＣＤＲ回路の複数のブロックがこの分割された基準クロック源によってトレーニングされ得、この回路がマルチクリスタルおよび／または独立のチャネル動作をサポートすることが可能になる。図４には１つのクロックカウンターのみを示したが、一部の実施形態において、ＣＤＲ回路４００は２つ以上のクロックカウンター４０４およびクロック選択信号４０５のインスタンスを含み得る。たとえば、第１のクロックカウンターはオプションとして基準クロック信号４０５を２で分割し得、第１のクロックカウンターの後に位置する第２のクロックカウンターはオプションとして基準クロック信号４０５を２または４で分割し得る。このことによって、クロック選択入力信号に応じて８の合計基準クロック分割という結果になり得る。

ＣＤＲ回路は、１つ以上のフィードバッククロック分割器をも含み得る。図４の例では、ＣＤＲ回路４００はＬカウンター４１６とＭカウンター４１８とを含む。Ｌカウンター４１６はＬＴＤモードおよびＬＴＲモードの両方において使用され得るが、Ｍカウンター４１８はＬＴＲモードでのみ使用され得る。Ｌカウンター４１６はＬ分割器選択信号４１７を入力として受け取り得、Ｍカウンター４１８はＭ分割器選択信号４１９を入力として受け取り得る。一実施形態において、選択信号４１７および４１９は、１〜２５の多様な分割設定を表し得る。しかしながら、Ｌカウンター４１６およびＭカウンター４１８は、それぞれの入力を任意の所望の量で分割するように動作し得る。一部の実施形態において、Ｌカウンター４１６は、ＣＤＲ回路４００の同調範囲を３００ＭＨｚ以下から３．２５ＧＨｚまで拡大し得、ＶＣＯブロック４１２の性能を向上し得る。Ｍカウンター４１８は、ＶＣＯブロック４１２の出力信号を分割し得、信号はＰＦＤブロック４０８へのフィードバッククロックとして使用される。

表１は、Ｌカウンター４１６、Ｍカウンター４１８、基準クロックカウンター４０４に対する一部の例示的な設定と、また同様にＶＣＯおよび基準クロックの周波数とを示す。表１の設定は、一部の共通の通信プロトコルおよび規格をサポートするためにＣＤＲ回路の一実施形態によって利用するための例示的な設定にすぎない。表１の規格は網羅的なものでなく、その他の規格がサポートされる。実際の設定は、たとえば、使用される基準クロック分割器の数、ループフィルタおよびＶＣＯの帯域幅選択、正確なＣＤＲインプリメンテーション、ならびに所望のアプリケーションに応じて変動し得る。

上記の設定に加え、チャージポンプ／ループフィルタ４１０は、ループフィルタ設定４１１を入力として受信し得る。ループフィルタ設定４１１は、ループフィルタ内のプログラム可能な容量性負荷と抵抗設定とを調節するために使用され得る。一部の実施形態において、ループフィルタ設定４１１は、４ビット設定である。２ビットがループフィルタ抵抗器設定をプログラミングするために使用され得、２ビットがループフィルタ容量性負荷をプログラミングするために使用され得る。フィードバックループの帯域幅を改善するために、多様なその他のチャージポンプ電流設定およびループフィルタ設定が使用され得る。たとえば、ＶＣＯ出力負荷を変動させるためには、先に述べたように高速ギアおよび低速ギアが定義され得る。これらのギアはプログラム可能なＶＣＯ容量性負荷に対応し得る。高速ギアはより低い容量性負荷を用いることによって高周波数動作をサポートし得る。高速ギアは、より高いＶＣＯ位相ノイズを結果として生じ得る。低速ギアは、より低いＶＣＯ位相ノイズを伴い、より高い容量性負荷を用いたより低い周波数をサポートし得る。２つ以上のＶＣＯギアを用いることによって、回路４００は広範囲のＣＤＲデータ速度をサポートし得る。

非常に高いデータ速度（たとえば最大３．２５ＧＨｚ）を用いる高性能のために、ほぼ全ての主要なＣＤＲブロックにおいてダイナミックなフリップフロップ回路が使用されている。これらのフリップフロップ回路は、閾値以下の漏れ量に影響され得るため、低速のデータ速度においてＣＤＲの失敗を防ぐために、スマートなキーパー（ｋｅｅｐｅｒ）とフリップフロップデイジーチェーンアーキテクチャとが用いられる。ＣＤＲ回路が非常に低速のデータ速度で動作している場合、漏れは機能上の欠陥につながり得る。また、制御信号ノイズに対処するため、広範囲にわたって調節器が電源ノイズ率を改善するのに使用される。また、電力消費を低減するためにインアクティブである場合、全てのＣＤＲブロックはパワーダウンされ得る。さらに電力消費を低減するために、より伝統的なＬＣタンクスタイルのＶＣＯとは対照的に、ＶＣＯは差動リング発振器として慎重に設計され得る。

ロック制御装置ブロック４０２は、ＣＤＲ回路４００をＬＴＤモードとＬＴＲモードとの間で切り替えるために用いられる信号を生成し得る。一度ＬＴＤモードになると、ＣＤＲ回路４００はＣＤＲデータ入力信号からシリアルデータを回復し始め得る。ロック制御装置ブロック４０２の動作は、ロック検出ブロック４１４の出力によって制御され得る。ロック制御装置ブロック４０２は、トレーニングフィードバッククロックと基準クロックとの間のＰＰＭ周波数差を比較し得る。これらの２つのクロック間の差が何らかのユーザプログラム可能な閾値以下であり、ＰＰＭ周波数ロック入力が設定されている場合、ロック制御装置ブロック４０２は、チャージポンプ／ループフィルタブロック４１０へ周波数ロック信号を出力し得る。この信号は、チャージポンプ／ループフィルタブロック４１０に位相検出器ブロック４０６またはＰＦＤブロック４０８のうちの一方に従わせ得る。このことによって、ＣＤＲ回路４００はＬＴＲモードとＬＴＤモードとの間で効果的に切り替わるようになる。図４に示すロック制御装置４０２はＣＤＲ回路４００と一体化されているが、ロック制御装置４０２は一体化された別個のデバイスまたは回路の上に完全にまたは部分的に存在し得る。

回復されたデータは、シリアルループバックブロック４２０へ入力され得る。このブロックは、高速マルチプレクサーを含み得る。高速マルチプレクサーは、回復されたデータおよびクロックを位相検出器ブロック４０６から受け取り、回復されたデータを転送バッファへルーティングする。ループバックブロック４２０のデータ出力は、次いで、シリアルデータを別のデバイスへリルーティングまたはリブロードキャスティングするために所望に応じて用いられ得る。

図５は、データ処理システムにおける、本発明の実施形態に従ったプログラム可能な論理リソース５０２、マルチチップモジュール５０４、またはその他のデバイス（たとえばＡＳＳＰ、ＡＳＩＣ、フルカスタムチップ（ｆｕｌｌ−ｃｕｓｔｏｍ ｃｈｉｐ）、専用チップ）を示す。データ処理システム５００は、以下の構成要素：プロセッサ５０６、メモリ５０８、Ｉ／Ｏ回路５１０、周辺デバイス５１２のうちの１つ以上を含み得る。これらの構成要素は、システムバスまたはその他の相互接続５２０によって互いに結合されており、エンドユーザシステム５４０に含まれる回路基板５３０上に配置されている。たとえば、相互接続５２０は、標準的なＰＣＩ、ＰＣＩ−Ｘ、またはＰＣＩ Ｅｘｐｒｅｓｓの相互接続技術を含み得る。

図６は、本発明のＣＤＲ回路をダイナミックに再構成するための例示的なプロセス６００を示す。ダイナミックな再構成によって、ＰＬＤ、ラインカードまたはシステムをパワーダウンすることなく、新たな規格、プロトコル、またはデータ速度を回路がサポートすることが可能となる。オンザフライのダイナミックな再構成は、多くの状況、特に他のチャネルが動作可能なままで１つのチャネルをリプログラミングする必要がある場合において有用であり得る。本明細書中に示す全てのＣＤＲ設定は、必要に応じて同時にまたは個別に更新され得る。

例示的な方法６００における第１のステップは、ＰＬＤを作動させ、デフォルトＣＤＲ ＲＡＭ設定をロードすることである。これはステップ６０２で起こる。決定ブロック６０４において、回路は動作準備完了状態であるか否かを決定し得る。一度ＣＤＲ回路が動作準備完了状態になると、ステップ６０６において、ロードされたデフォルトＲＡＭ設定に基づく通常のＣＤＲ動作が開始し得る。決定ブロック６０８において、回路は、ＣＤＲが再構成される必要があるか否かを決定し得る。再構成が所望されている場合、位相検出器およびＰＦＤリセット信号がアサートされ得、それによって、制御された方式でこれらの２つのブロックをリセットする。ＣＤＲデータパスもまた、ステップ６１０において無効化され得る。ステップ６１２において、ＣＤＲ設定はリプログラミングされる。一実施形態において、ＣＤＲ回路によってアクセス可能なＣＤＲ構成レジスタバンクをプログラミングするために、ＭＤＩＯ（Ｍａｎａｇｅｍｅｎｔ Ｄａｔａ Ｉ／Ｏ）インタフェースが使用され得る。新たな設定がプログラミングされた後、ステップ６１４において、ステップ６１０でアサートされたリセット信号が解除され、データパスが有効化され得る。最後に、ＣＤＲロック検出信号がハイになると、ＣＤＲデータはステップ６１６において正しく回復されている。また、再構成は必要に応じてオンザフライで実行され得る。

実用において、プロセス６００に示す１つ以上のステップは、その他のステップと組み合わせられ得、任意の適切な順序で実行され得、並行して実行され得（たとえば同時に、または実質的に同時に）、あるいは削除され得る。たとえば、決定ブロック６０８におけるＣＤＲ回路再構成の決定は、ステップ６０６におけるデフォルト設定に基づく、通常の動作の前になされ得る。

上記は本発明の原則の例示説明にすぎず、本発明の範囲および精神から逸脱することなく多様な修正が当業者によってなされ得るということが理解されよう。たとえば、本明細書中に示したＣＤＲ構成のオプションは例示にすぎない。広範囲のＣＤＲアプリケーションをサポートするのに同等に適切であり得る、またはより適切であり得る、その他の構成オプションが存在する。

以上に示した本発明の実施形態は、限定を目的とするのではなく例示を目的として提示されており、本発明は添付の特許請求の範囲によってのみ限定される。

以上のように、本発明の好ましい実施形態を用いて本発明を例示してきたが、本発明は、この実施形態に限定して解釈されるべきものではない。本発明は、特許請求の範囲によってのみその範囲が解釈されるべきであることが理解される。当業者は、本発明の具体的な好ましい実施形態の記載から、本発明の記載および技術常識に基づいて等価な範囲を実施することができることが理解される。本明細書において引用した特許、特許出願および文献は、その内容自体が具体的に本明細書に記載されているのと同様にその内容が本明細書に対する参考として援用されるべきであることが理解される。

広範囲およびダイナミックにリプログラミング可能なＣＤＲアークテクチャは、広範囲の動作周波数でシリアル入力データから埋め込まれたクロック信号を回復する。広範囲のデータレートをサポートするために、ＣＤＲアーキテクチャは、複数の動作パラメータを含む。これらのパラメータは、様々な先行／後行の分割器設定、チャージポンプ電流、ループフィルタおよび帯域幅選択、および、ＶＣＯギアを含む。パラメータは、回路またはＰＬＤのパワーダウンなしに、ダイナミックにリプログラミングされ得る。これは、ＣＤＲ回路が、様々な規格とプロトコルとの間を迅速に切り替えることを可能にする。

図１は、本発明に従った例示的なＣＤＲ回路の簡略ブロック図である。 図２は、本発明に従って図１に示す回路の、代表部分の例示的な実施形態の簡略化された概略ブロック図である。 図３は、本発明に従って図１に示す回路の、代表部分の例示的な実施形態のさらになお簡略化された、より詳細な概略ブロック図である。 図４は、本発明に従って図１に示すＣＤＲ回路の例示的な実施形態の、さらになお簡略化された、より詳細な概略ブロック図である。 図５は、本発明に従ったプログラム可能な論理リソース、マルチチップモジュール、またはその他の適切なデバイスを採用した例示的なシステムの、簡略化された概略ブロック図である。 図６は、本発明の一実施形態に従った図４のＣＤＲ回路をダイナミックに再構成するための例示的なプロセスである。

符号の説明

１００ ＣＤＲシグナリング装置
１１０ ＣＤＲ信号源
１１１ ＣＤＲデータ信号
１１２ ＣＤＲデータ信号源
１１３ 基準クロック信号
１１４ 基準クロック信号源
１１６ ＣＤＲコア回路
１１８ デシリアライザ

Claims (31)

1. ＣＤＲ信号を受信し、処理するための広範囲ＣＤＲ回路であって、該回路は、
   ＣＤＲデータ信号を受信する手段と、
   基準クロック信号を受信する手段と、
   第１のユーザプログラム可能値によって該基準クロック信号を分割する手段と、
   第２のユーザプログラム可能値によってフィードバッククロックを分割する手段と、
   該基準クロックを該フィードバッククロックと比較する手段と、
   該ＣＤＲデータ信号から回復されるクロック信号を出力する手段と
   を備える、回路。
2. 前記分割された基準クロックを前記フィードバッククロックと比較する手段をリセットする手段をさらに備える、請求項１に記載の回路。
3. 前記第１のユーザプログラム可能値および前記第２のユーザプログラム可能値をダイナミックにリプログラミングする手段をさらに備える、請求項１に記載の回路。
4. 前記第１のユーザプログラム可能値および前記第２のユーザプログラム可能値をダイナミックにリプログラミングする前記手段は、前記回路が、該回路のパワーダウンなしにリプログラミングされることを可能にする、請求項３に記載の回路。
5. 前記基準クロックが、前記ＣＤＲデータ信号との所定の関係を有する、請求項１に記載の回路。
6. 前記所定の関係が、スケール係数を含む、請求項５に記載の回路。
7. 前記ＣＤＲデータ信号を受信する手段が、少なくとも１つの動作パラメータに対してプログラム可能である、請求項１に記載の回路。
8. ＣＤＲ信号を受信し、処理するための広範囲ＣＤＲ回路であって、該回路は、
   ＣＤＲデータ信号を受信するように構成される第１の入力回路と、
   第１のユーザプログラム可能値によって基準クロック信号を分割するように構成される第１のクロックカウンタ回路と、
   該基準クロック信号およびフィードバッククロック信号を受信し、該基準クロック信号を該フィードバッククロック信号と比較する、ように構成される第２の入力回路と、
   第２のユーザプログラム可能値によって該フィードバッククロックを分割するように構成される第２のクロックカウンタ回路と、
   該受信されたＣＤＲ信号から回復されたクロック信号を出力するように構成された出力回路と
   を備える、回路。
9. 前記第１の入力回路および前記第２の入力回路のうちの少なくとも１つをリセットするためのリセット信号をさらに備える、請求項８に記載の回路。
10. 前記第１の入力回路が、位相ロックループ回路を備える、請求項８に記載の回路。
11. 前記位相ロックループ回路が、位相検出回路を備える、請求項１０に記載の回路。
12. 前記第１のユーザプログラム可能値および前記第２のユーザプログラム可能値をダイナミックにリプログラミングするためのＩ／Ｏインターフェースをさらに備える、請求項８に記載の回路。
13. 前記Ｉ／Ｏインターフェースは、前記回路が、該回路のパワーダウンなしにリプログラミングされることを可能にする、請求項１２に記載の回路。
14. 前記第２の入力回路が、位相ロックループ回路を備える、請求項８に記載の回路。
15. 前記位相ロックループ回路が、位相周波数検出回路を備える、請求項１４に記載の回路。
16. 前記基準クロックが、前記ＣＤＲデータ信号と所定の関係を有する、請求項８に記載の回路。
17. 前記所定の関係が、スケール係数を含む、請求項８に記載の回路。
18. 広範囲ＣＤＲ回路をダイナミックに再構成するための方法であって、該方法は、
    メモリからの少なくとも１つのデフォルトＣＤＲ動作パラメータを受信することと、
    第１の入力インターフェースにおいてＣＤＲデータ信号を、第２の入力インターフェースにおいて基準クロック信号を、受信することと、
    少なくとも１つのユーザ規定ＣＤＲ動作パラメータを受信することと、
    該少なくとも１つのユーザ規定ＣＤＲ動作パラメータの受信に応答して、該第１の入力インターフェースおよび該第２の入力インターフェースのうちの少なくとも１つをリセットすることと、
    該ＣＤＲ回路のパワーダウンなしに、該少なくとも１つのユーザ規定ＣＤＲ動作パラメータに一部少なくとも基づいて、該ＣＤＲ回路を再構成することと
    を包含する、方法。
19. 前記少なくとも１つのユーザ規定ＣＤＲ動作パラメータは、前記ＣＤＲ回路が、ＰＣＩ−Ｅ、ＣＥＩ、ＧＩＧＥ、ＸＵＡＩ、ＳＯＮＥＴ ＯＣ−４８、およびＳＯＮＥＴ ＯＣ−１２より構成される群から選択される少なくとも１つの通信規格をサポートすることを可能にする、請求項１８に記載の方法。
20. 前記少なくとも１つのユーザ規定ＣＤＲ動作パラメータが、Ｉ／Ｏインターフェースを介して受信される、請求項１８に記載の方法。
21. 前記Ｉ／Ｏインターフェースが、ＭＤＩＯインターフェースを備える、請求項２０に記載の方法。
22. ダイナミックに構成可能な広範囲ＣＤＲ回路であって、該回路は、
    少なくとも１つのデフォルトＣＤＲ動作パラメータを記憶するメモリと、
    ＣＤＲデータ信号を受信するように構成される第１の入力回路と、
    基準クロック信号を受信するように構成される第２の入力回路と、
    少なくとも１つのユーザ規定ＣＤＲ動作パラメータを受信し、該少なくとも１つのユーザ規定ＣＤＲ動作パラメータを用いて、該少なくとも１つのデフォルトＣＤＲ動作パラメータをリプログラミングする、ように構成されるＩ／Ｏインターフェースと、
    該第１の入力回路および該第２の入力回路のうちの少なくとも１つをリセットするように構成されるリセット回路と
    を備える、ＣＤＲ回路。
23. 前記第１の入力回路が、位相ロックループ回路を備える、請求項２２に記載のＣＤＲ回路。
24. 前記位相ロックループ回路が、位相検出回路を備える、請求項２３に記載のＣＤＲ回路。
25. 前記第２の入力回路が、位相ロックループ回路を備える、請求項２２に記載のＣＤＲ回路。
26. 前記位相ロックループ回路が、位相周波数検出回路を備える、請求項２５に記載のＣＤＲ回路。
27. 前記Ｉ／Ｏインターフェースが、ＭＤＩＯインターフェースを備える、請求項２２に記載のＣＤＲ回路。
28. 前記少なくとも１つのユーザ規定ＣＤＲ動作パラメータは、前記ＣＤＲ回路が、ＰＣＩ−Ｅ、ＣＥＩ、ＧＩＧＥ、ＸＵＡＩ、ＳＯＮＥＴ ＯＣ−４８、およびＳＯＮＥＴ ＯＣ−１２より構成される群から選択される少なくとも１つの通信規格をサポートすることを可能にする、請求項２２に記載のＣＤＲ回路。
29. 前記少なくとも１つのデフォルトＣＤＲ動作パラメータが、ユーザプログラム可能である、請求項２２に記載のＣＤＲ回路。
30. 前記Ｉ／Ｏインターフェースが、前記ＣＤＲ回路のパワーダウンなしに、前記少なくとも１つのユーザ規定ＣＤＲ動作パラメータを用いて、前記少なくとも１つのデフォルトＣＤＲ動作パラメータをリプログラミングするように構成される、請求項２２に記載のＣＤＲ回路。
31. 前記Ｉ／Ｏインターフェースが、前記少なくとも１つのデフォルトＣＤＲ動作パラメータをリプログラミングする一方、前記リセット回路は、前記第１の入力回路および前記第２の入力回路のうちの少なくとも１つをリセットするように構成される、請求項２２に記載のＣＤＲ回路。

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