JP2007042936A - Group iii-v compound semiconductor epitaxial wafer - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a group III-V compound semiconductor epitaxial wafer which is capable of improving a device in insulation properties by improving a buffer layer and reducing a leakage current when the device is in operation. <P>SOLUTION: A buffer layer 11, a channel layer 14, spacer layers 13, and 15, carrier supply layers 12 and 16, and a contact layer 18, are epitaxially grown on a semi-insulating compound semiconductor substrate 10 for the formation of a group III-V compound semiconductor. A p-layer 22 and an n-layer 23 are formed in the buffer layer 11, using an n-GaAs layer, a p-GaAs layer, or an n-Al<SB>x</SB>Ga<SB>(1-x)</SB>As layer, a p-Al<SB>x</SB>Ga<SB>(1-x)</SB>As layer which have each a carrier concentration of ≤1E 17 cm<SP>-3</SP>. <P>COPYRIGHT: (C)2007,JPO&INPIT

Description

本発明は、FET(Field Effect Transistor)やHEMT(High Electron Mobility Transistor)などの電子デバイスに用いられるIII −V族化合物半導体結晶において、有機金属気相成長法、分子線エピタキシー法、液相エピタキシー法、液相エピタキシャル成長法などのエピタキシャル成長法によって形成したIII −V族化合物半導体エピタキシャルウェハに関するものである。   The present invention relates to a metal-organic vapor phase epitaxy method, a molecular beam epitaxy method, a liquid phase epitaxy method in a III-V group compound semiconductor crystal used in an electronic device such as a field effect transistor (FET) or a high electron mobility transistor (HEMT). The present invention relates to a group III-V compound semiconductor epitaxial wafer formed by an epitaxial growth method such as a liquid phase epitaxial growth method.

GaAs(ガリウム砒素)やInGaAs(インジュウムガリウム砒素)などの化合物半導体は、Si(シリコン)半導体に比べて、電子移動度が高いという特長がある。この特長をいかして、GaAsやInGaAsは高速動作や高効率動作を要求されるデバイスに多く用いられている。   Compound semiconductors such as GaAs (gallium arsenide) and InGaAs (indium gallium arsenide) have a feature of higher electron mobility than Si (silicon) semiconductors. Taking advantage of this feature, GaAs and InGaAs are often used in devices that require high-speed operation and high-efficiency operation.

代表例として、HEMTが挙げられ、携帯電話の送信用マイクロ波増幅器や衛星放送用受信アンテナの高周波増幅器に用いられている。   A typical example is HEMT, which is used for a microwave amplifier for transmitting a mobile phone and a high-frequency amplifier for a receiving antenna for satellite broadcasting.

HEMT用エピタキシャルウェハ(以下HEMT用エピと略す)の概略構造を図3に示す。   A schematic structure of an HEMT epitaxial wafer (hereinafter abbreviated as HEMT epi) is shown in FIG.

HEMT用エピは、半絶縁性基板30上に、バッファ層31、キャリア供給層32、スペーサ層33、チャネル層34、スペーサ層35、キャリア供給層36及びコンタクト層37を順次エピタキシャル成長して形成される。   The HEMT epi is formed on the semi-insulating substrate 30 by sequentially epitaxially growing a buffer layer 31, a carrier supply layer 32, a spacer layer 33, a channel layer 34, a spacer layer 35, a carrier supply layer 36, and a contact layer 37. .

基板30は単結晶成長するための下地である。バッファ層31は、基板30表面の残留不純物によるデバイス特性劣化を防ぐ働きや、チャネル層34からのリーク電流を防ぐ働きがある。チャネル層34は自由電子が流れる層であり、高純度である必要がある。スペーサ層33,35は、チャネル層34の自由電子がキャリア供給層32,36のn型不純物によってイオン拡散されるのを抑止する働きがある。キャリア供給層32,36はn型不純物がドーピングされており、発生した自由電子をチャネル層34へ供給する。コンタクト層37は電極を形成するための層である。   The substrate 30 is a base for single crystal growth. The buffer layer 31 has a function of preventing deterioration of device characteristics due to residual impurities on the surface of the substrate 30 and a function of preventing leakage current from the channel layer 34. The channel layer 34 is a layer through which free electrons flow, and needs to be highly pure. The spacer layers 33 and 35 function to prevent the free electrons in the channel layer 34 from being ion-diffused by the n-type impurities in the carrier supply layers 32 and 36. The carrier supply layers 32 and 36 are doped with n-type impurities, and supply the generated free electrons to the channel layer 34. The contact layer 37 is a layer for forming an electrode.

図3に示したHEMT用エピの成長方法を以下に述べる。   A method for growing the HEMT epi shown in FIG. 3 will be described below.

エピタキシャル層を成長させる半絶縁性基板30をサセプタにセットし、成長炉内で加熱する。成長炉内に原料ガスを供給すると、原料ガスが熱により分解し、基板30上にエピタキシャル層31〜37を成長する。   A semi-insulating substrate 30 on which an epitaxial layer is grown is set on a susceptor and heated in a growth furnace. When the source gas is supplied into the growth furnace, the source gas is decomposed by heat, and epitaxial layers 31 to 37 are grown on the substrate 30.

従来ウェハではバッファ層31にはキャリア濃度が1E16cm-3以下のn型もしくはp型層どちらか片方のみを用いて、比較的絶縁性の高いエピ層を成長する。 In the conventional wafer, an epitaxial layer having a relatively high insulating property is grown on the buffer layer 31 using only one of an n-type layer and a p-type layer having a carrier concentration of 1E16 cm −3 or less.

特開平5−13329号公報JP-A-5-13329 特開平6−163601号公報JP-A-6-163601 特開平6−188189号公報JP-A-6-188189 特開平6−181174号公報JP-A-6-181174 特公平7−105552号公報Japanese Examined Patent Publication No. 7-105552

しかしながら、従来ウェハでは、バッファ層31にはキャリア濃度が1E16cm-3以下のn型もしくはp型層を用いて、そのエピ材料自体の絶縁性を上げることにより、その上に作り込むデバイスウェハと基板30の絶縁を行っていたが、それでは絶縁性は充分とはいえず、デバイス動作時にバッファ層31へ電流が漏れるリーク電流が問題になることがしばしばあった。 However, in the conventional wafer, an n-type or p-type layer having a carrier concentration of 1E16 cm −3 or less is used for the buffer layer 31 to increase the insulation property of the epi material itself, thereby forming a device wafer and a substrate formed thereon. Insulation of 30 was performed, but the insulation was not sufficient. Leakage current that leaked current to the buffer layer 31 during device operation often became a problem.

そこで、本発明の目的は、バッファ層を改良してデバイスの絶縁性を向上させ、デバイス動作時のリーク電流を低減できるIII −V族化合物半導体エピタキシャルウェハを提供することにある。   SUMMARY OF THE INVENTION An object of the present invention is to provide a III-V group compound semiconductor epitaxial wafer that can improve the insulating properties of a device by improving the buffer layer and reduce the leakage current during device operation.

上記目的を達成するために請求項1の発明は、半絶縁性化合物半導体基板上に、バッファ層、チャネル層、スペーサ層、キャリア供給層、コンタクト層をエピタキシャル成長させたIII −V族化合物半導体において、バッファ層に、キャリア濃度が1E17cm-3以下のn−GaAs、p−GaAs、もしくはn−Alx Ga(1-x) As,p−Alx Ga(1-x) Asを用いてp/n界面を形成したIII −V族化合物半導体エピタキシャルウェハである。 To achieve the above object, the invention of claim 1 is a III-V group compound semiconductor in which a buffer layer, a channel layer, a spacer layer, a carrier supply layer, and a contact layer are epitaxially grown on a semi-insulating compound semiconductor substrate. the buffer layer, the carrier concentration of 1E17 cm -3 or less of n-GaAs, p-GaAs, or n-Al x Ga (1- x) As, p-Al x Ga with (1-x) As p / n It is a III-V compound semiconductor epitaxial wafer in which an interface is formed.

請求項2の発明は、バッファ層に形成するp/n界面のp,n層の膜厚が3nm以上、繰り返し構造の回数を5回以上使用する請求項1記載のIII −V族化合物半導体エピタキシャルウェハである。   The invention according to claim 2 is the III-V group compound semiconductor epitaxial according to claim 1, wherein the thickness of the p and n layers at the p / n interface formed in the buffer layer is 3 nm or more and the number of repeated structures is 5 times or more. It is a wafer.

請求項3の発明は、V族原料として、AsH3 (アルシン)、As(CH33 (トリメチル砒素)、TBA(ターシャリーブチルアルシン)を用いる請求項1又は2記載のIII −V族化合物半導体エピタキシャルウェハである。 The invention according to claim 3, as a group V raw material, AsH 3 (arsine), As (CH 3) 3 (trimethyl arsenic), TBA III -V compound according to claim 1 or 2 used (tertiary butyl arsine) It is a semiconductor epitaxial wafer.

請求項4の発明は、III 族原料として、Al(CH33 (トリメチルアルミニウム)、Ga(CH33(トリメチルガリウム)、In(CH33(トリメチルインジウム)、Al(CH3CH23 (トリエチルアルミニウム)、Ga(CH3CH23 (トリエチルガリウム)、In(CH3CH23 (トリエチルインジウム)を用いる請求項1〜3いずれかに記載のIII −V族化合物半導体エピタキシャルウェハである。 In the invention of claim 4, the group III raw material includes Al (CH 3 ) 3 (trimethylaluminum), Ga (CH 3 ) 3 (trimethylgallium), In (CH 3 ) 3 (trimethylindium), Al (CH 3 CH 2) 3 (triethylaluminum), Ga (CH 3 CH 2) 3 (triethyl gallium), in (CH 3 CH 2 ) 3 (III -V compound according to any one of claims 1 to 3 using triethyl indium) It is a semiconductor epitaxial wafer.

請求項5の発明は、エピタキシャル成長させる際の原料の希釈用ガスとして、水素、窒素、アルゴンを用いる請求項1〜4いずれかに記載のIII −V族化合物半導体エピタキシャルウェハである。   Invention of Claim 5 is a III-V group compound semiconductor epitaxial wafer in any one of Claims 1-4 which uses hydrogen, nitrogen, and argon as a gas for dilution of the raw material at the time of making it epitaxially grow.

本発明によれば、バッファ層に超格子ウェハを用いた低濃度のp/n接合を多数作り込むことにより、バッファ層の絶縁性を上げることができる。すなわちバッファ層の絶縁性を高くするとHEMTデバイスの特性が向上する。HEMTデバイスの特性向上により、衛星放送受信用パラボラアンテナの小型化や携帯電話の低消費電力化などの効果が期待できる。   According to the present invention, the insulating property of the buffer layer can be improved by forming a number of low-concentration p / n junctions using a superlattice wafer in the buffer layer. That is, when the insulating property of the buffer layer is increased, the characteristics of the HEMT device are improved. By improving the characteristics of the HEMT device, it is possible to expect effects such as miniaturization of satellite dish receiving parabolic antennas and low power consumption of mobile phones.

以下、本発明の好適な一実施形態を添付図面に基づいて詳述する。   Hereinafter, a preferred embodiment of the present invention will be described in detail with reference to the accompanying drawings.

図1は、HEMT用エピの構造を示したものである。   FIG. 1 shows the structure of the HEMT epi.

HEMT用エピのウェハは、GaAsからなる基板10上に、バッファ層11、n−Al0.25Ga0.75Asからなるキャリア供給層12,i−Al0.40Ga0.60Asからなるスペーサ層13、i−In0.30Ga0.70Asからなるチャネル層14、i−Al0.40Ga0.60Asからなるスペーサ層15、n−Al0.25Ga0.75Asからなるキャリア供給層16、i−Al0.25Ga0.75Asからなるショットキー層17,n−GaAsからなるキャップ層(コンタクト層)18をエピタキシャル成長して形成される。 Epi wafers for HEMT includes, over a substrate 10 made of GaAs, a spacer layer 13 consisting of the buffer layer 11, n-Al 0.25 Ga 0.75 carrier supply layer 12 composed of As, i-Al 0.40 Ga 0.60 As, i-In 0.30 A channel layer 14 made of Ga 0.70 As, a spacer layer 15 made of i-Al 0.40 Ga 0.60 As, a carrier supply layer 16 made of n-Al 0.25 Ga 0.75 As, a Schottky layer 17 made of i-Al 0.25 Ga 0.75 As, The cap layer (contact layer) 18 made of n-GaAs is formed by epitaxial growth.

本発明においては、バッファ層11の絶縁性を高くするために、基板10上にi−GaAsからなる下部バッファ層21を形成し、そのバッファ層21上に、p- −Al0.25Ga0.75Asからなるp型バッファ層22とn- −Al0.25Ga0.75Asからなるn型バッファ層23とを膜厚3nm以上好ましくは5nm程度で、交互に5層以上好ましくは20層程度繰り返したウェハとし、その上部にi−Al0.25Ga0.75Asからなる上部バッファ層24を形成してバッファ層11を構成したものである。 In the present invention, in order to increase the insulating property of the buffer layer 11, a lower buffer layer 21 made of i-GaAs is formed on the substrate 10, and p −Al 0.25 Ga 0.75 As is formed on the buffer layer 21. P-type buffer layer 22 and n -- Al 0.25 Ga 0.75 As n-type buffer layer 23 having a film thickness of 3 nm or more, preferably about 5 nm, and a wafer in which 5 layers or more, preferably about 20 layers are alternately repeated, The buffer layer 11 is configured by forming an upper buffer layer 24 made of i-Al 0.25 Ga 0.75 As on the top.

このHEMT用エピのウェハ例を表1に示した。   Table 1 shows an example of this HEMT epitaxial wafer.

Figure 2007042936
Figure 2007042936

結晶成長のことをエピタキシャルという。   Crystal growth is called epitaxial.

表1中のエピタキシャル層名称のn−,p−,i−は、エピタキシャル層がそれぞれn型,p型,半絶縁性であることを表している。厚さの単位はnm(10-9m)である。キャリア濃度の単位はcm-3である。 The epitaxial layer names n-, p-, and i- in Table 1 indicate that the epitaxial layer is n-type, p-type, and semi-insulating, respectively. The unit of thickness is nm (10 -9 m). The unit of carrier concentration is cm −3 .

表1に示したHEMT用エピの成長方法を以下に述べる。   A method for growing the HEMT epi shown in Table 1 will be described below.

エピタキシャル層を成長させる半絶縁性基板10をサセプタにセットし、成長炉内で加熱する。成長炉内に原料ガスを供給すると、原料ガスが熱により分解し、基板上にエピタキシャル層を成長する。   A semi-insulating substrate 10 on which an epitaxial layer is grown is set on a susceptor and heated in a growth furnace. When the source gas is supplied into the growth furnace, the source gas is decomposed by heat, and an epitaxial layer is grown on the substrate.

ここで、原料ガスのV族原料としては、AsH3 (アルシン)、As(CH33 (トリメチル砒素)、TBA(ターシャリーブチルアルシン)を用い、III 族原料としては、Al(CH33 (トリメチルアルミニウム)、Ga(CH33(トリメチルガリウム)、In(CH33(トリメチルインジウム)、Al(CH3CH23 (トリエチルアルミニウム)、Ga(CH3CH23 (トリエチルガリウム)、In(CH3CH23 (トリエチルインジウム)を用いることができる。 Here, AsH 3 (arsine), As (CH 3 ) 3 (trimethylarsenic), and TBA (tertiary butylarsine) are used as the group V source of the source gas, and Al (CH 3 ) is used as the group III source. 3 (trimethylaluminum), Ga (CH 3) 3 (trimethylgallium), an In (CH 3) 3 (trimethyl indium), Al (CH 3 CH 2 ) 3 ( triethyl aluminum), Ga (CH 3 CH 2 ) 3 ( Triethylgallium) and In (CH 3 CH 2 ) 3 (triethylindium) can be used.

本発明では、デバイス動作時の絶縁性を上げるために、バッファ層11に1E17cm-3以下のp/n材料を交互に成長し、低いキャリア濃度によるp/n接合のバッファ層22,23を複数個バッファ層11内に挿入することで、p/n界面を用いた超格子構造を形成し、絶縁性を上げるようにしたものである。 In the present invention, a p / n material of 1E17 cm −3 or less is alternately grown on the buffer layer 11 in order to improve the insulation during device operation, and a plurality of p / n junction buffer layers 22 and 23 having a low carrier concentration are formed. By inserting it into the individual buffer layers 11, a superlattice structure using a p / n interface is formed to increase the insulation.

p/n層を形成するための原料ガスとしては、n−GaAs、p−GaAs、もしくはn−Alx Ga(1-x) As,p−Alx Ga(1-x) Asを用いることができる。 As the raw material gas for forming a p / n layer, n-GaAs, p-GaAs , or n-Al x Ga (1- x) As, be used p-Al x Ga (1- x) As it can.

また、エピタキシャル成長の際のV族、III 族の原料ガス及びp/n層を形成するための原料ガスの希釈用ガスとしては、H2 (水素)、N2 (窒素)、Ar(アルゴン)を用いる。 In addition, as a gas for diluting the source gas for forming the V and III source gases and the p / n layer during the epitaxial growth, H 2 (hydrogen), N 2 (nitrogen), Ar (argon) are used. Use.

上記ウェハで成長したHEMT用エピのリーク電流の測定結果を図2に示した。   The measurement result of the leakage current of the HEMT epi grown on the wafer is shown in FIG.

図において、実線aは、本発明のHEMT用エピを、点線bは従来構造のHEMT用エピを示している。   In the figure, the solid line a indicates the HEMT epi of the present invention, and the dotted line b indicates the conventional HEMT epi.

図2より本発明の電子移動度の方が、従来例に比べてリーク電流が少なくなっていることが解る。   From FIG. 2, it can be seen that the electron mobility of the present invention has less leakage current than the conventional example.

本発明はHEMT用エピのバッファ層に関しての製造方法であるが、HBT(ヘテロ接合バイポーラトランジスタ)等の他のデバイスウェハにも適用できる。   The present invention is a method for manufacturing a HEMT epitaxial buffer layer, but can also be applied to other device wafers such as HBT (heterojunction bipolar transistor).

本発明において、HEMT構造の一実施の形態を示す図である。In this invention, it is a figure which shows one Embodiment of a HEMT structure. 本発明と従来のHEMTのリーク電流の比較を示す図である。It is a figure which shows the comparison of the leakage current of this invention and the conventional HEMT. 従来のHEMT構造を示す図である。It is a figure which shows the conventional HEMT structure.

符号の説明Explanation of symbols

10 基板
11 バッファ層
12,16 キャリア供給層
13,15 スペーサ層
14 チャネル層
18 コンタクト層
22 p層
23 n層
10 substrate 11 buffer layer 12, 16 carrier supply layer 13, 15 spacer layer 14 channel layer 18 contact layer 22 p layer 23 n layer

Claims (5)

半絶縁性化合物半導体基板上に、バッファ層、チャネル層、スペーサ層、キャリア供給層、コンタクト層をエピタキシャル成長させたIII −V族化合物半導体において、バッファ層に、キャリア濃度が1E17cm-3以下のn−GaAs、p−GaAs、もしくはn−Alx Ga(1-x) As,p−Alx Ga(1-x) Asを用いてp/n界面を形成したことを特徴とするIII −V族化合物半導体エピタキシャルウェハ。 In a III-V group compound semiconductor in which a buffer layer, a channel layer, a spacer layer, a carrier supply layer, and a contact layer are epitaxially grown on a semi-insulating compound semiconductor substrate, the n with a carrier concentration of 1E17 cm −3 or less is formed in the buffer layer. GaAs, p-GaAs, or n-Al x Ga (1- x) as, p-Al x Ga (1-x) III -V compound, characterized in that the formation of the p / n interface with as Semiconductor epitaxial wafer. バッファ層に形成するp/n界面のp,n層の膜厚が3nm以上、繰り返し構造の回数を5回以上使用する請求項1記載のIII −V族化合物半導体エピタキシャルウェハ。   The III-V group compound semiconductor epitaxial wafer according to claim 1, wherein the thickness of the p and n layers at the p / n interface formed in the buffer layer is 3 nm or more and the number of repeated structures is 5 or more. V族原料として、AsH3 (アルシン)、As(CH33 (トリメチル砒素)、TBA(ターシャリーブチルアルシン)を用いる請求項1又は2記載のIII −V族化合物半導体エピタキシャルウェハ。 The III-V group compound semiconductor epitaxial wafer according to claim 1 or 2, wherein AsH 3 (arsine), As (CH 3 ) 3 (trimethylarsenic), or TBA (tertiary butylarsine) is used as the group V raw material. III 族原料として、Al(CH33 (トリメチルアルミニウム)、Ga(CH33(トリメチルガリウム)、In(CH33(トリメチルインジウム)、Al(CH3CH23 (トリエチルアルミニウム)、Ga(CH3CH23 (トリエチルガリウム)、In(CH3CH23 (トリエチルインジウム)を用いる請求項1〜3いずれかに記載のIII −V族化合物半導体エピタキシャルウェハ。 As group III raw materials, Al (CH 3 ) 3 (trimethylaluminum), Ga (CH 3 ) 3 (trimethylgallium), In (CH 3 ) 3 (trimethylindium), Al (CH 3 CH 2 ) 3 (triethylaluminum) A III-V compound semiconductor epitaxial wafer according to any one of claims 1 to 3 , wherein Ga (CH 3 CH 2 ) 3 (triethylgallium) or In (CH 3 CH 2 ) 3 (triethylindium) is used. エピタキシャル成長させる際の原料の希釈用ガスとして、水素、窒素、アルゴンを用いる請求項1〜4いずれかに記載のIII −V族化合物半導体エピタキシャルウェハ。
The III-V group compound semiconductor epitaxial wafer according to any one of claims 1 to 4, wherein hydrogen, nitrogen, or argon is used as a gas for diluting a raw material for epitaxial growth.
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2010137260A1 (en) * 2009-05-26 2010-12-02 住友化学株式会社 Semiconductor substrate, process for producing semiconductor substrate, and electronic device
CN107123668A (en) * 2017-04-12 2017-09-01 西安电子科技大学 A kind of InAs/AlSb HEMT epitaxial structures and preparation method thereof
CN107195548A (en) * 2017-05-22 2017-09-22 西安电子科技大学 The preparation method of InAs/AlSb HEMT and MOS HEMT devices

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2010137260A1 (en) * 2009-05-26 2010-12-02 住友化学株式会社 Semiconductor substrate, process for producing semiconductor substrate, and electronic device
CN102428555A (en) * 2009-05-26 2012-04-25 住友化学株式会社 Semiconductor substrate, process for producing semiconductor substrate, and electronic device
US8872231B2 (en) 2009-05-26 2014-10-28 Sumitomo Chemical Company, Limited Semiconductor wafer, method of producing semiconductor wafer, and electronic device
TWI508280B (en) * 2009-05-26 2015-11-11 Sumitomo Chemical Co Semiconductor substrate, method for making a semiconductor substrate, and electronic device
CN107123668A (en) * 2017-04-12 2017-09-01 西安电子科技大学 A kind of InAs/AlSb HEMT epitaxial structures and preparation method thereof
CN107195548A (en) * 2017-05-22 2017-09-22 西安电子科技大学 The preparation method of InAs/AlSb HEMT and MOS HEMT devices

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