JP2007041096A - Electrooptical device, its manufacturing method, and electronic equipment - Google Patents
Electrooptical device, its manufacturing method, and electronic equipment Download PDFInfo
- Publication number
- JP2007041096A JP2007041096A JP2005222476A JP2005222476A JP2007041096A JP 2007041096 A JP2007041096 A JP 2007041096A JP 2005222476 A JP2005222476 A JP 2005222476A JP 2005222476 A JP2005222476 A JP 2005222476A JP 2007041096 A JP2007041096 A JP 2007041096A
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- electro
- electrostatic breakdown
- optical device
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Images
Landscapes
- Liquid Crystal (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
- Thin Film Transistor (AREA)
Abstract
Description
本発明は、絶縁基板上において第１の配線と第２の配線との交差部分に対応して画素トランジスタおよび画素電極が形成された電気光学装置、その製造方法、および電子機器に関するものである。さらに詳しくは、製造中や製造後における画素トランジスタや配線の静電破壊を防止する技術に関するものである。 The present invention relates to an electro-optical device in which a pixel transistor and a pixel electrode are formed corresponding to an intersection of a first wiring and a second wiring on an insulating substrate, a manufacturing method thereof, and an electronic apparatus. More specifically, the present invention relates to a technique for preventing electrostatic breakdown of pixel transistors and wiring during and after manufacture.
ＴＦＴアクティブマトリクス駆動型の液晶装置やＥＬ（エレクトロルミネッセンス）装置などの電気光学装置において、素子基板では、ガラス基板や石英基板などの絶縁基板上に複数の第１の配線および複数の第２の配線が互いに交差する方向に形成されているとともに、第１の配線と第２の配線との各交差部分に対応する位置に、画素トランジスタとしての薄膜トランジスタ（以下、ＴＴＦＴという）および画素電極が形成されている。 In an electro-optical device such as a TFT active matrix driving type liquid crystal device or an EL (electroluminescence) device, the element substrate includes a plurality of first wirings and a plurality of second wirings on an insulating substrate such as a glass substrate or a quartz substrate. Are formed in a direction crossing each other, and a thin film transistor (hereinafter referred to as a TTFT) and a pixel electrode as a pixel transistor are formed at positions corresponding to the intersections of the first wiring and the second wiring. Yes.
このような素子基板を製造する際、高電圧の静電気が発生すると、画素ＴＦＴや配線が静電破壊される場合がある。そこで、第１の配線や第２の配線と、これらの配線と交差する方向に延びた第３の配線とをＭＯＳダイオードなどで接続した静電破壊防止対策が提案されている（例えば、特許文献１参照）。
しかしながら、上記特許文献に開示の技術において、ＭＯＳダイオードは、画素ＴＦＴと同時形成されるＴＦＴのゲートとドレインとを接続することにより構成され、このようなＭＯＳダイオードは、素子基板の製造工程の比較的、遅い段階で完成するため、それまでの間に形成したＴＦＴのゲート絶縁膜や配線を静電破壊から防止できないという問題点がある。従って、比較的早い段階で静電破壊防止のための配線や素子が完成していることが望ましいが、それには、静電破壊防止のための配線や素子を素子基板の下層側に形成することになる。その結果、電気光学装置が完成した後、その動作に支障がないように、静電破壊防止のために形成した配線や素子を除去あるいは電気的に分離することが困難になるという問題点がある。 However, in the technique disclosed in the above-mentioned patent document, the MOS diode is configured by connecting the gate and drain of the TFT formed simultaneously with the pixel TFT. Such a MOS diode is compared with the manufacturing process of the element substrate. Since it is completed at a later stage, there is a problem that the gate insulating film and wiring of the TFT formed so far cannot be prevented from electrostatic breakdown. Therefore, it is desirable that wiring and elements for preventing electrostatic breakdown are completed at a relatively early stage. For this purpose, wiring and elements for preventing electrostatic breakdown are formed on the lower layer side of the element substrate. become. As a result, after the electro-optical device is completed, it is difficult to remove or electrically separate wirings and elements formed for preventing electrostatic breakdown so that the operation is not hindered. .
以上の問題点に鑑みて、本発明の課題は、製造工程の早い段階から静電破壊を確実に防止可能な電気光学装置、その製造方法、および電子機器を提供することにある。 In view of the above problems, an object of the present invention is to provide an electro-optical device that can reliably prevent electrostatic breakdown from an early stage of the manufacturing process, a manufacturing method thereof, and an electronic apparatus.
上記課題を解決するために、本発明では、絶縁基板上に複数の第１の配線および複数の第２の配線が互いに交差する方向に形成されているとともに、前記第１の配線と前記第２の配線との各交差部分に対応する位置に画素トランジスタおよび画素電極が形成された電気光学装置において、前記絶縁基板上には、前記第１の配線および前記第２の配線のうちの少なくとも一方と平面的に重なって延びた静電破壊防止用配線が形成され、当該静電破壊防止用配線は、前記ＴＦＴの能動層を構成する半導体膜と同一材料からなることを特徴とする。 In order to solve the above problems, in the present invention, a plurality of first wirings and a plurality of second wirings are formed in an intersecting direction on an insulating substrate, and the first wiring and the second wiring are formed. In an electro-optical device in which a pixel transistor and a pixel electrode are formed at positions corresponding to respective intersections with the first wiring, at least one of the first wiring and the second wiring is formed on the insulating substrate. An electrostatic breakdown prevention wiring extending in a planar manner is formed, and the electrostatic breakdown prevention wiring is made of the same material as the semiconductor film constituting the active layer of the TFT.
本発明では、絶縁基板上で互いに交差する方向に延びた第１の配線および第２の配線のうちの一方と平面的に重なって延びる静電破壊防止用配線が形成されているため、この静電破壊防止用配線が形成された以降であれば、例えば、第２の配線が形成される前の段階でも、静電破壊を防止することができる。また、静電破壊防止用配線は、画素トランジスタの能動層を構成する半導体膜と同一材料からなるため、比較的、早い段階で形成されるので、製造工程の比較的早い段階から静電破壊を防止できる。さらに、静電破壊防止用配線は、ＴＦＴの能動層を構成する半導体膜と同一材料からなるため、静電破壊を防止できるだけの導電性は備えているが、そのシート抵抗はかなり高いので、静電破壊防止用配線を絶縁基板上に残したまま電気光学装置を完成させても、電気光学装置の動作に支障を及ぼすことはない。 In the present invention, since the electrostatic breakdown preventing wiring extending in a plane overlapped with one of the first wiring and the second wiring extending in the direction crossing each other on the insulating substrate is formed, this static electricity is formed. After the formation of the electric breakdown prevention wiring, for example, electrostatic breakdown can be prevented even before the second wiring is formed. In addition, since the electrostatic breakdown prevention wiring is made of the same material as the semiconductor film constituting the active layer of the pixel transistor, it is formed at a relatively early stage. Can be prevented. Furthermore, since the electrostatic breakdown prevention wiring is made of the same material as the semiconductor film constituting the active layer of the TFT, it has sufficient conductivity to prevent electrostatic breakdown, but its sheet resistance is quite high. Even if the electro-optical device is completed with the electric breakdown preventing wiring left on the insulating substrate, the operation of the electro-optical device is not hindered.
本発明において、前記静電破壊防止用配線は、前記第１の配線および前記第２の配線の双方に対して平面的に重なって延びていることが好ましい。このように構成すると、画素は、四方が静電破壊防止用配線によって囲まれた構造になるため、静電気から画素内に形成される配線やゲート絶縁膜を確実に防止することができる。 In the present invention, it is preferable that the electrostatic breakdown preventing wiring extends in a planar manner with respect to both the first wiring and the second wiring. With this configuration, the pixel has a structure in which the four sides are surrounded by the wiring for preventing electrostatic breakdown. Therefore, the wiring and the gate insulating film formed in the pixel can be surely prevented from static electricity.
本発明は、液晶装置や有機ＥＬ装置などの電気光学装置に適用できる。これらの電気光学装置のち、液晶装置に本発明に適用した場合、前記絶縁基板は、当該絶縁基板に対向配置された対向基板との間に液晶を保持する素子基板として用いられる。 The present invention can be applied to electro-optical devices such as liquid crystal devices and organic EL devices. Of these electro-optical devices, when the present invention is applied to a liquid crystal device, the insulating substrate is used as an element substrate that holds liquid crystal between the insulating substrate and a counter substrate disposed opposite to the insulating substrate.
本発明において、液晶装置の素子基板には、データ線と交差する方向には、走査線が形成されている。また、データ線と交差する方向に容量線が形成される場合もある。従って、本発明では、走査線および容量線のうちの一方を第１の配線とみなし、データ線を第２の配線とみなすことができる。ここで、走査線を第１の配線とみなした場合、前記第１の配線は、前記画素トランジスタのゲートに接続する走査線であり、前記第２の配線は、前記画素トランジスタのソース領域に接続するデータ線である。 In the present invention, scanning lines are formed on the element substrate of the liquid crystal device in a direction intersecting with the data lines. In some cases, a capacitor line is formed in a direction intersecting with the data line. Therefore, in the present invention, one of the scanning line and the capacitor line can be regarded as the first wiring, and the data line can be regarded as the second wiring. Here, when the scanning line is regarded as a first wiring, the first wiring is a scanning line connected to the gate of the pixel transistor, and the second wiring is connected to a source region of the pixel transistor. This is a data line.
本発明において、前記素子基板上には、前記第１の配線および前記第２の配線のうちの少なくとも一方の配線と交差する方向に延び、かつ、当該配線と双方向性のダイオード素子を介して電気的に接続された第３の配線が形成されていることが好ましい。 In the present invention, on the element substrate, it extends in a direction intersecting with at least one of the first wiring and the second wiring, and via the wiring and a bidirectional diode element. It is preferable that a third wiring which is electrically connected is formed.
本発明において、前記第１の配線および前記第２の配線には、少なくとも一方の端部が前記絶縁基板の基板縁まで延びた配線が含まれていることが好ましい。このように構成すると、素子基板などとして切り出される領域の外側にガードリングを形成し、このガードリングに対して第１の配線あるいは第２の配線を直接、あるいはダイオード素子を介して接続して、素子基板を切り出すまで、ガードリングによっても静電破壊を防止してもよい。 In the present invention, it is preferable that the first wiring and the second wiring include a wiring having at least one end extending to a substrate edge of the insulating substrate. If comprised in this way, a guard ring is formed in the outside of the field cut out as an element substrate etc., and the 1st wiring or the 2nd wiring is connected to this guard ring directly or via a diode element, Until the element substrate is cut out, electrostatic breakdown may be prevented by a guard ring.
また、本発明では、絶縁基板上に複数の第１の配線および複数の第２の配線が互いに交差する方向に形成されているとともに、前記第１の配線と前記第２の配線との各交差部分に対応する位置に画素トランジスタおよび画素電極が形成された電気光学装置の製造方法において、前記絶縁基板上にゲート絶縁膜を形成するゲート絶縁膜形成工程と、前記ゲート絶縁膜の上層に半導体膜を形成する半導体膜形成工程と、前記半導体膜をパターニングして前記ＴＦＴの能動層を形成するパターニング工程とを有し、当該パターニング工程では、前記第１の配線および前記第２の配線のうちの少なくとも一方と平面的に重なって延びる領域に前記半導体膜を残して静電破壊防止用配線を形成することを特徴とする。 In the present invention, the plurality of first wirings and the plurality of second wirings are formed on the insulating substrate in directions intersecting each other, and each intersection of the first wiring and the second wiring is performed. In a method of manufacturing an electro-optical device in which a pixel transistor and a pixel electrode are formed at a position corresponding to a portion, a gate insulating film forming step of forming a gate insulating film on the insulating substrate, and a semiconductor film on the gate insulating film And a patterning step of patterning the semiconductor film to form an active layer of the TFT. In the patterning step, the first wiring and the second wiring An electrostatic breakdown preventing wiring is formed by leaving the semiconductor film in a region extending to overlap with at least one of the two layers.
本発明では、絶縁基板上で互いに交差する方向に延びた第１の配線および第２の配線のうちの一方と平面的に重なって延びる静電破壊防止用配線が形成されるため、この静電破壊防止用配線が形成された以降であれば、例えば、第２の配線が形成される前の段階でも、静電破壊を防止することができる。また、静電破壊防止用配線は、画素トランジスタの能動層を構成する半導体膜と同一材料からなるため、比較的、早い段階で形成されるので、製造工程の比較的早い段階から静電破壊を防止できる。さらに、静電破壊防止用配線は、ＴＦＴの能動層を構成する半導体膜と同一材料からなるため、静電破壊を防止できるだけの導電性は備えているが、そのシート抵抗はかなり高いので、静電破壊防止用配線を絶縁基板上に残したまま電気光学装置を完成させても、電気光学装置の動作に支障を及ぼすことはない。さらにまた、パターニング工程では、半導体膜をパターニングして画素トランジスタの能動層を形成する際、静電破壊防止用配線を同時形成するため、工程数が増大しない。 In the present invention, since the electrostatic breakdown preventing wiring extending in a plane overlapped with one of the first wiring and the second wiring extending in the direction intersecting each other on the insulating substrate is formed, this electrostatic After the breakdown preventing wiring is formed, for example, electrostatic breakdown can be prevented even before the second wiring is formed. In addition, since the electrostatic breakdown prevention wiring is made of the same material as the semiconductor film constituting the active layer of the pixel transistor, it is formed at a relatively early stage. Can be prevented. Furthermore, since the electrostatic breakdown prevention wiring is made of the same material as the semiconductor film constituting the active layer of the TFT, it has sufficient conductivity to prevent electrostatic breakdown, but its sheet resistance is quite high. Even if the electro-optical device is completed with the electric breakdown preventing wiring left on the insulating substrate, the operation of the electro-optical device is not hindered. Furthermore, in the patterning process, when the active layer of the pixel transistor is formed by patterning the semiconductor film, the number of processes is not increased because the electrostatic breakdown preventing wiring is simultaneously formed.
本発明において、前記パターニング工程では、前記半導体膜と前記ゲート絶縁膜とを同一パターンにパターニングすることが好ましい。 In the present invention, in the patterning step, the semiconductor film and the gate insulating film are preferably patterned in the same pattern.
以下、図面を参照して、本発明の実施の形態を説明する。なお、以下の説明に用いた各図では、各層や各部材を図面上で認識可能な程度の大きさとするため、各層や各部材毎に縮尺を相違させてある。 Embodiments of the present invention will be described below with reference to the drawings. In the drawings used for the following description, the scales are different for each layer and each member in order to make each layer and each member large enough to be recognized on the drawing.
［実施の形態１］
（電気光学装置の全体構成）
図１（Ａ）、（Ｂ）はそれぞれ、電気光学装置をその上に形成された各構成要素と共に対向基板の側から見た平面図、およびそのＨ−Ｈ′断面図である。
[Embodiment 1]
(Overall configuration of electro-optical device)
FIGS. 1A and 1B are a plan view of the electro-optical device as viewed from the side of the counter substrate together with the components formed thereon, and a cross-sectional view thereof taken along line HH ′.
図１において、本形態の電気光学装置１は、アクティブマトリクス型の液晶装置であり、シール材２４を介して素子基板１０と対向基板２０とが貼り合わされ、その間に液晶３０が保持されている。シール材２４が対向基板２０の縁に沿うように形成されている。素子基板１０において、シール材２４の外側に位置する端部領域には、データ線駆動用ＩＣ１ｃ、および走査線駆動用ＩＣ１ｂが実装されているとともに、基板辺に沿って実装端子１ｄが形成されている。対向基板２０のコーナー部の少なくとも１箇所には、素子基板１０と対向基板２０との間で電気的導通をとるための上下導通材１ｅが形成され、この上下導通材１ｅによって、素子基板１０に形成されている上下導通用電極１２と対向基板２０に形成されている対向電極２３が電気的に接続している。シール材２４は、素子基板１０と対向基板２０とをそれらの周辺で貼り合わせるための光硬化樹脂や熱硬化性樹脂などからなる接着剤であり、両基板間の距離を所定値とするためのグラスファイバー、あるいはガラスビーズ等のギャップ材が配合されている。なお、シール材２４には、その途切れ部分によって液晶注入口２５が形成され、液晶３０を注入した後、封止材２６により封止されている。
In FIG. 1, an electro-optical device 1 according to this embodiment is an active matrix type liquid crystal device, in which an
詳しくは後述するが、素子基板１０には、画素電極８ａがマトリクス状に形成されている。これに対して、対向基板２０には、シール材２４の内側領域に遮光性材料からなる額縁２２が形成され、その内側が画像表示領域１ａになっている。さらに、素子基板１０に形成されている画素電極８ａの縦横の境界領域と対向する領域にブラックマトリクス、あるいはブラックストライプなどと称せられる遮光膜２１が形成され、その上層側には、ＩＴＯ膜からなる対向電極２３が形成されている。なお、素子基板１０および対向基板２０の対向する面には配向膜（図示せず）が形成されている。
As will be described in detail later,
このように構成した電気光学装置１は、対向基板２０において各画素電極８ａに対向する領域にＲＧＢのカラーフィルタをその保護膜９とともに形成することにより、モバイルコンピュータ、携帯電話機、液晶テレビなどといった電子機器のカラー表示装置として用いることができる。また、投射型表示装置（液晶プロジェクタ）に使用される場合、３枚の電気光学装置１がＲＧＢ用のライトバルブとして各々使用され、各電気光学装置１の各々には、ＲＧＢ色分解用のダイクロイックミラーを介して分解された各色の光が投射光として各々入射されることになる。従って、前記した各形態の電気光学装置１にはカラーフィルタが形成されていない。
In the electro-optical device 1 configured as described above, an RGB color filter is formed together with its
（素子基板１０の構成）
図２は、本発明の実施の形態１に係る電気光学装置１に用いた素子基板１０の電気的な構成を示す説明図である。
(Configuration of element substrate 10)
FIG. 2 is an explanatory diagram showing an electrical configuration of the
図２に示すように、素子基板１０には、画像表示領域１ａに相当する領域に複数の走査線３ａ（第１の配線）、および複数のデータ線７ａ（第２の配線）が互いに交差する方向に形成され、これらの配線の交差部分に対応する位置に画素１ｃが構成されている。走査線３ａは走査線駆動用ＩＣ１ｂから延びており、データ線７ａはデータ線駆動用ＩＣ１ｃから延びている。また、素子基板１０には、画素電極８ａと対向電極２３（図１（Ｂ）参照）との間に構成された液晶容量を制御するための画素スイッチング用のＴＦＴ２ａ（画素トランジスタ）が各画素１ｃに形成され、ＴＦＴ２ａのソースにはデータ線７ａが電気的に接続され、ＴＦＴのゲートには走査線３ａが電気的に接続されている。画素電極８ａは、ＴＦＴ２ａのドレインに電気的に接続されており、ＴＦＴ２ａを一定期間だけそのオン状態とすることにより、データ線７ａから供給される画像信号を各画素１ｃの液晶容量に所定のタイミングで書き込む。このようにして液晶容量に書き込まれた所定レベルの画像信号は、液晶容量で一定期間保持される。本形態では、保持された画像信号がリークするのを防ぐことを目的に、素子基板１０には、液晶容量と並列に蓄積容量２ｇが付加されている。このような蓄積容量２ｇを形成するにあたって、本形態では、素子基板１０には、液晶容量を形成するための容量線３ｃが走査線駆動用ＩＣ１ｂから走査線３ａと並列に延びている。なお、蓄積容量２ｇは、容量線３ｃの代わりに前段の走査線３ａと画素電位側の容量電極との間に形成してもよい。
As shown in FIG. 2, on the
素子基板１０には、上下導通材１ｅ（図１（Ａ）参照）を介して対向基板２０との間で電気的導通をとるための上下導通用電極１２が形成され、この上下導通用電極１２と走査線駆動用ＩＣ１ｂとの間、および上下導通用電極１２の間には、走査線３ａと交差する方向に第１の共通電位線３ｇ、３ｈ（第３の配線）が延びており、データ線７ａと交差する方向には第２の共通電位線３ｉ、３ｊ（第３の配線）が延びている。
The
素子基板１０には、複数の走査線３ａの各々に電気的に接続する走査線検査回路１５ａと、複数のデータ線７ａの各々に電気的に接続するデータ線検査回路１５ｂが構成されている。走査線検査回路１５ａおよびデータ線検査回路１５ｂには、これらの検査回路を走査線３ａおよびデータ線７ａと接続した状態および分離した状態に制御するための検査回路切換用のＴＦＴ２ｈ、２ｉが形成されており、これらの検査回路切換用のＴＦＴ２ｈ、２ｉのゲートには、走査線駆動用ＩＣ１ｂから制御線３ｐが接続している。
The
なお、各配線において、同一の層間に形成された配線同士が交差する部分では、他の配線を中継してある。例えば、走査線と同時形成された配線同士が交差する部分では、一方の配線については、データ線と同時形成された配線を中継することにより、配線同士の交差を可能にしてある。 In addition, in each wiring, in the part where wiring formed between the same layers crosses, other wiring is relayed. For example, at the portion where the wirings formed simultaneously with the scanning lines intersect, the wirings can be crossed with respect to one wiring by relaying the wiring formed simultaneously with the data lines.
（静電破壊対策）
このように構成した素子基板１０においては、以下に示す静電破壊対策が施されている。まず、走査線３ａと第１の共通電位線３ｈとは、その交差部分に形成された双方向性のダイオード素子２ｄで電気的に接続されている。また、データ線７ａと第２の共通電位線３ｉとは、その交差部分に形成された双方向性のダイオード素子２ｄで電気的に接続されている。さらに、第２の共通電位線３ｉ、３ｊの両側には、双方向性のダイオード素子２ｄが挿入されている。
(Countermeasures against electrostatic breakdown)
The
また、本形態では、データ線７ａ、および第２の共通電位線３ｉから延びた配線３ｓは、端部が素子基板１０の端縁にまで届いている。ここで、素子基板１０の端縁は、素子基板１０を大型基板から切り出した際の切断部分であり、大型基板には、一点鎖線で示すように、素子基板１０として切り出される領域を囲むように静電破壊防止用のガードリング３ｆが形成されており、素子基板１０を切り出す前、データ線７ａ、および第２の共通電位線から延びた配線は、ダイオード素子（図示せず）などを介してガードリング３ｆに接続している状態にある。
In this embodiment, the end of the
さらに、本形態では、図２には図示を省略するが、走査線３ａおよびデータ線７ａの双方と平面的に重なって延びた静電破壊防止用配線５ｂ、５ｃが形成されており、静電破壊防止用配線５ｂ、５ｃは、後述するＴＦＴ２ａの説明、および素子基板１０の製造方法の説明の中で詳述するように、ＴＦＴ２ａの能動層を構成する半導体膜と同一材料からなる。
Further, in this embodiment, although not shown in FIG. 2, electrostatic
（ＴＦＴの構成および双方向性のダイオード素子２ｄの構成）
図３および図４は、本形態の電気光学装置１において、画素１ｃ１つ分に相当する領域の平面図、およびそのＡ−Ａ′断面図である。図５（Ａ）、（Ｂ）はそれぞれ、本形態の電気光学装置１の素子基板１０に形成した双方向性のダイオード素子の平面図、および等価回路図である。なお、図４の右端には、双方向性のＴＦＤ素子を形成するための接続部分も表してある。また、図３および図５（Ａ）では、走査線と同時形成された層については二点鎖線で示し、データ線と同時形成された層については一点鎖線で示し、画素電極と同時形成された層については点線で示し、半導体膜については実線で示すとともに右下がりの斜線を付してある。
(Configuration of TFT and configuration of
3 and 4 are a plan view of a region corresponding to one
図３に示すように、素子基板１０では、クロム線などからなる走査線３ａ、およびクロム線などからなるデータ線７ａで囲まれた領域が画素１ｃとして構成され、画素１ｃには、ボトムゲート型のＴＦＴ２ａの能動層を構成するアモルファスシリコン膜からなる半導体膜５ａが形成されている。また、走査線３ａからの突出部分によってゲート電極３ｂが形成されている。ここで、ＴＦＴ２ａの能動層を構成する半導体膜５ａのうち、ソース側の端部にはデータ線７ａが重なっており、ドレイン側の端部には、ドレイン電極７ｂおよび画素電極８ａがこの順に重なっている。また、走査線３ａと並列して、クロム膜などからなる容量線３ｃが形成されており、この容量線３ｃに対しては、半導体膜５ａ、およびＩＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）膜からなる画素電極８ａが部分的に重なって蓄積容量２ｇが構成されている。
As shown in FIG. 3, in the
このように構成した素子基板１０のＡ−Ａ′断面は図４に示すように表される。まず、ガラス基板や石英基板からなる絶縁基板１１上には、走査線３ａ、ゲート電極３ｂおよび容量線３ｃが形成され、ゲート電極３ｂの表面および容量線３ｃの表面を覆うように、シリコン窒化膜などからなるゲート絶縁膜４が形成されている。ゲート絶縁膜４の表面のうち、ゲート電極３ｂの上層には、ＴＦＴ２ａの能動層を構成する半導体膜５ａ（真性のポリシリコン膜）が形成されている。半導体膜５ａのうち、ソース領域の上層には、ドープトシリコン膜からなるオーミックコンタクト層６、およびデータ線７ａが形成され、ドレイン領域の上層にはオーミックコンタクト層６、およびクロム膜などからなるドレイン電極７ｂが形成され、画素スイッチング用のＴＦＴ２ａが構成されている。なお、ドレイン電極７ｂの上層側には、画素電極８ａが接続している。また、半導体膜５ａおよび画素電極８ａは、ゲート絶縁膜４を介して容量線３ｃに対向する領域にまで形成され、蓄積容量２ｇを構成している。なお、画素電極８ａの上層には表面保護膜９が形成され、この表面保護膜９の表面には配向膜（図示せず）が形成されている。
The AA ′ cross section of the
このように構成した素子基板１０において、本形態では、ＴＦＴ２ａの能動層を構成するアモルファスシリコン膜からなる半導体膜５ａは、走査線３ａと平面的に重なって延びた領域にも形成されて、静電破壊防止用配線５ｂが構成されている。また、ＴＦＴ２ａの能動層を構成する半導体膜５ａは、データ線７ａと平面的に重なって延びた領域にも形成されて、静電破壊防止用配線５ｃが構成されている。
In the
ここで、半導体膜５ａと平面的に重なる領域のみにゲート絶縁膜４が形成されており、半導体膜５ａが形成されていない領域にはゲート絶縁膜４が形成されていない。また、データ線７ａおよびドレイン電極７ｂと平面的に重なる領域のみにオーミックコンタクト層６が形成されており、データ線７ａおよびドレイン電極７ｂが形成されていない領域にはオーミックコンタクト層６が形成されていない。従って、データ線７ａが通っている領域には、ゲート絶縁膜４、半導体膜５ａ（静電破壊防止用配線５ｃ）、オーミックコンタクト層６、およびデータ線７ａがこの順に形成されているが、走査線３ａが通っている領域には、走査線３ａ、ゲート絶縁膜４、および半導体膜５ａ（静電破壊防止用配線５ｂ）がこの順に形成され、オーミックコンタクト層６は形成されていない。
Here, the
図５（Ａ）、（Ｂ）に示すように、本形態において、双方向性のダイオード素子２ｄは、画素スイッチング用のＴＦＴ２ａと同一構造の第１のＴＦＴのゲートとドレインを、画素電極８ａと同時形成したＩＴＯ膜８ｃによって接続してなるＭＯＳダイオード２ｅと、画素スイッチング用のＴＦＴ２ａと同一構造の第２のＴＦＴのゲートとドレインをＩＴＯ膜８ｄによって接続してなるＭＯＳダイオード２ｆとを、互いに逆向きして並列に接続して構成されている。ここで、走査線３ａと同時形成された配線３ｉとデータ線７ａとを双方向性のダイオード素子２ｄを介して電気的に接続する場合、走査線３ａと同時形成された配線とＩＴＯ膜との電気的な接続は図４の右側端部に示すような構造により行われる。このような双方向性のダイオード素子２ｄは、ＴＦＴを用いた保護ダイオードであるため、しきい値電圧（Ｖth）の制御が容易であり、リーク電流も低減できるため、最終製品にダイオードが残存していても悪影響はない。
As shown in FIGS. 5A and 5B, in this embodiment, the
（電気光学装置１の製造方法）
図６（Ａ）〜（Ｅ）は、本発明の電気光学装置１に用いた素子基板１０の製造方法を示す工程断面図である。なお、素子基板１０を製造するには、素子基板１０を多数取りできる大型基板の状態で以下の工程が行われるが、以下の説明では、大型基板についても素子基板１０として説明する。
(Method of manufacturing electro-optical device 1)
6A to 6E are process cross-sectional views illustrating a method for manufacturing the
まず、図６（Ａ）に示すように、大型のガラス基板あるいは石英基板などの絶縁基板１１の表面に厚さが例えば１３０ｎｍのクロム膜を形成した後、フォトリソグラフィ技術を用いてクロム膜をパターニングし、走査線３ａ、ゲート電極３ｂ、容量線３ｃ、および配線３ｉを形成する。その際、図２に示すように、単品サイズの素子基板１０として切り出される領域の周りにガードリング３ｆを形成する。
First, as shown in FIG. 6A, after a chromium film having a thickness of, for example, 130 nm is formed on the surface of an insulating
次に、図６（Ｂ）に示すように、プラズマＣＶＤ法により、厚さが例えば３００ｎｍのシリコン窒化膜などからなるゲート絶縁膜４を形成する。
Next, as shown in FIG. 6B, a
次に、図６（Ｃ）に示すように、プラズマＣＶＤ法により、厚さが例えば３００ｎｍの真性のシリコン膜からなる半導体膜５、および厚さが例えば５０ｎｍのｎ型シリコン膜からなるオーミックコンタクト層６を順次、形成する。 Next, as shown in FIG. 6C, an ohmic contact layer made of an intrinsic silicon film having a thickness of, for example, 300 nm and an n-type silicon film having a thickness of, for example, 50 nm are formed by plasma CVD. 6 are formed sequentially.
次に、図６（Ｄ）に示すように、フォトリソグラフィ技術を用いて、オーミックコンタクト層６、半導体膜５、およびゲート絶縁膜４を同時にパターニングする。その際、オーミックコンタクト層６、半導体膜５ａ、およびゲート絶縁膜４を、走査線３ａと重なる領域にも残す。さらに、オーミックコンタクト層６、半導体膜５ａ、およびゲート絶遠膜を、データ線７ａと重なる領域にも残す。さらに、オーミックコンタクト層６、半導体膜５ａ、およびゲート絶遠膜を、容量線３ｃの表面の一部に重なる領域にも残す。
Next, as shown in FIG. 6D, the
次に、図６（Ｅ）に示すように、厚さが例えば１３０ｎｍのクロム膜を形成した後、フォトリソグラフィ技術を用いてクロム膜をパターニングし、デーＴ線７ａおよびドレイン電極７ｂを形成する。続いて、データ線７ａおよびドレイン電極７ｂをマスクとして用いて、オーミックコンタクト層６をエッチングにより除去し、ソース・ドレインの分離を行う。その結果、データ線７ａおよびドレイン電極７ｂが形成されていない領域からオーミックコンタクト層６が除去されるとともに、半導体膜５ａの表面に一部がエッチングされる。このようにして、ボトムゲート型の画素スイッチング用のＴＦＴ２ａが形成される。また、図５を参照して説明した双方向性のダイオード素子２ｄ（ＭＯＳダイオード２ｅ、２ｆ）のＴＦＴが形成される。
Next, as shown in FIG. 6E, after a chromium film having a thickness of, for example, 130 nm is formed, the chromium film is patterned using a photolithography technique to form the
次に、厚さが例えば５０ｎｍのＩＴＯ膜を形成した後、フォトリソグラフィ技術を用いてパターニングし、図４に示すように、画素電極８ａを形成する。その際、画素電極８ａを容量線３ｃの表面の一部と重なる領域まで形成する。また、配線３ｉと重なるようにＩＴＯ膜８ｄを残し、図５を参照して説明したように、第１のＴＦＴおよび第２のＴＦＴのゲートとドレインとをＩＴＯ膜によって接続し、双方向性のダイオード素子２ｄ（ＭＯＳダイオード２ｅ、２ｆ）を完成させる。
Next, after forming an ITO film having a thickness of, for example, 50 nm, patterning is performed using a photolithography technique to form a
次に、図４に示すように、プラズマＣＶＤ法により、厚さが例えば２００ｎｍのシリコン窒化膜からなる表面保護膜９を形成する。続いて、配向膜（図示せず）を形成するためのポイイミド膜を形成した後、ラビング処理を施す。
Next, as shown in FIG. 4, a surface
このようにして大型基板の状態で各種配線やＴＦＴを形成した素子基板１０については、別途形成した大型の対向基板２０とシール材２４で貼り合わせた後、所定のサイズに切断する。それにより、液晶注入口２５が開口するので、液状注入口２５から素子基板１０と対向基板２０との間に液晶３０をした後、液晶注入口２５を封止材２６により封止する。
In this way, the
（本形態の主な効果）
以上説明したように、本形態では、絶縁基板１１上で互いに交差する方向に延びた走査線３ａおよびデータ線７ａと平面的に重なって延びる静電破壊防止用配線５ｂ、５ｃが形成されるため、この静電破壊防止用配線５ｂ、５ｃが形成された以降であれば、データ線７ａや双方向性のダイオード素子２ｄ（ＭＯＳダイオード２ｅ、２ｆ）が形成される前の段階でも、成膜時などに発生する静電気からゲート絶縁膜４や走査線３ａを確実に保護することができる。すなわち、絶縁基板１１は、静電破壊防止用配線５ｂ、５ｃの形成により、全体として絶縁抵抗が低くなっているので、静電気によって帯電しにくく、かつ、静電気によって帯電しても絶縁基板１１の中央領域から外周領域に逃がすことができる。また、静電破壊防止用配線５ｂ、５ｃは、ＴＦＴ２ａの能動層を構成する半導体膜５ａと同一材料からなるため、比較的、早い段階で形成されるので、データ線７ａが形成される前の製造工程の比較的早い段階から静電破壊を防止できる。さらに、静電破壊防止用配線５ｂ、５ｃは、ＴＦＴ２ａの能動層を構成する半導体膜５ａと同一材料からなるため、静電破壊を防止できるだけの導電性は備えているが、そのシート抵抗はかなり高いので、静電破壊防止用配線５ｂ、５ｃを絶縁基板１１上に残したまま電気光学装置１を完成させても、電気光学装置１の動作に支障を及ぼすことはない。
(Main effects of this form)
As described above, in this embodiment, the electrostatic
しかも、静電破壊防止用配線５ｂ、５ｃは、走査線３ａおよびデータ線７ａの双方に対して平面的に重なって延びているため、画素１ｃは、四方が静電破壊防止用配線５ｂ、５ｃによって囲まれている。従って、静電気から画素５ｂ、５ｃ内に形成される配線やゲート絶縁膜４を確実に防止することができる。
In addition, since the electrostatic
また、パターニング工程では、半導体膜５ａをパターニングしてＴＦＴ２ａの能動層を形成する際、静電破壊防止用配線５ｂ、５ｃを同時形成するため、工程数が増大しない。
In the patterning process, when the active layer of the
さらに、データ線７ａを形成した以降は、双方向のダイオード素子７ａによって静電破壊が防止される。また、ガードリングは、素子基板１０と対向基板２０とを貼り合わせた後、大型基板の切断により切り離されてしまうが、静電破壊防止用配線５ｂ、５ｃや双方向性のダイオード素子２ｄは、電気光学装置１の完成品の状態でも残る。それ故、本形態によれば、素子基板１０および電気光学装置１における静電破壊を防止できるので、歩留まりおよび信頼性の向上を図ることができる。
Further, after the
［実施の形態２］
図７は、本発明の実施の形態２の電気光学装置１において、画素１ｃ１つ分に相当する領域の平面図である。本形態は、実施の形態１と基本的な構成が共通するので、共通する部分には同一の符号を付して図示することにしてそれらの説明を省略する。なお、図７では、走査線と同時形成された層については二点鎖線で示し、データ線と同時形成された層については一点鎖線で示し、画素電極については点線で示し、半導体膜については実線で示すとともに右下がりの斜線を付してある。
[Embodiment 2]
FIG. 7 is a plan view of a region corresponding to one
実施の形態１では、画素スイッチング用のＴＦＴ２ａの能動層を構成する半導体膜５ａによって構成した静電破壊防止用配線５ｂ、５ｃを走査線３ａおよびデータ線７ａの双方と重なって延びるように形成したが、図７に示すように、走査線３ａおよびデータ線７ａのうち、データ線７ａのみと重なって延びるように静電破壊防止用配線５ｃを形成してもよい。このように構成した場合も、絶縁基板１１は、静電破壊防止用配線５ｃの形成により、全体として絶縁抵抗が低くなっているので、静電気によって帯電しにくく、かつ、静電気によって帯電しても絶縁基板１１の中央領域から外周領域に逃がすことができる。また、静電破壊防止用配線５ｃは、ＴＦＴ２ａの能動層を構成する半導体膜５ａと同一材料からなるため、比較的、早い段階で形成されるので、データ線７ａが形成される前の製造工程の比較的早い段階から静電破壊を防止できる。さらに、静電破壊防止用配線５ｃは、ＴＦＴ２ａの能動層を構成する半導体膜５ａと同一材料からなるため、静電破壊を防止できるだけの導電性は備えているが、そのシート抵抗はかなり高いので、静電破壊防止用配線５ｃを絶縁基板１１上に残したまま電気光学装置１を完成させても、電気光学装置１の動作に支障を及ぼすことはない。
In the first embodiment, the electrostatic
［実施の形態３］
図８は、本発明の実施の形態３の電気光学装置１において、画素１ｃ１つ分に相当する領域の平面図である。本形態は、実施の形態１と基本的な構成が共通するので、共通する部分には同一の符号を付して図示することにしてそれらの説明を省略する。なお、図８では、走査線と同時形成された層については二点鎖線で示し、データ線と同時形成された層については一点鎖線で示し、画素電極については点線で示し、半導体膜については実線で示すとともに右下がりの斜線を付してある。
[Embodiment 3]
FIG. 8 is a plan view of a region corresponding to one
実施の形態１では、画素スイッチング用のＴＦＴ２ａの能動層を構成する半導体膜５ａによって構成した静電破壊防止用配線５ｂ、５ｃを走査線３ａおよびデータ線７ａの双方と重なって延びるように形成したが、図８に示すように、走査線３ａおよびデータ線７ａのうち、走査線３ａのみと重なって延びるように静電破壊防止用配線５ｂを形成してもよい。このように構成すると、走査線３ａが静電破壊されるのを防止することができる。
In the first embodiment, the electrostatic
［実施の形態４］
実施の形態１、３では、画素スイッチング用のＴＦＴ２ａの能動層を構成する半導体膜５ａによって構成した静電破壊防止用配線５ｂを走査線３ａと重なって延びるように形成したが、走査線３ａに代えて、あるいは走査線３ｂに加えて、容量線３ｂと重なって延びるように静電破壊防止用配線５ｂを形成してもよい。
[Embodiment 4]
In the first and third embodiments, the electrostatic
［実施の形態５］
図９は、本発明の実施の形態５に係る電気光学装置１に用いた素子基板１０の電気的な構成を示す説明図である。本形態は、実施の形態１と基本的な構成が共通するので、共通する部分には同一の符号を付して図示することにしてそれらの説明を省略する。
[Embodiment 5]
FIG. 9 is an explanatory diagram showing an electrical configuration of the
実施の形態１では、走査線３ａの一方の端部が共通電位線３ｈと交差する部分、およびデータ線７ａの一方の端部が共通電位線３ｉと交差する部分に双方向性のダイオード素子２ｄを形成したが、図９に示すように、走査線３ａの両方の端部が共通電位線３ｇ、３ｈと交差する部分、およびデータ線７ａの両方の端部が共通電位線３ｉ、３ｊと交差する部分の各々に双方向性のダイオード素子２ｄを形成してもよい。
In the first embodiment, a
［実施の形態６］
図１０は、本発明の実施の形態６に係る電気光学装置１に用いた素子基板１０の電気的な構成を示す説明図である。本形態は、実施の形態１と基本的な構成が共通するので、共通する部分には同一の符号を付して図示することにしてそれらの説明を省略する。
[Embodiment 6]
FIG. 10 is an explanatory diagram showing an electrical configuration of the
実施の形態１では、走査線３ａと交差する配線、およびデータ線７ａと交差する配線のいずれもが共通電位線であって、双方の電位が共通であったが、図９に示すように、データ線７ａと交差する部分に双方向性のダイオード素子２ｄを備えた配線については共通電位線３ｉを用い、走査線３ａと交差する部分に双方向性のダイオード素子２ｄを備えた配線については、共通電位線と別の電位線７ｄ（第３の配線）を用いてもよい。
In the first embodiment, both the wiring intersecting with the
［その他の実施の形態］
上記形態では、半導体膜５ａとゲート絶縁膜４を同時にパターニングしたため、蓄積容量２ｇでは、容量線３ｃの上層に半導体膜５ａが介在する構成であったが、半導体膜５ａのみをパターニングし、ゲート絶縁膜４については、ゲート絶縁膜４の下層側と上層側で導通を図る必要のある部分のみに対してコンタクトホールを形成するなどの構成を採用してもよい。
[Other embodiments]
In the above embodiment, since the
また、上記形態では、画素スイッチング用のＴＦＴ２ａとして、ゲート電極３ｂ、ゲート絶縁膜４、半導体膜５ａがこの順に形成されたボトムゲート構造を用いた例を説明したが、半導体膜５ａ、ゲート絶縁膜４、ゲート電極３ｂがこの順に形成されたトップゲート構造の画素スイッチング用のＴＦＴ２ａでも、半導体膜５ａを形成した以降、配線が形成されるので、トップゲート構造の画素スイッチング用のＴＦＴ２ａを用いた電気光学装置１に本発明を適用してもよい。
Further, in the above embodiment, the example using the bottom gate structure in which the
さらに、上記形態では、液晶装置を例に説明したが、有機ＥＬ装置でも、絶縁基板１１上で、走査線３ａと、データ線７ａおよび電源線とが交差する方向に形成され、かつ、これらの配線の交差部分に対応して、画素スイッチング用のＴＦＴ２ａおよび画素電極８ａを備えた画素１ｃが構成される。従って、有機ＥＬ装置に本発明を適用してもよい。
Further, in the above embodiment, the liquid crystal device has been described as an example. However, even in the organic EL device, the
［電子機器の実施形態］
図１１は、本発明に係る電気光学装置１を各種の電子機器の表示装置として用いる場合の一実施形態を示している。ここに示す電子機器は、パーソナルコンピュータや携帯電話機などであり、表示情報出力源１７０、表示情報処理回路１７１、電源回路１７２、タイミングジェネレータ１７３、そして電気光学装置１７４を有する。また、電気光学装置１７４は、パネル１７５および駆動回路１７６を有しており、前述した液晶装置を用いることができる。表示情報出力源１７０は、ＲＯＭ（ＲｅａｄＯｎｌｙ Ｍｅｍｏｒｙ）、ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）等といったメモリ、各種ディスク等といったストレージユニット、デジタル画像信号を同調出力する同調回路等を備え、タイミングジェネレータ１７３によって生成された各種のクロック信号に基づいて、所定フォーマットの画像信号等といった表示情報を表示情報処理回路１７１に供給する。表示情報処理回路１７１は、シリアル−パラレル変換回路や、増幅・反転回路、ローテーション回路、ガンマ補正回路、クランプ回路等といった周知の各種回路を備え、入力した表示情報の処理を実行して、その画像信号をクロック信号ＣＬＫと共に駆動回路１７６へ供給する。電源回路１７２は、各構成要素に所定の電圧を供給する。
[Embodiment of Electronic Device]
FIG. 11 shows an embodiment in which the electro-optical device 1 according to the present invention is used as a display device of various electronic devices. The electronic apparatus shown here is a personal computer, a cellular phone, or the like, and includes a display
１ 電気光学装置、１ｃ 画素、２ａ 画素スイッチング用のＴＦＴ（画素トランジスタ）、２ｄ 双方向性のダイオード素子、２ｇ 蓄積容量、３ａ 走査線（第１の配線）、３ｃ 容量線、５ｃ 静電破壊防止用配線、７ａ データ線（第２の配線）、１０ 素子基板、２０ 対向基板 DESCRIPTION OF SYMBOLS 1 Electro-optical device, 1c pixel, 2a Pixel switching TFT (pixel transistor), 2d Bidirectional diode element, 2g Storage capacity, 3a Scan line (first wiring), 3c Capacity line, 5c Prevention of electrostatic breakdown Wiring, 7a data line (second wiring), 10 element substrate, 20 counter substrate
Claims (9)
前記絶縁基板上には、前記第１の配線および前記第２の配線のうちの少なくとも一方と平面的に重なって延びた静電破壊防止用配線が形成され、
当該静電破壊防止用配線は、前記画素トランジスタの能動層を構成する半導体膜と同一材料からなることを特徴とする電気光学装置。 A plurality of first wirings and a plurality of second wirings are formed on the insulating substrate in directions intersecting with each other, and at positions corresponding to respective intersections of the first wirings and the second wirings. In an electro-optical device in which a pixel transistor and a pixel electrode are formed,
On the insulating substrate, an electrostatic breakdown preventing wiring extending in a plane overlapping with at least one of the first wiring and the second wiring is formed,
The electro-optical device, wherein the electrostatic breakdown preventing wiring is made of the same material as the semiconductor film constituting the active layer of the pixel transistor.
前記絶縁基板上にゲート絶縁膜を形成するゲート絶縁膜形成工程と、
前記ゲート絶縁膜の上層に半導体膜を形成する半導体膜形成工程と、
前記半導体膜をパターニングして前記画素トランジスタの能動層を形成するパターニング工程とを有し、
当該パターニング工程では、前記第１の配線および前記第２の配線のうちの少なくとも一方と平面的に重なって延びる領域に前記半導体膜を残して静電破壊防止用配線を形成することを特徴とする電気光学装置の製造方法。 A plurality of first wirings and a plurality of second wirings are formed on the insulating substrate in directions intersecting with each other, and at positions corresponding to respective intersections of the first wirings and the second wirings. In a method for manufacturing an electro-optical device in which a pixel transistor and a pixel electrode are formed,
Forming a gate insulating film on the insulating substrate; and
A semiconductor film forming step of forming a semiconductor film on the gate insulating film;
Patterning the semiconductor film to form an active layer of the pixel transistor,
In the patterning step, an electrostatic breakdown preventing wiring is formed by leaving the semiconductor film in a region extending in a plane overlapping with at least one of the first wiring and the second wiring. Manufacturing method of electro-optical device.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2005222476A JP2007041096A (en) | 2005-08-01 | 2005-08-01 | Electrooptical device, its manufacturing method, and electronic equipment |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2005222476A JP2007041096A (en) | 2005-08-01 | 2005-08-01 | Electrooptical device, its manufacturing method, and electronic equipment |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2007041096A true JP2007041096A (en) | 2007-02-15 |
Family
ID=37799160
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2005222476A Withdrawn JP2007041096A (en) | 2005-08-01 | 2005-08-01 | Electrooptical device, its manufacturing method, and electronic equipment |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2007041096A (en) |
Cited By (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010092037A (en) * | 2008-09-12 | 2010-04-22 | Semiconductor Energy Lab Co Ltd | Display device |
| JP2010092036A (en) * | 2008-09-12 | 2010-04-22 | Semiconductor Energy Lab Co Ltd | Display device |
| JP2011216721A (en) * | 2010-03-31 | 2011-10-27 | Fujifilm Corp | Electronic device |
| CN102967975A (en) * | 2012-11-16 | 2013-03-13 | 深圳市华星光电技术有限公司 | Liquid crystal display panel and liquid crystal display device |
| JP2013225076A (en) * | 2012-04-23 | 2013-10-31 | Panasonic Corp | Active matrix substrate |
| WO2015166937A1 (en) * | 2014-04-30 | 2015-11-05 | シャープ株式会社 | Active matrix substrate and display device comprising active matrix substrate |
| JP2015228028A (en) * | 2007-07-26 | 2015-12-17 | 株式会社半導体エネルギー研究所 | Liquid crystal display device |
| US9250489B2 (en) | 2012-11-16 | 2016-02-02 | Shenzhen China Star Optoelectronics Technology Co., Ltd. | LCD panel with anti-electrostatic discharge function and LCD device using same |
| CN105304645A (en) * | 2015-10-16 | 2016-02-03 | 京东方科技集团股份有限公司 | Array substrate, electrostatic discharge method thereof and corresponding device |
| JP2018049277A (en) * | 2008-10-08 | 2018-03-29 | 株式会社半導体エネルギー研究所 | Semiconductor device |
| JP2018092013A (en) * | 2016-12-05 | 2018-06-14 | 三菱電機株式会社 | Liquid crystal display device and method for driving liquid crystal display device |
| CN108519707A (en) * | 2018-03-29 | 2018-09-11 | 上海中航光电子有限公司 | A kind of array substrate and display device |
| WO2019024327A1 (en) * | 2017-08-04 | 2019-02-07 | 深圳市华星光电半导体显示技术有限公司 | Array substrate and display device |
| JP2020109449A (en) * | 2019-01-07 | 2020-07-16 | 三菱電機株式会社 | Liquid crystal display panel and liquid crystal display device |
-
2005
- 2005-08-01 JP JP2005222476A patent/JP2007041096A/en not_active Withdrawn
Cited By (36)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015228028A (en) * | 2007-07-26 | 2015-12-17 | 株式会社半導体エネルギー研究所 | Liquid crystal display device |
| KR20160087918A (en) * | 2008-09-12 | 2016-07-22 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | Display device |
| JP2013008037A (en) * | 2008-09-12 | 2013-01-10 | Semiconductor Energy Lab Co Ltd | Display device |
| KR20160054028A (en) * | 2008-09-12 | 2016-05-13 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | Display device |
| JP2010092037A (en) * | 2008-09-12 | 2010-04-22 | Semiconductor Energy Lab Co Ltd | Display device |
| US10236303B2 (en) | 2008-09-12 | 2019-03-19 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device having oxide semiconductor layer |
| KR101644406B1 (en) | 2008-09-12 | 2016-08-01 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | Display device |
| JP2013242580A (en) * | 2008-09-12 | 2013-12-05 | Semiconductor Energy Lab Co Ltd | Display device |
| US10074646B2 (en) | 2008-09-12 | 2018-09-11 | Semiconductor Energy Laboratory Co., Ltd. | Display device |
| JP2014115658A (en) * | 2008-09-12 | 2014-06-26 | Semiconductor Energy Lab Co Ltd | Display device |
| JP5572774B1 (en) * | 2008-09-12 | 2014-08-13 | 株式会社半導体エネルギー研究所 | Semiconductor device |
| US8941114B2 (en) | 2008-09-12 | 2015-01-27 | Semiconductor Energy Laboratory Co., Ltd. | Display device including protective circuit |
| KR101829673B1 (en) | 2008-09-12 | 2018-02-19 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | Display device |
| JP2015200891A (en) * | 2008-09-12 | 2015-11-12 | 株式会社半導体エネルギー研究所 | display device |
| JP2010092036A (en) * | 2008-09-12 | 2010-04-22 | Semiconductor Energy Lab Co Ltd | Display device |
| KR101772377B1 (en) | 2008-09-12 | 2017-08-29 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | Display device |
| KR101722913B1 (en) | 2008-09-12 | 2017-04-05 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | Display device |
| JP2016177288A (en) * | 2008-09-12 | 2016-10-06 | 株式会社半導体エネルギー研究所 | Display device |
| KR20110081976A (en) * | 2008-09-12 | 2011-07-15 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | Display device |
| KR101657957B1 (en) | 2008-09-12 | 2016-09-20 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | Display device |
| JP2018049277A (en) * | 2008-10-08 | 2018-03-29 | 株式会社半導体エネルギー研究所 | Semiconductor device |
| JP2019144566A (en) * | 2008-10-08 | 2019-08-29 | 株式会社半導体エネルギー研究所 | Semiconductor device |
| US10254607B2 (en) | 2008-10-08 | 2019-04-09 | Semiconductor Energy Laboratory Co., Ltd. | Display device |
| JP2011216721A (en) * | 2010-03-31 | 2011-10-27 | Fujifilm Corp | Electronic device |
| JP2013225076A (en) * | 2012-04-23 | 2013-10-31 | Panasonic Corp | Active matrix substrate |
| US9250489B2 (en) | 2012-11-16 | 2016-02-02 | Shenzhen China Star Optoelectronics Technology Co., Ltd. | LCD panel with anti-electrostatic discharge function and LCD device using same |
| CN102967975A (en) * | 2012-11-16 | 2013-03-13 | 深圳市华星光电技术有限公司 | Liquid crystal display panel and liquid crystal display device |
| WO2014075331A1 (en) * | 2012-11-16 | 2014-05-22 | 深圳市华星光电技术有限公司 | Liquid crystal display panel and liquid crystal display device |
| WO2015166937A1 (en) * | 2014-04-30 | 2015-11-05 | シャープ株式会社 | Active matrix substrate and display device comprising active matrix substrate |
| JP6022118B2 (en) * | 2014-04-30 | 2016-11-09 | シャープ株式会社 | Active matrix substrate and display device including the active matrix substrate |
| CN105304645A (en) * | 2015-10-16 | 2016-02-03 | 京东方科技集团股份有限公司 | Array substrate, electrostatic discharge method thereof and corresponding device |
| JP2018092013A (en) * | 2016-12-05 | 2018-06-14 | 三菱電機株式会社 | Liquid crystal display device and method for driving liquid crystal display device |
| WO2019024327A1 (en) * | 2017-08-04 | 2019-02-07 | 深圳市华星光电半导体显示技术有限公司 | Array substrate and display device |
| CN108519707A (en) * | 2018-03-29 | 2018-09-11 | 上海中航光电子有限公司 | A kind of array substrate and display device |
| CN108519707B (en) * | 2018-03-29 | 2022-06-21 | 上海中航光电子有限公司 | Array substrate and display device |
| JP2020109449A (en) * | 2019-01-07 | 2020-07-16 | 三菱電機株式会社 | Liquid crystal display panel and liquid crystal display device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2007041096A (en) | Electrooptical device, its manufacturing method, and electronic equipment | |
| JP4277874B2 (en) | Manufacturing method of electro-optical device | |
| KR100884118B1 (en) | Electro?optical device, electronic apparatus, and method of manufacturing electro?optical device | |
| KR101346921B1 (en) | A flat display device and method of manufacturing the same | |
| JP4215068B2 (en) | Electro-optical device and electronic apparatus | |
| JP3714243B2 (en) | Semiconductor device, electro-optical device, and electronic apparatus | |
| US8134155B2 (en) | Liquid crystal display device capable of reducing leakage current, and fabrication method thereof | |
| JP2007251100A (en) | Electro-optical device, electronic apparatus, and semiconductor device | |
| US7671956B2 (en) | Liquid crystal display panel and fabricating method thereof | |
| TW200807119A (en) | Display device with static electricity protecting circuit | |
| JP2008003118A (en) | Electrooptical device, electronic apparatus, and manufacturing method of electrooptical device | |
| JP2007212812A (en) | Electrooptical device | |
| JP2007293072A (en) | Method of manufacturing electro-optical device and the electro-optical device, and electronic equipment | |
| US8077275B2 (en) | Display substrate and a method of manufacturing the same | |
| JP2007293073A (en) | Method of manufacturing electrooptical device and electrooptical device, and electronic equipment | |
| JP2012208178A (en) | Substrate for electrooptical device, electrooptical device, manufacturing method of electrooptical device and electronic apparatus | |
| JP2006267545A (en) | Electrooptical apparatus and electronic equipment | |
| JP5195455B2 (en) | ELECTRO-OPTICAL DEVICE, MANUFACTURING METHOD THEREOF, AND ELECTRONIC DEVICE | |
| JP2007316105A (en) | Display device | |
| JP3791209B2 (en) | Active matrix substrate, manufacturing method thereof, and liquid crystal device | |
| JP2007121530A (en) | Liquid crystal device | |
| JP2009199029A (en) | Electro-optic device, and electronic device | |
| JP2008233417A (en) | Matrix array substrate and flat panel display device using the same | |
| KR101097790B1 (en) | Liquid crystal display device | |
| KR101075361B1 (en) | Thin film transistor array substrate |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20070404 |
|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20081007 |