KR101075361B1

KR101075361B1 - Thin film transistor array substrate

Info

Publication number: KR101075361B1
Application number: KR1020040078114A
Authority: KR
Inventors: 오재영; 홍성진
Original assignee: 엘지디스플레이 주식회사
Priority date: 2004-09-30
Filing date: 2004-09-30
Publication date: 2011-10-19
Also published as: KR20060029103A

Abstract

본 발명은 데이터 라인이 손상되더라도 정상적인 데이터 신호가 인가될 수 있는 박막트랜지스터 어레이 기판에 관한 것이다. The present invention relates to a thin film transistor array substrate to which a normal data signal can be applied even if a data line is damaged.

본 발명에 따른 박막 트랜지스터 어레이 기판은 기판 상에 서로 교차되게 형성된 게이트 라인 및 데이터 라인과; 상기 게이트 라인과 데이터 라인의 교차영역 중 상기 게이트 라인의 적어도 일변과 중첩되게 위치함과 아울러 상기 데이터 라인과 접속되는 적어도 하나의 더미패턴을 구비하는 것을 특징으로 한다.
A thin film transistor array substrate according to the present invention includes a gate line and a data line formed to cross each other on a substrate; And at least one dummy pattern positioned to overlap at least one side of the gate line among intersection regions of the gate line and the data line, and connected to the data line.

Description

Thin Film Transistor Array Boards {THIN FILM TRANSISTOR ARRAY SUBSTRATE}

도 1은 통상적인 박막 트랜지스터 어레이 기판의 일부를 도시한 평면도이다. 1 is a plan view showing a portion of a conventional thin film transistor array substrate.

도 2는 도 1에 도시된 박막 트랜지스터 어레이 기판을 Ⅰ-Ⅰ'선을 따라 절단하여 도시한 단면도이다. FIG. 2 is a cross-sectional view of the thin film transistor array substrate of FIG. 1 taken along the line II ′. FIG.

도 3은 종래의 다른 형태의 게이트 라인을 나타내는 도면이다.3 is a view showing another conventional type of gate line.

도 4는 종래의 데이터라인의 불량을 나타내는 도면이다.4 is a view showing a failure of a conventional data line.

도 5는 도 4에 도시된 데이터 라인의 불량 원인을 설명하기 위한 도면이다.FIG. 5 is a diagram for describing a cause of failure of the data line illustrated in FIG. 4.

도 6은 본 발명의 제1 실시예에 따른 박막 트랜지스터 어레이 기판을 나타내는 도면이다.6 is a diagram illustrating a thin film transistor array substrate according to a first exemplary embodiment of the present invention.

도 7은 도 6의 Ⅱ-Ⅱ' 선을 절단하여 도시한 단면도이다.FIG. 7 is a cross-sectional view taken along line II-II ′ of FIG. 6.

도 8은 본 발명의 제1 실시예에 따른 박막 트랜지스터 어레이 기판의 게이트 라인의 다른 형태를 나타내는 도면이다.FIG. 8 is a view showing another embodiment of the gate line of the thin film transistor array substrate according to the first embodiment of the present invention.

도 9는 본 발명의 제2 실시예에 따른 박막 트랜지스터 어레이 기판의 일부분을 나타내는 도면이다.9 illustrates a portion of a thin film transistor array substrate according to a second embodiment of the present invention.

도 10은 본 발명의 제3 실시예에 따른 박막 트랜지스터 어레이 기판의 일부분을 나타내는 도면이다. 10 is a view showing a portion of a thin film transistor array substrate according to a third embodiment of the present invention.

도 11은 도 10의 Ⅲ-Ⅲ' 선을 절단하여 도시한 단면도이다.
FIG. 11 is a cross-sectional view taken along line III-III ′ of FIG. 10.

< 도면의 주요 부분에 대한 부호의 설명 > <Description of Symbols for Main Parts of Drawings>

2, 102 : 게이트 라인 4, 104 : 데이터 라인 2, 102: gate line 4, 104: data line

6, 106 : 박막 트랜지스터 8, 108 : 게이트 전극 6, 106 thin film transistor 8, 108 gate electrode

10, 110 : 소스 전극 12, 112 : 드레인 전극 10, 110: source electrode 12, 112: drain electrode

14, 114 : 활성층 16 : 제1 컨택홀 14, 114: active layer 16: the first contact hole

18, 118 : 화소전극 20 : 스토리지 캐패시터 18, 118: pixel electrode 20: storage capacitor

105,107,119 : 더미 패턴
105,107,119: Dummy Pattern

본 발명은 박막 트랜지스터 어레이 기판에 관한 것으로, 특히 데이터 라인이 손상되더라도 정상적인 데이터 신호가 인가될 수 있는 박막트랜지스터 어레이 기판 및 그 제조방법에 관한 것이다. The present invention relates to a thin film transistor array substrate, and more particularly, to a thin film transistor array substrate to which a normal data signal can be applied even if a data line is damaged.

통상의 액정표시장치는 전계를 이용하여 액정의 광투과율을 조절함으로써 화상을 표시하게 된다. 이를 위하여 액정표시장치는 액정셀들이 매트릭스 형태로 배열되어진 액정패널과, 액정패널을 구동하기 위한 구동회로를 구비한다. A conventional liquid crystal display device displays an image by adjusting the light transmittance of a liquid crystal using an electric field. To this end, the liquid crystal display includes a liquid crystal panel in which liquid crystal cells are arranged in a matrix, and a driving circuit for driving the liquid crystal panel.

액정패널은 서로 대향하는 박막 트랜지스터 어레이 기판 및 칼러필터 어레이 기판과, 두 기판 사이에 일정한 셀갭 유지를 위해 위치하는 스페이서와, 그 셀갭에 채워진 액정을 구비한다. The liquid crystal panel includes a thin film transistor array substrate and a color filter array substrate facing each other, a spacer positioned to maintain a constant cell gap between the two substrates, and a liquid crystal filled in the cell gap.

박막 트랜지스터 어레이 기판은 게이트 라인들 및 데이터 라인들과, 그 게이트 라인들과 데이터 라인들의 교차부마다 스위치소자로 형성된 박막 트랜지스터와, 액정셀 단위로 형성되어 박막 트랜지스터에 접속된 화소 전극 등과, 그들 위에 도포된 배향막으로 구성된다. 게이트 라인들과 데이터 라인들은 각각의 패드부를 통해 구동회로들로부터 신호를 공급받는다. 박막 트랜지스터는 게이트 라인에 공급되는 스캔신호에 응답하여 데이터 라인에 공급되는 화소전압신호를 화소 전극에 공급한다.The thin film transistor array substrate includes a gate line and a data line, a thin film transistor formed of a switch element at each intersection of the gate lines and the data lines, a pixel electrode formed of a liquid crystal cell and connected to the thin film transistor, and the like. It consists of the applied alignment film. The gate lines and the data lines receive signals from the driving circuits through the respective pad parts. The thin film transistor supplies the pixel voltage signal supplied to the data line to the pixel electrode in response to the scan signal supplied to the gate line.

칼라필터 어레이 기판은 액정셀 단위로 형성된 칼라필터들과, 칼러필터들간의 구분 및 외부광 반사를 위한 블랙 매트릭스와, 액정셀들에 공통적으로 기준전압을 공급하는 공통 전극 등과, 그들 위에 도포되는 배향막으로 구성된다.The color filter array substrate includes color filters formed in units of liquid crystal cells, a black matrix for distinguishing between color filters and reflecting external light, a common electrode for supplying a reference voltage to the liquid crystal cells in common, and an alignment layer applied thereon. It consists of.

액정패널은 박막 트랜지스터 어레이 기판과 칼라필터 어레이 기판을 별도로 제작하여 합착한 다음 액정을 주입하고 봉입함으로써 완성하게 된다.The liquid crystal panel is completed by separately manufacturing a thin film transistor array substrate and a color filter array substrate, and then injecting and encapsulating a liquid crystal.

도 1은 종래의 박막 트랜지스터 어레이 기판을 도시한 평면도이고, 도 2는 도 1에 도시된 박막 트랜지스터 어레이 기판을 Ⅰ-Ⅰ'선을 따라 절단하여 도시한 단면도이다.1 is a plan view illustrating a conventional thin film transistor array substrate, and FIG. 2 is a cross-sectional view of the thin film transistor array substrate illustrated in FIG. 1 taken along the line II ′.

도 1 및 도 2에 도시된 박막 트랜지스터 어레이 기판은 하부기판(42) 위에 게이트 절연막(44)을 사이에 두고 교차하게 형성된 게이트 라인(2) 및 데이터 라인(4)과, 그 교차부마다 형성된 박막 트랜지스터(Thin Film Transistor ; 이하 "TFT" 라 함)(6)와, 그 교차구조로 마련된 셀영역에 형성된 화소 전극(18)을 구비한다. 그리고, TFT 어레이 기판은 화소전극(18)과 이전단 게이트 라인(2)의 중첩부에 형성된 스토리지 캐패시터(20)와, 게이트 라인(2)에 접속되는 게이트 패드부(도시하지 않음)와, 데이터 라인(4)에 접속되는 데이터 패드부(도시하지 않음)를 구비한다. The thin film transistor array substrate shown in FIGS. 1 and 2 includes a gate line 2 and a data line 4 intersecting each other with a gate insulating film 44 interposed on the lower substrate 42, and a thin film formed at each intersection thereof. A transistor (Thin Film Transistor, hereinafter referred to as " TFT ") 6 and a pixel electrode 18 formed in a cell region provided in a cross structure thereof are provided. The TFT array substrate includes a storage capacitor 20 formed at an overlapping portion of the pixel electrode 18 and the previous gate line 2, a gate pad portion (not shown) connected to the gate line 2, and data. A data pad portion (not shown) connected to the line 4 is provided.

TFT(6)는 게이트 라인(2)에 접속된 게이트 전극(8)과, 데이터 라인(4)에 접속된 소스 전극(10)과, 화소 전극(16)에 접속된 드레인 전극(12)과, 게이트 전극(8)과 중첩되고 소스 전극(10)과 드레인 전극(12) 사이에 채널을 형성하는 활성층(14)을 구비한다. 활성층(14)은 스토리지 상부전극(22), 데이터 라인(4), 소스 전극(10) 및 드레인 전극(12)과 중첩되게 형성되고 소스 전극(10)과 드레인 전극(12) 사이의 채널부를 더 포함한다. 활성층(14) 위에는 스토리지 전극(22), 데이터 라인(4), 소스 전극(10) 및 드레인 전극(12)과 오믹접촉을 위한 오믹접촉층(48)이 더 형성된다. The TFT 6 includes a gate electrode 8 connected to the gate line 2, a source electrode 10 connected to the data line 4, a drain electrode 12 connected to the pixel electrode 16, The active layer 14 overlaps the gate electrode 8 and forms a channel between the source electrode 10 and the drain electrode 12. The active layer 14 is formed to overlap the storage upper electrode 22, the data line 4, the source electrode 10, and the drain electrode 12, and further has a channel portion between the source electrode 10 and the drain electrode 12. Include. An ohmic contact layer 48 for ohmic contact with the storage electrode 22, the data line 4, the source electrode 10, and the drain electrode 12 is further formed on the active layer 14.

이러한 TFT(6)는 게이트 라인(2)에 공급되는 게이트 신호에 응답하여 데이터 라인(4)에 공급되는 화소전압 신호가 화소 전극(18)에 충전되어 유지되게 한다. The TFT 6 causes the pixel voltage signal supplied to the data line 4 to be charged and held in the pixel electrode 18 in response to the gate signal supplied to the gate line 2.

화소전극(18)은 보호막(50)을 관통하는 제1 컨택홀(16)을 통해 TFT(6)의 드레인 전극(12)과 접속된다. 화소 전극(18)은 충전된 화소전압에 의해 도시하지 않은 상부 기판에 형성되는 공통 전극과 전위차를 발생시키게 된다. 이 전위차에 의해 TFT 어레이 기판과 컬러필터 어레이 기판 사이에 위치하는 액정이 유전 이방성에 의해 회전하게 되며 도시하지 않은 광원으로부터 화소전극(18)을 경유하여 입사 되는 광을 상부 기판 쪽으로 투과시키게 된다. The pixel electrode 18 is connected to the drain electrode 12 of the TFT 6 through the first contact hole 16 penetrating the protective film 50. The pixel electrode 18 generates a potential difference from the common electrode formed on the upper substrate (not shown) by the charged pixel voltage. Due to this potential difference, the liquid crystal positioned between the TFT array substrate and the color filter array substrate is rotated by dielectric anisotropy, and transmits light incident through the pixel electrode 18 from the light source (not shown) toward the upper substrate.

스토리지 캐패시터(20)는 전단 게이트라인(2)과, 그 게이트라인(2)과 게이트 절연막(44), 활성층(14) 및 오믹접촉층(48)을 사이에 두고 중첩되는 스토리지 상부전극(22)과, 그 스토리지 상부전극(22)과 보호막(50)을 사이에 두고 중첩됨과 아울러 그 보호막(50)에 형성된 제2 컨택홀(24)을 경유하여 접속된 화소전극(22)으로 구성된다. 이러한 스토리지 캐패시터(20)는 화소 전극(18)에 충전된 화소전압이 다음 화소전압이 충전될 때까지 유지되도록 도움을 주게 된다.The storage capacitor 20 overlaps the front gate line 2 with the gate line 2 interposed therebetween with the gate insulating layer 44, the active layer 14, and the ohmic contact layer 48 interposed therebetween. And the pixel electrode 22 which is overlapped with the storage upper electrode 22 and the passivation layer 50 interposed therebetween and connected via the second contact hole 24 formed in the passivation layer 50. The storage capacitor 20 helps the pixel voltage charged in the pixel electrode 18 to be maintained until the next pixel voltage is charged.

게이트 라인(2)은 게이트 패드부(도시하지 않음)를 통해 게이트 드라이버와 접속되고 데이터 라인(4)은 데이터 패드부(도시하지 않음)를 통해 데이터 드라이버와 접속된다. The gate line 2 is connected to the gate driver through a gate pad portion (not shown), and the data line 4 is connected to the data driver through a data pad portion (not shown).

한편, 게이트 라인(2)과 데이터 라인(4) 사이에 기생 캐패시터를 줄이기 위해 도 3에 도시된 바와 같이 데이터 라인(4)과 중첩되는 영역에서 부분적으로 작은 선폭을 갖는 게이트 라인(2)을 구비하는 박막 트랜지스터 어레이 기판이 제시된 바 있다. Meanwhile, in order to reduce the parasitic capacitor between the gate line 2 and the data line 4, as shown in FIG. 3, a gate line 2 having a small line width is partially provided in the region overlapping with the data line 4. A thin film transistor array substrate has been presented.

이러한, 종래 도 1 및 도 3에 도시된 박막 트랜지스터 어레이 기판은 게이트 라인(2)과 데이터 라인(4)의 중첩영역에서 도 4에 도시된 바와 같이 데이터 라인(4)이 부분적으로 파손되어 데이터 신호가 정상적으로 인가되지 않거나 심할 경우 데이터 라인이 절단되는 등의 데이터 라인 불량(A)이 발생된다. In the thin film transistor array substrate shown in FIGS. 1 and 3, the data line 4 is partially damaged as shown in FIG. 4 in the overlapping region of the gate line 2 and the data line 4, thereby causing a data signal. Is not normally applied or is severe, a data line failure A such as a data line is cut is generated.

이러한 불량은 다음과 같은 원인에 기인한 것으로 추정되고 있다. This defect is estimated to be due to the following causes.

도 5를 참조하면, 기판(42) 상에 게이트 라인, 게이트 전극 등의 게이트 패 턴(미도시)이 형성된 후 게이트 절연막(44), 비정질 실리콘층(14a), n+ 비정질 실리콘층(48a), 그리고 소스/드레인 금속층(4a)이 순차적으로 된다. 여기서, 비정질 실리콘층(14a) 및 n+ 비정질 실리콘층(48a)은 동일한 챔버내에서 형성됨에 반해 소스/드레인 금속층(4a)은 다른 챔버내에서 형성된다. 이에 따라, n+ 비정질 실리콘층(48a) 상에 유기물 또는 이물(88) 등이 잔존하는 경우가 빈번히 발생된다. 이후, 소스/드레인 금속층(4a)이 증착된 후 포토레지스트(PR) 공정 및 식각공정에 의해 패터닝되면서 소스/드레인 금속층(4a)이 과식각 됨과 아울러 게이트 라인에 의한 단차에 의해 도 4에 도시된 바와 같은 불량(A)이 발생되는 것으로 추정된다. 이에 따라, 이를 해결할 수 있는 방안이 절실히 요구된다.
Referring to FIG. 5, after a gate pattern (not shown) such as a gate line or a gate electrode is formed on a substrate 42, the gate insulating layer 44, the amorphous silicon layer 14a, the n + amorphous silicon layer 48a, The source / drain metal layer 4a is sequentially formed. Here, the amorphous silicon layer 14a and the n + amorphous silicon layer 48a are formed in the same chamber, while the source / drain metal layer 4a is formed in the other chamber. Accordingly, a case where an organic substance or a foreign substance 88 and the like remain on the n + amorphous silicon layer 48a frequently occurs. Subsequently, the source / drain metal layer 4a is deposited and then patterned by a photoresist (PR) process and an etching process, and the source / drain metal layer 4a is overetched and a step by a gate line is illustrated in FIG. 4. It is estimated that the defect A as described above occurs. Accordingly, a solution to this problem is urgently required.

따라서, 본 발명의 목적은 데이터 라인이 손상되더라도 정상적인 데이터 신호가 인가될 수 있는 박막트랜지스터 어레이 기판 및 그 제조방법을 제공하는 것이다.
Accordingly, an object of the present invention is to provide a thin film transistor array substrate and a method of manufacturing the same, in which a normal data signal can be applied even if a data line is damaged.

상기 목적을 달성하기 위하여, 본 발명에 따른 박막 트랜지스터 어레이 기판은 기판 상에 서로 교차되게 형성된 게이트 라인 및 데이터 라인과; 상기 게이트 라인과 데이터 라인의 교차영역 중 상기 게이트 라인의 적어도 일변과 중첩되게 위치함과 아울러 상기 데이터 라인과 접속되는 적어도 하나의 더미패턴을 구비하는 것을 특징으로 한다.In order to achieve the above object, the thin film transistor array substrate according to the present invention comprises a gate line and a data line formed to cross each other on the substrate; And at least one dummy pattern positioned to overlap at least one side of the gate line among intersection regions of the gate line and the data line, and connected to the data line.

상기 적어도 하나의 더미 패턴은 상기 데이터 라인에서 좌우로 신장된 것을 특징으로 한다.The at least one dummy pattern may extend from side to side in the data line.

상기 적어도 하나의 더미 패턴은 상기 게이트 라인과 나란한 것을 특징으로 한다. The at least one dummy pattern may be parallel to the gate line.

상기 적어도 하나의 더미패턴은 상기 데이터 라인의 일측에서 신장되어 바이패스(bypass) 형태로 상기 데이터 라인에 접속된 것을 특징으로 한다.The at least one dummy pattern extends from one side of the data line and is connected to the data line in a bypass form.

상기 데이터 라인과 상기 더미패턴은 동일물질인 것을 특징으로 한다.The data line and the dummy pattern may be made of the same material.

상기 더미 패턴은 보호막을 관통하는 접촉홀을 통해 상기 데이터 라인과 접촉되며, 상기 접촉홀의 폭은 상기 데이터 라인의 선폭보다 넓게 형성된 것을 특징으로 한다.The dummy pattern is in contact with the data line through a contact hole passing through the passivation layer, and the width of the contact hole is wider than the line width of the data line.

상기 더미 패턴은 상기 데이터 라인을 덮도록 형성된 것을 특징으로 한다.The dummy pattern may be formed to cover the data line.

상기 게이트라인 및 데이터라인에 의해 정의되는 화소영역에 형성되는 화소전극을 구비하고, 상기 더미 패턴은 상기 화소전극과 동일물질인 것을 특징으로 한다.And a pixel electrode formed in the pixel region defined by the gate line and the data line, wherein the dummy pattern is made of the same material as the pixel electrode.

상기 게이트 라인 및 데이터 라인의 교차영역에 위치하는 박막 트랜지스터를 더 구비하는 것을 특징으로 한다.And a thin film transistor positioned at an intersection of the gate line and the data line.

상기 게이트 라인은 상기 데이터 라인과 중첩영역에서 부분적으로 선폭이 작은 것을 특징으로 한다.The gate line may have a small line width partially overlapping the data line.

상기 목적 외에 본 발명의 다른 목적 및 이점들은 첨부 도면을 참조한 본 발 명의 바람직한 실시 예에 대한 설명을 통하여 명백하게 드러나게 될 것이다. Other objects and advantages of the present invention in addition to the above object will become apparent from the description of the preferred embodiment of the present invention with reference to the accompanying drawings.

이하, 본 발명의 바람직한 실시 예들을 도 6 내지 도 11를 참조하여 상세하게 설명하기로 한다. Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to FIGS. 6 to 11.

도 6은 본 발명의 제1 실시 예에 따른 TFT 어레이 기판을 도시한 평면도이고, 도 7은 도 5에 도시된 TFT 어레이 기판을 Ⅱ-Ⅱ'선을 따라 절단하여 도시한 단면도이다. 6 is a plan view illustrating a TFT array substrate according to a first embodiment of the present invention, and FIG. 7 is a cross-sectional view of the TFT array substrate illustrated in FIG. 5 taken along a line II-II '.

도 6 및 도 7에 도시된 박막 트랜지스터 어레이 기판은 하부기판(142) 위에 게이트 절연막(144)을 사이에 두고 교차하게 형성된 게이트 라인(102) 및 데이터 라인(104)과, 그 교차부마다 형성된 박막 트랜지스터(Thin Film Transistor ; 이하 "TFT"라 함)(106)와, 그 교차구조로 마련된 셀영역에 형성된 화소 전극(118)을 구비한다. 그리고, TFT 어레이 기판은 화소전극(118)과 이전단 게이트 라인(102)의 중첩부에 형성된 스토리지 캐패시터(120)와, 게이트 라인(102)에 접속되는 게이트 패드부(도시하지 않음)와, 데이터 라인(104)에 접속되는 데이터 패드부(도시하지 않음)를 구비한다. The thin film transistor array substrate illustrated in FIGS. 6 and 7 includes a gate line 102 and a data line 104 formed to intersect on a lower substrate 142 with a gate insulating layer 144 interposed therebetween, and a thin film formed at each intersection thereof. A transistor (Thin Film Transistor) (hereinafter referred to as " TFT ") 106 and a pixel electrode 118 formed in a cell region provided in a cross structure thereof are provided. The TFT array substrate includes a storage capacitor 120 formed at an overlapping portion of the pixel electrode 118 and the previous gate line 102, a gate pad portion (not shown) connected to the gate line 102, and data. A data pad portion (not shown) connected to the line 104 is provided.

TFT(106)는 게이트 라인(102)에 접속된 게이트 전극(108)과, 데이터 라인(104)에 접속된 소스 전극(110)과, 화소 전극(116)에 접속된 드레인 전극(112)과, 게이트 전극(108)과 중첩되고 소스 전극(110)과 드레인 전극(112) 사이에 채널을 형성하는 활성층(114)을 구비한다. 활성층(114)은 스토리지 상부전극(122), 데이터 라인(104), 소스 전극(1010) 및 드레인 전극(112)과 중첩되게 형성되고 소스 전극(110)과 드레인 전극(112) 사이의 채널부를 더 포함한다. 활성층(114) 위에는 스토 리지 전극(122), 데이터 라인(104), 소스 전극(110) 및 드레인 전극(112)과 오믹접촉을 위한 오믹접촉층(148)이 더 형성된다. The TFT 106 includes a gate electrode 108 connected to the gate line 102, a source electrode 110 connected to the data line 104, a drain electrode 112 connected to the pixel electrode 116, The active layer 114 overlaps the gate electrode 108 and forms a channel between the source electrode 110 and the drain electrode 112. The active layer 114 is formed to overlap the storage upper electrode 122, the data line 104, the source electrode 1010, and the drain electrode 112, and further has a channel portion between the source electrode 110 and the drain electrode 112. Include. An ohmic contact layer 148 for ohmic contact with the storage electrode 122, the data line 104, the source electrode 110, and the drain electrode 112 is further formed on the active layer 114.

이러한 TFT(106)는 게이트 라인(102)에 공급되는 게이트 신호에 응답하여 데이터 라인(104)에 공급되는 화소전압 신호가 화소 전극(118)에 충전되어 유지되게 한다. The TFT 106 causes the pixel voltage signal supplied to the data line 104 to be charged and held in the pixel electrode 118 in response to the gate signal supplied to the gate line 102.

화소전극(118)은 보호막(150)을 관통하는 제1 컨택홀(116)을 통해 TFT(106)의 드레인 전극(112)과 접속된다. 화소 전극(118)은 충전된 화소전압에 의해 도시하지 않은 상부 기판에 형성되는 공통 전극과 전위차를 발생시키게 된다. 이 전위차에 의해 TFT 어레이 기판과 컬러필터 어레이 기판 사이에 위치하는 액정이 유전 이방성에 의해 회전하게 되며 도시하지 않은 광원으로부터 화소전극(118)을 경유하여 입사되는 광을 상부 기판 쪽으로 투과시키게 된다. The pixel electrode 118 is connected to the drain electrode 112 of the TFT 106 through the first contact hole 116 penetrating the protective film 150. The pixel electrode 118 generates a potential difference with the common electrode formed on the upper substrate (not shown) by the charged pixel voltage. Due to this potential difference, the liquid crystal positioned between the TFT array substrate and the color filter array substrate is rotated by dielectric anisotropy and transmits the light incident through the pixel electrode 118 from the light source (not shown) toward the upper substrate.

스토리지 캐패시터(120)는 전단 게이트라인(102)과, 그 게이트라인(102)과 게이트 절연막(144), 활성층(114) 및 오믹접촉층(148)을 사이에 두고 중첩되는 스토리지 상부전극(122)과, 그 스토리지 상부전극(122)과 보호막(150)을 사이에 두고 중첩됨과 아울러 그 보호막(150)에 형성된 제2 컨택홀(124)을 경유하여 접속된 화소전극(122)으로 구성된다. 이러한 스토리지 캐패시터(120)는 화소 전극(118)에 충전된 화소전압이 다음 화소전압이 충전될 때까지 유지되도록 도움을 주게 된다. The storage capacitor 120 overlaps the front gate line 102 with the gate line 102 and the gate insulating layer 144, the active layer 114, and the ohmic contact layer 148 interposed therebetween. And the pixel electrode 122 that overlaps with the storage upper electrode 122 and the passivation layer 150 therebetween and is connected via the second contact hole 124 formed in the passivation layer 150. The storage capacitor 120 helps to maintain the pixel voltage charged in the pixel electrode 118 until the next pixel voltage is charged.

게이트 라인(102)과 데이터 라인(104)은 서로 교차되게 형성되고, 게이트 라인(102)과 데이터 라인(104)의 교차영역에서 상기 게이트 라인(102)의 적어도 일변과 중첩되게 위치함과 아울러 상기 데이터 라인(104)과 접속되는 적어도 하나의 더 미패턴(105)이 구비된다. 이 더미 패턴(105)은 데이터 라인(104)에서 좌우로 신장됨과 아울러 상기 게이트 라인(102)과 나란하게 형성된다. The gate line 102 and the data line 104 are formed to cross each other, and are positioned to overlap at least one side of the gate line 102 at the intersection of the gate line 102 and the data line 104. At least one dummy pattern 105 connected to the data line 104 is provided. The dummy pattern 105 extends from side to side in the data line 104 and is formed in parallel with the gate line 102.

이러한, 더미 패턴(105)은 데이터 라인(104)에 불량이 발생되더라도 데이터 신호가 정상적으로 각 화소에 인가될 수 있게 하는 역할을 한다. 즉, 데이터 라인(104)에 단선 등의 불량이 일어나더라도 데이터 라인(104)에서 신장된 더미 패턴(105)에 의해 데이터 신호가 정상적으로 인가되게 된다. The dummy pattern 105 serves to allow the data signal to be normally applied to each pixel even when a defect occurs in the data line 104. That is, even if a defect such as disconnection occurs in the data line 104, the data signal is normally applied by the dummy pattern 105 extended from the data line 104.

한편, 게이트 라인은 도 8에 도시된 바와 같이 데이터 라인(104)과 중첩되는 영역에서 부분적으로 선폭이 작게 형성될 수 도 있다.Meanwhile, as illustrated in FIG. 8, the gate line may be formed to have a small line width in an area overlapping the data line 104.

이와 같이, 본 발명의 제1 실시예에 따른 박막 트랜지스터 어레이 기판은 상기 게이트 라인(102)과 데이터 라인(104)의 교차영역 중 상기 게이트 라인(102)의 적어도 일변과 중첩되게 위치함과 아울러 상기 데이터 라인(104)에서 좌우로 신장된 더미 패턴(105)이 구비된다. 이에 따라, 데이터 라인(104)이 손상되더라도 더미 패턴(105)을 통해 데이터 신호가 정상적으로 각 화소에 인가될 수 있게 된다. As described above, the thin film transistor array substrate according to the first exemplary embodiment of the present invention is positioned to overlap at least one side of the gate line 102 among the intersections of the gate line 102 and the data line 104. A dummy pattern 105 extending from side to side in the data line 104 is provided. Accordingly, even if the data line 104 is damaged, the data signal can be normally applied to each pixel through the dummy pattern 105.

도 9는 본 발명의 제2 실시예에 따른 박막 트랜지스터 어레이 기판의 일부분을 나타내는 도면이다. 9 illustrates a portion of a thin film transistor array substrate according to a second embodiment of the present invention.

도 9에 도시된 TFT 어레이 기판은 도 6에 도시된 박막 트랜지스터 어레이 기판 비교하여 더미 패턴(107)이 데이터 라인(104)의 좌우 중 어느 하나에서 신장되어 데이터 라인(104)의 일측을 우회하도록 즉, 바이패스(bypass) 형태로 형성된 것을 제외하고는 동일한 구성요소들을 가지게 되므로 도 6과 동일한 구성요소들에 대해서는 동일번호를 부여하고 상세한 설명은 생략하기로 한다. The TFT array substrate shown in FIG. 9 is compared with the thin film transistor array substrate shown in FIG. 6 such that the dummy pattern 107 extends on either of the left and right sides of the data line 104 to bypass one side of the data line 104. Since they have the same components except those formed in a bypass form, the same components as in FIG. 6 are assigned the same numbers, and detailed description thereof will be omitted.

도 9에 도시된 더미 패턴(107)은 데이터 라인(104)에서 신장되어 다시 데이터 라인(104)에 접속되는 바이패스(bypass) 형태로 형성된다. 이에 따라, 데이터 라인(104)이 손상되더라도 더미 패턴(107)을 통해 데이터 신호가 정상적으로 각 화소에 인가될 수 있게 된다. 본 발명의 제2 실시예에서도 게이트 라인(102)은 데이터 라인(104)과 중첩되는 영역에서 부분적으로 선폭이 작게 형성될 수 도 있다. The dummy pattern 107 illustrated in FIG. 9 is formed in a bypass form that extends from the data line 104 and is connected to the data line 104 again. Accordingly, even if the data line 104 is damaged, the data signal can be normally applied to each pixel through the dummy pattern 107. In the second embodiment of the present invention, the gate line 102 may be formed to have a smaller line width in an area overlapping the data line 104.

도 10은 본 발명의 제3 실시예에 따른 박막 트랜지스터 어레이 기판의 일부를 나타내는 도면이고, 도 11은 도 10의 Ⅲ-Ⅲ'선을 절단하여 도시한 단면도이다.FIG. 10 is a view illustrating a portion of a thin film transistor array substrate according to a third exemplary embodiment of the present invention, and FIG. 11 is a cross-sectional view taken along line III-III ′ of FIG. 10.

도 10 및 도 11에 도시된 TFT 어레이 기판은 도 6에 도시된 박막 트랜지스터 어레이 기판 비교하여 더미 패턴(107)이 보호막(150)을 관통하는 제3 컨택홀(121)을 통해 데이터 라인(104)을 덮도록 형성되는 것을 제외하고는 동일한 구성요소들을 가지게 되므로 도 6과 동일한 구성요소들에 대해서는 동일번호를 부여하고 상세한 설명은 생략하기로 한다. The TFT array substrate shown in FIGS. 10 and 11 has a data line 104 through the third contact hole 121 through which the dummy pattern 107 penetrates through the passivation layer 150 in comparison with the thin film transistor array substrate shown in FIG. 6. Since the same components are provided except to cover the same components, the same components as in FIG. 6 are given the same reference numerals, and detailed description thereof will be omitted.

도 10 및 도 11에 도시된 더미 패턴(119)은 게이트 라인(102)과 데이터 라인(104)의 교차영역 중 상기 게이트 라인(102)의 적어도 일변과 중첩되게 위치함과 아울러 상기 데이터 라인(104)을 덮도록 형성된다. 제3 접촉홀(121)의 선폭은 상기 데이터 라인(104)의 선폭보다 넓게 형성됨으로써 제3 접촉홀(121)을 통해 상기 데이터 라인(104)과 접속되는 더미 패턴(119)은 데이터 라인(104)을 덮도록 형성된다. 따라서, 데이터 라인(104)이 손상되더라도 데이터 라인 위에 위치하는 더미 패턴(119)을 통해 데이터 신호가 정상적으로 각 화소에 인가될 수 있게 된다. 여기서, 더미 패턴(119)은 화소전극(118)과 동일물질로 동시에 형성된다. 본 발명의 제 3 실시예에서도 게이트 라인(102)은 데이터 라인(104)과 중첩되는 영역에서 부분적으로 선폭이 작게 형성될 수 도 있다.
10 and 11, the dummy pattern 119 illustrated in FIG. 10 and 11 overlaps at least one side of the gate line 102 among the intersections of the gate line 102 and the data line 104, and the data line 104. ) Is formed to cover. Since the line width of the third contact hole 121 is wider than the line width of the data line 104, the dummy pattern 119 connected to the data line 104 through the third contact hole 121 may have a data line 104. ) Is formed to cover. Therefore, even if the data line 104 is damaged, the data signal can be normally applied to each pixel through the dummy pattern 119 positioned on the data line. Here, the dummy pattern 119 is simultaneously formed of the same material as the pixel electrode 118. In the third embodiment of the present invention, the gate line 102 may be formed to have a smaller line width in an area overlapping the data line 104.

상술한 바와 같이, 본 발명에 따른 박막 트랜지스터 어레이 기판은 게이트 라인과 데이터 라인의 교차영역 중 상기 게이트 라인의 적어도 일변과 중첩되게 위치함과 아울러 상기 데이터 라인과 접속되는 적어도 하나의 더미패턴이 구비된다. 이에 따라, 데이터 라인에 단선 등의 불량이 일어나더라도 데이터 라인에 접속된 더미 패턴에 의해 데이터 신호가 정상적으로 각 화소에 인가될 수 있게 된다. As described above, the thin film transistor array substrate according to the present invention includes at least one dummy pattern connected to the data line while overlapping at least one side of the gate line among intersecting regions of the gate line and the data line. . Accordingly, even if a defect such as disconnection occurs in the data line, the data signal can be normally applied to each pixel by the dummy pattern connected to the data line.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다Those skilled in the art will appreciate that various changes and modifications can be made without departing from the technical spirit of the present invention.

따라서, 본 발명의 기술적범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.Therefore, the technical scope of the present invention should not be limited to the contents described in the detailed description of the specification but should be defined by the claims.

Claims

A gate line and a data line formed to cross each other on the substrate;

And at least one dummy pattern positioned to overlap at least one side of the gate line among intersection regions of the gate line and the data line, and connected to the data line,

The at least one dummy pattern is parallel to the gate line and integrally formed with the data line, and when a failure occurs in the data line, a data signal is supplied in place of the defective data line.

And the gate line is partially reduced in line overlapping with the data line.

The method of claim 1,

And the at least one dummy pattern extends from side to side in the data line.

delete

The method of claim 1,

And the at least one dummy pattern extends from one side of the data line and is connected to the data line in a bypass form.

The method of claim 1,

The data line and the dummy pattern is a thin film transistor array substrate, characterized in that the same material.

delete

The method of claim 1,

And a pixel electrode formed in the pixel region defined by the gate line and the data line.

The method of claim 1,

And a thin film transistor positioned at an intersection of the gate line and the data line.

delete