JP2020109449A - Liquid crystal display panel and liquid crystal display device - Google Patents
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Abstract
Description
本発明は液晶表示パネルに関し、特に、表示領域が非矩形の液晶表示パネルに関する。 The present invention relates to a liquid crystal display panel, and more particularly to a liquid crystal display panel having a non-rectangular display area.
今日、液晶、エレクトロルミネセンス等の原理を利用した薄型で平板な表示パネルは、表示装置に多く使用されている。これらの表示装置の代表である液晶表示装置は、薄型、軽量だけでなく、低電圧駆動できるという特徴を有している。 2. Description of the Related Art Today, thin and flat display panels utilizing the principles of liquid crystal, electroluminescence, etc. are widely used in display devices. A liquid crystal display device, which is a typical example of these display devices, has characteristics that it can be driven at a low voltage in addition to being thin and lightweight.
特に、薄膜トランジスタ（Thin Film Transistor：ＴＦＴ）型液晶表示装置は、各画素がスイッチングデバイスであるＴＦＴで点灯制御され、各画素が独立して液晶を駆動する電圧を保持できるので、クロストークの少ない高画質な表示が可能である。また、ＴＦＴのＯＮ、ＯＦＦを制御するゲート配線（走査配線）と、画像データ入力用のソース配線（信号配線）が互いに直交するように配置され、通常はゲート配線とソース配線に囲まれた領域に１つの画素が形成されるので、複数の画素がマトリックス状（アレイ状）に配列されることとなる。 In particular, in a thin film transistor (TFT) type liquid crystal display device, each pixel is controlled to be turned on by a TFT which is a switching device, and each pixel can independently hold a voltage for driving liquid crystal. Display with high image quality is possible. Further, a gate wiring (scanning wiring) for controlling ON/OFF of the TFT and a source wiring (signal wiring) for inputting image data are arranged so as to be orthogonal to each other, and usually a region surrounded by the gate wiring and the source wiring. Since one pixel is formed in each pixel, a plurality of pixels are arranged in a matrix (array).
液晶表示装置では、複数の画素がマトリックス状に配置された表示領域を有するＴＦＴアレイ基板と、カラーフィルタ（ＣＦ）が配置されるカラーフィルタ基板との間に液晶層が形成される。 In a liquid crystal display device, a liquid crystal layer is formed between a TFT array substrate having a display area in which a plurality of pixels are arranged in a matrix and a color filter substrate on which a color filter (CF) is arranged.
ＴＦＴアレイ基板は、表示領域と、表示領域に接する非表示領域である額縁領域を有している。ＴＦＴアレイ基板上の額縁領域には、ゲート信号およびソース信号を表示領域へ伝達するための引き回し配線、表示パネルの状態で駆動して、検査するための検査回路、静電気に対する保護回路の他に、表示パネルを駆動するためのＩＣ（集積回路）およびＦＰＣ（Flexible Printed Circuit）などの回路部材を実装する為の端子など、表示パネルを駆動し、品質を確保するための重要な機能を有する構成を作り込む。 The TFT array substrate has a display area and a frame area which is a non-display area in contact with the display area. In the frame area on the TFT array substrate, in addition to routing wiring for transmitting a gate signal and a source signal to the display area, an inspection circuit for driving and inspecting by driving in the state of the display panel, a protection circuit against static electricity, A configuration having important functions for driving the display panel and ensuring quality, such as terminals for mounting circuit members such as IC (integrated circuit) and FPC (Flexible Printed Circuit) for driving the display panel. Build in.
ＩＣから表示領域へのゲート信号の入力方法としては、通常、ＴＦＴアレイ基板の一辺にゲートＩＣを実装し、そこからゲート配線にゲート信号を入力する。このような構成では、ゲート信号の入力側に保護回路、その反対側に検査回路を配置するなどし、額縁全体が大きくならないように額縁内での各構成の配置を決めている。 As a method of inputting a gate signal from the IC to the display area, a gate IC is usually mounted on one side of the TFT array substrate, and a gate signal is input from there to a gate wiring. In such a structure, a protection circuit is arranged on the input side of the gate signal and an inspection circuit is arranged on the opposite side, and the arrangement of each structure in the frame is determined so that the entire frame does not become large.
近年、薄型表示装置が主流になるにつれて、要求される製品の機能、形態も多様化している。表示領域の形状も従来の正方形、長方形のような矩形状でなく、円形、楕円形、多角形（矩形は除く）等の様々な非矩形の表示領域を有する薄型表示装置の要求が生じている。上述のような要望のある表示装置として、例えば、携帯端末用表示装置、車載用表示装置などが挙げられる。 In recent years, as thin display devices have become mainstream, required functions and forms of products have diversified. There is a demand for a thin display device having various non-rectangular display areas such as a circular shape, an elliptical shape, and a polygonal shape (excluding a rectangular shape), instead of a rectangular shape such as a conventional square shape and a rectangular shape. .. Examples of the above-mentioned demanded display devices include mobile terminal display devices and vehicle-mounted display devices.
表示領域が非矩形の場合、特に表示領域に切り欠き部が設けられるような形状の場合は、ゲート配線が途中で途切れるように配置される場合もある。そのため、ゲート信号をＴＦＴアレイ基板の一辺側からだけでなく、対向する辺側からも入力する場合がある。この場合、検査回路、静電気保護回路は、ゲートＩＣが実装されたそれぞれの辺側に配置する必要が生じる。 When the display area is non-rectangular, particularly when the display area has a notch, the gate wiring may be arranged so as to be interrupted in the middle. Therefore, the gate signal may be input not only from one side of the TFT array substrate but also from the opposite side. In this case, the inspection circuit and the electrostatic protection circuit need to be arranged on the respective sides on which the gate IC is mounted.
特許文献１の図１には、従来の検査回路が開示されており、額縁領域に複数のトランジスタで構成される検査回路が設けられている。
FIG. 1 of
また、特許文献２の図９には、従来の静電気保護回路が開示されており、額縁領域に互いに逆向きに並列接続された２つのダイオードで構成される静電気保護回路が設けられている。 Further, FIG. 9 of Patent Document 2 discloses a conventional static electricity protection circuit, and a static electricity protection circuit including two diodes connected in parallel in opposite directions to each other is provided in a frame region.
表示領域が非矩形の液晶表示装置において、ゲート信号をＴＦＴアレイ基板の対向する２辺それぞれから入力する場合、特許文献１のように検査回路を配置し、加えて特許文献２のように静電気保護回路を配置した場合、検査回路を配置する領域に加えて静電気保護回路を配置する領域が必要となるので、額縁領域が拡大するといった問題があった。
In a liquid crystal display device having a non-rectangular display area, when a gate signal is input from each of two opposing sides of a TFT array substrate, an inspection circuit is arranged as in
本発明は上記のような問題を解決するためになされたものであり、額縁領域の拡大を抑制した液晶表示パネルを提供することを目的とする。 The present invention has been made to solve the above problems, and an object of the present invention is to provide a liquid crystal display panel in which expansion of a frame region is suppressed.
本発明に係る液晶表示パネルは、互いに対向して配置された第１および第２の基板と、前記第１および第２の基板の間に封止された液晶層と、を備えた液晶表示パネルであって、前記第１の基板は、主面上にゲート配線およびソース配線が互いに交差するように配置され、隣接する前記ゲート配線と前記ソース配線とで囲まれる領域に設けられた画素がマトリックス状に配列された表示領域と、該表示領域に接する非表示領域と、前記非表示領域に設けられ、静電気に対する保護回路および前記画素の点灯検査のための検査回路と、を備え、前記検査回路は、前記ゲート配線と交差する第１および第２のゲート検査信号線と、前記ゲート配線と前記第１のゲート検査信号線との間に接続された第１のトランジスタを有し、前記第１のトランジスタは、ゲート電極が前記第２のゲート検査信号線に接続され、前記保護回路は、前記ゲート配線と前記第１のゲート検査信号線との間に接続された第２のトランジスタと、前記ゲート配線と前記第１のゲート検査信号線との間に接続された第３のトランジスタと、を有し、前記第２のトランジスタは、前記ゲート電極が前記ゲート配線に接続され、前記第３のトランジスタは、前記ゲート電極が前記第１のゲート検査信号線に接続され、前記第１〜第３のトランジスタは、前記第１のゲート検査信号線と前記第２のゲート検査信号線との間に配設される。 A liquid crystal display panel according to the present invention includes a first and a second substrate arranged to face each other, and a liquid crystal layer sealed between the first and the second substrate. The first substrate is arranged such that gate wirings and source wirings intersect each other on the main surface, and pixels provided in a region surrounded by the adjacent gate wirings and source wirings are arranged in a matrix. An inspection circuit provided in the non-display area, a protection circuit against static electricity and an inspection circuit for inspecting lighting of the pixel, Has first and second gate inspection signal lines intersecting with the gate wiring, and a first transistor connected between the gate wiring and the first gate inspection signal line. The transistor has a gate electrode connected to the second gate inspection signal line, and the protection circuit includes a second transistor connected between the gate wiring and the first gate inspection signal line; A third transistor connected between the gate line and the first gate inspection signal line, wherein the second transistor has the gate electrode connected to the gate line and the third transistor. The transistor has the gate electrode connected to the first gate inspection signal line, and the first to third transistors are provided between the first gate inspection signal line and the second gate inspection signal line. It is arranged.
本発明に係る液晶表示パネルによれば、保護回路および検査回路を構成する第１〜第３のトランジスタが、第１のゲート検査信号線と前記第２のゲート検査信号線との間に配設され、第１のゲート検査信号線とゲート配線との間に、第２および第３のトランジスタが双方向のダイオード接続となるように接続されるので、ゲート配線に侵入した静電気は第２のトランジスタを通って第１のゲート検査信号線に流れ、第１のゲート検査信号線に侵入した静電気は第３のトランジスタを通ることで減衰する。このように、第１のゲート検査信号線をショートリング配線として使用することで、ショートリング配線が不要となり、保護回路および検査回路を非表示領域に設ける場合でも、額縁領域の拡大を抑制できる。 According to the liquid crystal display panel of the present invention, the first to third transistors forming the protection circuit and the inspection circuit are arranged between the first gate inspection signal line and the second gate inspection signal line. Since the second and third transistors are connected in a bidirectional diode connection between the first gate inspection signal line and the gate wiring, static electricity that has entered the gate wiring is generated by the second transistor. Static electricity that has flowed through the first gate inspection signal line and has entered the first gate inspection signal line is attenuated by passing through the third transistor. As described above, by using the first gate inspection signal line as the short ring wiring, the short ring wiring becomes unnecessary, and the enlargement of the frame area can be suppressed even when the protection circuit and the inspection circuit are provided in the non-display area.
＜実施の形態＞
＜装置構成＞
図１は、本発明に係る実施の形態の液晶表示パネル１０００の平面図である。図１に示すように液晶表示パネル１０００は、画像を表示する表示部に相当する表示領域１と、表示領域１に接する非表示領域である額縁領域２とを有する。ここでは一例として、額縁領域２は、表示領域１を囲むように設けられているものとする。
<Embodiment>
<Device configuration>
FIG. 1 is a plan view of a liquid
また、図１においては、ＴＦＴアレイ基板１００（第１の基板）と対向基板２００（第２の基板）とを重畳させて示しており、対向基板２００は少なくとも表示領域１と重畳するように配置されている。また、図示しないが、ＴＦＴアレイ基板１００と対向基板２００との間には、電気光学材料である液晶が封入されており、液晶が漏れないようにシール材で封止する等の公知の方法により封止されている。対向基板２００は、カラーフィルタが配置されるカラーフィルタ基板であるが、カラーフィルタ基板については、液晶表示パネルに一般的に用いられるもので構わないことから、詳細な説明は省略し、ＴＦＴアレイ基板１００の構成について説明を行う。
Further, in FIG. 1, the TFT array substrate 100 (first substrate) and the counter substrate 200 (second substrate) are shown in an overlapping manner, and the
図１においてＴＦＴアレイ基板１００の表示領域１内を水平方向（Ｘ方向）に延在するように複数のゲート配線４が設けられ、表示領域１内を垂直方向（Ｙ方向）に延在するように複数のソース配線５が設けられている。なお、ＴＦＴアレイ基板１００は、ゲート配線４に平行な２辺のうち、一方の辺は直線であるが、他方の辺は、中央部が内側に台形上に後退した切り欠き部ＮＰを有しており、表示領域１の平面視形状が非矩形となっている。これは対向基板２００も同様である。
In FIG. 1, a plurality of
複数のゲート配線４と複数のソース配線５とが互いに直交することにより区切られる領域が１つの画素ＰＸを構成する。各画素ＰＸには、ソース配線５の一部で構成されるソース電極および画素電極の一部で構成されるドレイン電極、ゲート配線４の一部で構成されるゲート電極を有する薄膜トランジスタ（ＴＦＴ）２８が設けられている。ＴＦＴ２８は、画像信号をオン、オフすることにより、表示領域１における画像の表示に寄与する。
A region defined by the plurality of
なお、図１においては便宜上、表示領域１と額縁領域２との間をＴＦＴアレイ基板１００の輪郭に沿うように描かれた１本の境界線で表わしているが、実際は必ずしもそのような境界線があるとは限らず、表示領域１は画素ＰＸが集合した領域と言うことができる。
Note that, in FIG. 1, for the sake of convenience, a single boundary line drawn along the contour of the
額縁領域２において、ソース配線５と平行な２辺側には、それぞれゲートＩＣ４１（ゲート駆動回路）が配され、ゲート配線４と平行な１辺であって切り欠き部ＮＰを有さない辺側には複数のソースＩＣ５１が配置されている。
In the frame area 2, a gate IC 41 (gate driving circuit) is arranged on each of two sides parallel to the
ゲートＩＣ４１およびソースＩＣ５１は、ＴＦＴアレイ基板１００上に設けられる端子（図示せず）とＣＯＧ（Chip On Glass）実装、ＣＯＦ（Chip on flexible-PCB）実装、ＴＣＰ（Tape carrier package）実装などにより接続される。
The
ここで、対向基板２００は、ゲートＩＣ４１およびソースＩＣ５１が実装される辺の額縁領域２を露出するようにＴＦＴアレイ基板１００よりも小さく形成されている。ゲートＩＣ４１およびソースＩＣ５１が実装されている辺以外の辺においては、対向基板２００とＴＦＴアレイ基板１００との端部は一致しているが、ＴＦＴアレイ基板１００の方が大きければ一致していなくとも良い。
Here, the
また、ゲートＩＣ４１およびソースＩＣ５１は、図示しない配線を介してフレキシブル基板であるＦＰＣ６１と電気的に接続される。また、ゲートＩＣ４１とソースＩＣ５１とは、ソースＩＣ５１が設けられた側のＴＦＴアレイ基板１００の端縁部に接続されたフレキシブル基板であるＦＰＣ６１を介して回路基板６２と電気的に接続される。液晶表示パネル１０００は、回路基板６２を介して液晶表示装置と信号のやり取りを行う。
Further, the
次に、各種の信号の経路について説明する。ゲートＩＣ４１から出力されるゲート信号は、ゲート引き回し配線２４を介して表示領域１内のゲート配線４に伝達される。図１に示す液晶表示パネル１０００では、一例として、表示領域１内にまで及ぶ切り欠き部ＮＰを有した形状であり、一部のゲート配線４が途中で途切れる構成となっている。このため、ＴＦＴアレイ基板１００の左右の額縁領域２にそれぞれゲートＩＣ４１を配置し、左右からゲート信号を入力している。一方、ソースＩＣ５１はソース引き回し配線２５を介してソース配線５と接続されており、ソース配線５に映像信号を供給する。
Next, the paths of various signals will be described. The gate signal output from the
また、図１に向かって左側の額縁領域２には、垂直方向に延在し、ゲート引き回し線２４と交差ずるゲート検査信号線Ｘ１、Ｘ２およびＸ３が設けられている。また、図１に向かって下側の額縁領域２には、水平方向に延在し、ソース引き回し配線２５と交差するソース検査信号線Ｙ１、Ｙ２およびＹ３が設けられ、また、ゲート検査信号線Ｘ１〜Ｘ３およびソース検査信号線Ｙ１〜Ｙ３がそれぞれ接続される複数の端子を有する検査パッド２６が設けられている。
Further, in the frame region 2 on the left side of FIG. 1, gate inspection signal lines X1, X2 and X3 extending in the vertical direction and intersecting with the
また、ゲート検査信号線Ｘ１〜Ｘ３の配設領域には、破線で囲まれる領域Ａにおいて、検査回路および静電気に対する保護回路（以後、静電気保護回路と呼称）が設けられているが、便宜的に図示は省略する。なお、図１では、検査回路および静電気保護回路は図１に向かって左側の額縁領域２に設けられるものとして示したが、図１に向かって右側の額縁領域にも設けられる。 Further, in the area where the gate inspection signal lines X1 to X3 are provided, an inspection circuit and a protection circuit against static electricity (hereinafter referred to as an electrostatic protection circuit) are provided in an area A surrounded by a broken line, but for convenience, Illustration is omitted. Note that in FIG. 1, the inspection circuit and the electrostatic protection circuit are illustrated as being provided in the frame region 2 on the left side in FIG. 1, but they are also provided in the frame region on the right side in FIG. 1.
以上説明した液晶表示パネル１０００は、回路基板６２を介して駆動用部材と接続され、また、液晶表示パネル１０００の主面の両側に、偏光板および位相差板等が必要に応じて取り付けられ、ＴＦＴアレイ基板１００の外側には、背面光源（バックライト）が設けられ、これらが取り付けられた液晶表示パネル１０００は、所定の筐体内に収納されて液晶表示装置が完成する。
The liquid
図２は、図１の領域Ａに形成される検査回路および静電気保護回路を示した回路図である。図２において、検査回路はゲート検査信号線Ｘ１〜Ｘ３、トランジスタ２８ａ１および２８ａ２（第１のトランジスタ）により構成され、静電気保護回路はゲート検査信号線Ｘ２、Ｘ３（第１のゲート検査信号線）、トランジスタ２８ｂ１および２８ｂ２（第２のトランジスタ）、トランジスタ２８ｃ１および２８ｃ２（第３のトランジスタ）により構成される。 FIG. 2 is a circuit diagram showing an inspection circuit and an electrostatic protection circuit formed in the area A of FIG. In FIG. 2, the inspection circuit is composed of gate inspection signal lines X1 to X3 and transistors 28a1 and 28a2 (first transistor), and the electrostatic protection circuit is composed of gate inspection signal lines X2 and X3 (first gate inspection signal line). It is composed of transistors 28b1 and 28b2 (second transistor) and transistors 28c1 and 28c2 (third transistor).
ゲート検査信号線Ｘ１〜Ｘ３は、全てのゲート引き回し配線２４と交差するように配置される。検査回路のトランジスタ２８ａ１および２８ａ２のゲート電極は、それぞれレイヤー変換部３０５および３０８を介してゲート検査信号線Ｘ１（第２のゲート検査信号線）に接続され、トランジスタ２８ａ１のドレイン電極は、レイヤー変換部３０４を介してゲート配線４に接続され、トランジスタ２８ａ２のソース電極は、レイヤー変換部３０３および３０２を介してゲート検査信号線Ｘ３に接続されている。また、トランジスタ２８ａ２のドレイン電極は、レイヤー変換部３０９を介してゲート配線４に接続され、トランジスタ２８ａ２のソース電極は、ゲート検査信号線Ｘ２に直接接続されている。
The gate inspection signal lines X1 to X3 are arranged so as to intersect with all the
検査時にはゲート検査信号線Ｘ１にトランジスタ２８ａ１および２８ａ２のオン電圧が入力され、この時、ゲート検査信号線Ｘ３およびＸ２にゲート検査信号が入力されることにより、それぞれトランジスタ２８ａ１およびトランジスタ２８ａ２を介してゲート配線４にゲート検査信号が入力される。
At the time of inspection, the on-voltages of the transistors 28a1 and 28a2 are input to the gate inspection signal line X1, and the gate inspection signal is input to the gate inspection signal lines X3 and X2 at this time, so that the gates are respectively transmitted via the transistors 28a1 and 28a2. A gate inspection signal is input to the
通常、点灯検査は図１のゲートＩＣ４１、ソースＩＣ５１、ＦＰＣ６１および制御基板６２が設けられていない状態のＴＦＴアレイ基板１００と対向基板２００とが重畳している状態の液晶表示パネル１０００に対して施され、パネル裏面側に光源を置いた状態で、検査信号を入力し表示領域１が点灯するか否かで適否を判定する。
Normally, the lighting inspection is performed on the liquid
この場合、検査信号線Ｘ１〜Ｘ３への入力信号は額縁領域２に設けられた検査パッド２６から入力される。なお、図２においては、２本のゲート引き回し配線２４とゲート検査信号線Ｘ１〜Ｘ３との間に設けた複数のトランジスタのみを示したが、実際には、全てのゲート引き回し配線２４とゲート検査信号線Ｘ１〜Ｘ３との間に検査回路および静電気保護回路を構成するトランジスタが設けられる。
In this case, the input signals to the inspection signal lines X1 to X3 are input from the
次に静電気保護回路について説明する。図２に示されるように、トランジスタ２８ｂ１および２８ｂ２のゲート電極は、ゲート引き回し配線２４に直接接続され、トランジスタ２８ｂ１および２８ｂ２のソース電極は、それぞれレイヤー変換部３０４および３０９を介してゲート引き回し配線２４に接続される。また、トランジスタ２８ｂ１のドレイン電極は、レイヤー変換部３０３および３０２を介してゲート検査信号線Ｘ３に接続され、トランジスタ２８ｂ２のドレイン電極は、ゲート検査信号線Ｘ２に直接接続される。
Next, the electrostatic protection circuit will be described. As shown in FIG. 2, the gate electrodes of the transistors 28b1 and 28b2 are directly connected to the
このような構成を採ることで、トランジスタ２８ｂ１および２８ｂ２がダイオード接続されることとなり、ゲート引き回し配線２４に静電気が侵入した際に、静電気がトランジスタ２８ｂ１および２８ｂ２を通って、それぞれゲート検査信号線Ｘ３およびＸ２に流れるので、侵入した静電気が分散されることとなる。
By adopting such a configuration, the transistors 28b1 and 28b2 are diode-connected, and when static electricity enters the
また、トランジスタ２８ｃ１のゲート電極は、レイヤー変換部３０３を介してトランジスタ２８ａ１のソース電極に接続され、トランジスタ２８ｃ１のソース電極は、ゲート検査信号線Ｘ３に直接接続される。さらに、トランジスタ２８ｃ１のドレイン電極はゲート引き回し配線２４にレイヤー変換部３０１を介して接続される。
The gate electrode of the transistor 28c1 is connected to the source electrode of the transistor 28a1 via the
一方、トランジスタ２８ｃ２のゲート電極は、レイヤー変換部３０７を介してゲート検査信号線Ｘ２に接続され、トランジスタ２８ｃ２のドレイン電極は、ゲート引き回し配線２４にレイヤー変換部３０６を介して接続され、トランジスタ２８ｃ２のソース電極はゲート検査信号線Ｘ２に直接接続される。
On the other hand, the gate electrode of the transistor 28c2 is connected to the gate inspection signal line X2 via the
このような構成を採ることで、トランジスタ２８ｃ１および２８ｃ２がダイオード接続されることとなり、それぞれゲート検査信号線Ｘ３およびＸ２を通ってきた静電気がトランジスタ２８ｃ１および２８ｃ２を通ることとなり、減衰することで表示領域１が保護される。 By adopting such a configuration, the transistors 28c1 and 28c2 are diode-connected, and the static electricity that has passed through the gate inspection signal lines X3 and X2 passes through the transistors 28c1 and 28c2, respectively, and is attenuated so that the display area is reduced. 1 is protected.
以上説明したように、ゲート検査信号線とゲート引き回し線（ゲート配線）との間に、双方向のダイオード接続となるように、ゲート検査信号線Ｘ２およびＸ３とトランジスタ２８ｂ１、２８ｂ２、２８ｃ１および２８ｃ２を接続することによって静電気保護回路が形成される。 As described above, the gate inspection signal lines X2 and X3 and the transistors 28b1, 28b2, 28c1 and 28c2 are provided between the gate inspection signal line and the gate routing line (gate wiring) so as to form a bidirectional diode connection. By connecting, an electrostatic protection circuit is formed.
図３は、図１の領域Ａに形成される回路および配線のパターンを示した平面図であり、検査回路を構成するゲート検査信号線Ｘ１〜Ｘ３、トランジスタ２８ａ１および２８ａ２と、静電気保護回路を構成するゲート検査信号線Ｘ２、Ｘ３、トランジスタ２８ｂ１、２８ｂ２、２８ｃ１および２８ｃ２の平面パターンを示している。なお、図３においては、トランジスタ２８ｃ１のドレイン電極およびソース電極にそれぞれ符号１０および１１を付し、トランジスタ２８ｃ２のドレイン電極およびソース電極にそれぞれ符号１０ｃおよび１１ｃを付し、トランジスタ２８ａ１、２８ａ２のドレイン電極およびソース電極にそれぞれ符号１０ａおよび１１ａを付し、トランジスタ２８ｂ１および２８ｂ２のドレイン電極およびソース電極にそれぞれ符号１０ｂおよび１１ｂを付している。また、トランジスタ２８ａ１および２８ａ２は、ゲート電極９の上方に対応する位置にチャネル層２０が設けられ、その上にドレイン電極１０ａおよびソース電極１１ａが設けられている。
FIG. 3 is a plan view showing a pattern of circuits and wirings formed in the area A of FIG. 1, in which gate inspection signal lines X1 to X3, transistors 28a1 and 28a2 that form an inspection circuit, and an electrostatic protection circuit are formed. The gate inspection signal lines X2 and X3 and the transistors 28b1, 28b2, 28c1 and 28c2 are shown in plan view. In FIG. 3, the drain electrode and the source electrode of the transistor 28c1 are denoted by
図３に示されるように、ゲート検査信号線Ｘ１〜Ｘ３およびゲート引き回し配線２４と、トランジスタ２８ａ１および２８ａ２との接続、ゲート検査信号線Ｘ２、Ｘ３およびゲート引き回し配線２４と、トランジスタ２８ｂ１、２８ｂ２、２８ｃ１および２８ｃ２との接続においては、ゲート電極およびゲート配線と同層にあるゲート引き回し線が、ソース電極およびソース配線と同層にあるゲート検査信号線Ｘ１〜Ｘ３よりも下層にあるので、レイヤー変換部３０１〜３０９を用いて接続している。
As shown in FIG. 3, the connection between the gate inspection signal lines X1 to X3 and the
図４は図３におけるＡ−Ｂ線での矢視断面図であり、トランジスタ２８ｃ１とゲート引き回し配線２４とがレイヤー変換部３０１によって接続されている部分の断面図である。図４に示されるように、ＴＦＴアレイ基板１００の母材となる絶縁性基板１６上に、ゲート配線４およびゲート電極９が選択的に設けられ、ゲート配線４およびゲート電極９を覆うようにゲート絶縁膜１３が設けられている。
4 is a cross-sectional view taken along the line AB in FIG. 3, and is a cross-sectional view of a portion where the transistor 28c1 and the
ゲート電極９の上方に対応する位置には、ゲート絶縁膜１３を間に挟んで半導体層のチャネル層１２が選択的に設けられている。そして、チャネル層１２の上部には、ドレイン電極１０およびソース電極１１が、チャネル層１２上で互いに間隔を開けて部分的に接するように設けられている。ソース電極１１は、図示されないゲート検査信号線Ｘ３（図３）からゲート絶縁膜１３上を介してチャネル層１２の一部上部まで延在するように設けられ、ドレイン電極１０はチャネル層１２の一部上部からゲート絶縁膜１３上にかけて設けられている。このような構成を有するトランジスタ２８ｃ１は、逆スタガ構造の薄膜トランジスタと言うことができる。
A
そして、ゲート絶縁膜１３、ドレイン電極１０、ソース電極１１およびドレイン電極１０とソース電極１１間のチャネル層１２を覆うように絶縁膜１４が設けられている。また、絶縁膜１４上には透明導電膜で構成されるレイヤー変換部３０１が選択的に設けられ、レイヤー変換部３０１は絶縁膜１４を貫通してドレイン電極１０に達するコンタクトホール６、絶縁膜１４およびゲート絶縁膜１３を貫通してゲート配線４に達するコンタクトホール６に埋め込まれてドレイン電極１０とゲート配線４を接続する。
An insulating
後に説明するが、絶縁性基板１６には、ガラス基板および石英基板などの光透過性を有する基板が用いられ、上述した電極、配線等は適宜選択された金属膜または透明導電膜であり、絶縁膜は例えば窒化珪素膜、酸化珪素膜、樹脂膜等である。
As will be described later, a light-transmitting substrate such as a glass substrate and a quartz substrate is used as the insulating
また、チャネル層１２およびチャネル層２０には、ａ-Ｓｉ（アモルファスシリコン）膜が一般的に使用されるが、他にも例えば結晶性のシリコン膜、Ｉｎ-Ｇａ-Ｚｎ-Ｏ等の酸化物半導体膜を使用しても良い。酸化物半導体膜を用いる場合には、トランジスタのオン特性を改善できるので、図３に示したトランジスタ２８ａ１、２８ａ２の薄膜トランジスタのサイズを小さくでき、額縁領域２の狭小化に寄与する。
Further, an a-Si (amorphous silicon) film is generally used for the
＜効果＞
＜比較例＞
ここで、図１〜４を用いて説明した本実施の形態の液晶表示パネル１０００による効果をより詳しく説明するために、図５〜図７に示す比較例の説明を行う。図５は比較例の液晶表示パネル９００の平面図であり、図１を用いて説明した液晶表示パネル１０００と同一の構成については同一の符号を付し、重複する説明は省略する。
<Effect>
<Comparative example>
Here, in order to explain the effect of the liquid
図５において図１を用いて説明した液晶表示パネル１０００との違いは、ゲート検査信号線Ｘ１〜Ｘ３およびソース検査信号線Ｙ１〜Ｙ３にそれぞれ並列するように設けられたショートリング配線２７を有している点である。また、図５においてショートリング配線２７およびゲート検査信号線Ｘ１〜Ｘ３の配設領域において破線で囲まれる領域Ｂの構成は、図２においてゲート検査信号線Ｘ１〜Ｘ３の配設領域で破線で囲まれる領域Ａの構成とは異なっている。
5 is different from the liquid
図６は、図５の領域Ｂに形成される検査回路と静電気保護回路を示した回路図である。図６において、検査回路は、ゲート検査信号線Ｘ１〜Ｘ３、トランジスタ２８ａ１および２８ａ２により構成され、静電気保護回路は、ショートリング配線２７、トランジスタ２８ｂ１、２８ｃ１、２８ｂ２および２８ｃ２により構成される。
FIG. 6 is a circuit diagram showing an inspection circuit and an electrostatic protection circuit formed in the region B of FIG. 6, the inspection circuit includes gate inspection signal lines X1 to X3 and transistors 28a1 and 28a2, and the electrostatic protection circuit includes
検査回路のトランジスタ２８ａ１および２８ａ２のゲート電極は、それぞれレイヤー変換部４０７および４０９を介してゲート検査信号線Ｘ１に接続され、トランジスタ２８ａ１のドレイン電極は、レイヤー変換部４０８を介してゲート配線４に接続され、トランジスタ２８ａ２のソース電極は、レイヤー変換部４０６および４０５を介してゲート検査信号線Ｘ３に接続されている。また、トランジスタ２８ａ２のドレイン電極は、レイヤー変換部４１０を介してゲート配線４に接続され、トランジスタ２８ａ２のソース電極は、ゲート検査信号線Ｘ２に直接接続されている。
The gate electrodes of the transistors 28a1 and 28a2 of the inspection circuit are connected to the gate inspection signal line X1 via the
検査時にはゲート検査信号線Ｘ１にトランジスタ２８ａ１および２８ａ２のオン電圧が入力され、この時、ゲート検査信号線Ｘ３およびＸ２にゲート検査信号が入力されることにより、それぞれトランジスタ２８ａ１およびトランジスタ２８ａ２を介してゲート配線４にゲート検査信号が入力される。なお、検査方法については液晶表示パネル１０００と同じである。
At the time of inspection, the on-voltages of the transistors 28a1 and 28a2 are input to the gate inspection signal line X1, and the gate inspection signal is input to the gate inspection signal lines X3 and X2 at this time, so that the gates are respectively transmitted via the transistors 28a1 and 28a2. A gate inspection signal is input to the
次に静電気保護回路について説明する。図６に示されるように、トランジスタ２８ｂ１および２８ｂ２のゲート電極は、ゲート引き回し配線２４に直接接続され、トランジスタ２８ｂ１および２８ｂ２のソース電極は、それぞれレイヤー変換部４０２および４０４を介してゲート引き回し配線２４に接続される。また、トランジスタ２８ｂ１および２８ｂ２のドレイン電極は、何れもショートリング配線２７に直接接続される。
Next, the electrostatic protection circuit will be described. As shown in FIG. 6, the gate electrodes of the transistors 28b1 and 28b2 are directly connected to the
このような構成を採ることで、トランジスタ２８ｂ１および２８ｂ２がダイオード接続されることとなり、ゲート引き回し配線２４に静電気が侵入した際に、静電気がトランジスタ２８ｂ１および２８ｂ２を通って、ショートリング配線２７に流れるので、侵入した静電気が分散されることとなる。
With such a configuration, the transistors 28b1 and 28b2 are diode-connected, and when static electricity enters the
また、トランジスタ２８ｃ１のゲート電極は、レイヤー変換部４０１を介してショートリング配線２７に接続され、トランジスタ２８ｃ１のソース電極は、ショートリング配線２７に直接接続される。さらに、トランジスタ２８ｃ１のドレイン電極はゲート引き回し配線２４にレイヤー変換部４０２を介して接続される。
The gate electrode of the transistor 28c1 is connected to the
一方、トランジスタ２８ｃ２のゲート電極は、レイヤー変換部４０３を介してショートリング配線２７に接続され、トランジスタ２８ｃ２のソース電極は、ショートリング配線２７に直接接続される。さらに、トランジスタ２８ｃ２のドレイン電極は、ゲート引き回し配線２４にレイヤー変換部４０４を介して接続される。
On the other hand, the gate electrode of the transistor 28c2 is connected to the
このような構成を採ることで、トランジスタ２８ｃ１および２８ｃ２がダイオード接続されることとなり、ショートリング配線２７を通ってきた静電気がトランジスタ２８ｃ１および２８ｃ２を通ることとなり、減衰することで表示領域１が保護される。
By adopting such a configuration, the transistors 28c1 and 28c2 are diode-connected, and the static electricity that has passed through the
以上説明したように、ショートリング配線２７とゲート引き回し線（ゲート配線）との間に、双方向のダイオード接続となるように、トランジスタ２８ｂ１、２８ｂ２、２８ｃ１および２８ｃ２を接続することによって静電気保護回路が形成される。
As described above, by connecting the transistors 28b1, 28b2, 28c1 and 28c2 between the
これに対し、本実施の形態に係る液晶表示パネル１０００においては、図２に示したように、図６に示すショートリング配線２７を不要とすることができる。すなわち、ショートリング配線２７の機能をゲート検査信号線Ｘ２、Ｘ３に負わせている。そのため、額縁領域２を狭小化することができる。
On the other hand, in the liquid
このような額縁領域２が狭小化された液晶表示パネル１０００を組み込むことで、液晶表示装置を小型化することができる。
By incorporating the liquid
なお、表示領域１の平面視形状が非矩形のＴＦＴアレイ基板１００では、検査回路および静電気保護回路をゲート配線の延在方向の両側の非表示領域２に設ける必要があるが、この場合でも額縁領域２の拡大を抑制できる。
In the
さらに、トランジスタ２８ｂ１および２８ｂ２を検査回路の領域に配置し、それぞれトランジスタ２８ａ１および２８ａ２と逆並列に接続することにより、配線とトランジスタ２８ｂ１および２８ｂ２との間のレイヤー変換部、すなわちレイヤー変換部３０３、３０４および３０９をトランジスタ２８ａ１および２８ａ２と共用することができ、レイヤー変換部を新たに設ける必要がなく、額縁領域２のさらなる狭小化を図ることができる。
Further, by arranging the transistors 28b1 and 28b2 in the region of the inspection circuit and connecting them in antiparallel with the transistors 28a1 and 28a2, respectively, a layer conversion unit between the wiring and the transistors 28b1 and 28b2, that is, the
図７は、図５の領域Ｂに形成される回路および配線のパターンを示した平面図であり、図３に対応する図である。検査回路を構成するゲート検査信号線Ｘ１〜Ｘ３、トランジスタ２８ａ１および２８ａ２と、静電気保護回路を構成するショートリング配線２７トランジスタ２８ｂ１、２８ｂ２、２８ｃ１および２８ｃ２の平面パターンを示している。
FIG. 7 is a plan view showing patterns of circuits and wirings formed in the region B of FIG. 5, and corresponds to FIG. The plan patterns of the gate inspection signal lines X1 to X3, the transistors 28a1 and 28a2 that form the inspection circuit, and the
図７においては、ゲート検査信号線Ｘ３よりも左側に静電気保護回路の形成領域が存在するので、ゲート検査信号線Ｘ３よりも左側には回路が存在しない図３に比べて、額縁領域２が広くなることが判る。 In FIG. 7, since the static electricity protection circuit formation region exists on the left side of the gate inspection signal line X3, the frame region 2 is wider than that of FIG. 3 in which no circuit exists on the left side of the gate inspection signal line X3. I see.
＜製造方法＞
次に、製造工程を示す断面図である図８〜図１４を用いて、ＴＦＴアレイ基板１００の製造方法について説明する。
<Manufacturing method>
Next, a method of manufacturing the
まず、図８に示す工程において、ガラス基板および石英基板などの光透過性を有する絶縁性基板１６上にメタル膜Ｍ１を、例えばＤＣマグネトロンを用いたスパッタリング法により形成する。メタル膜Ｍ１は、例えば、Ｍｏ、Ｃｒ、Ｗ、Ａｌ、Ｔａまたはこれらを主成分とする合金膜を用いることができる。その後、写真製版およびエッチングによりパターニングを行い、図９に示されるようにゲート配線４およびゲート電極９を得る。ゲート電極９はゲート配線４の一部としてゲート配線４から延在するように形成される。
First, in the step shown in FIG. 8, a metal film M1 is formed on a light-transmitting insulating
次に、図１０に示す工程において、例えばプラズマＣＶＤ（chemical vapor deposition）法により、ゲート配線４およびゲート電極９が形成された絶縁性基板１６上を覆うようにゲート絶縁膜１３を形成する。ゲート絶縁膜１３にはシリコン窒化膜を用いることが一般的であるが、シリコン酸化膜またはシリコン酸化窒化膜等を用いても良い。
Next, in a step shown in FIG. 10, a
ゲート絶縁膜１３の形成後、例えばプラズマＣＶＤ法によりゲート絶縁膜１３上を覆うようにａ-Ｓｉ（アモルファスシリコン）膜を形成した後、ゲート電極９の上方に対応するゲート絶縁膜１３上にａ-Ｓｉ膜を残すように、写真製版およびエッチングを行って、チャネル層１２を島状にパターニングする。
After the
ａ-Ｓｉ膜は、チャネル層を構成する真性半導体層とリンなどを含んだ不純物半導体層の積層構造とすることが一般的である。不純物半導体層は、後述するソース電極１１およびドレイン電極１０とのオーミックコンタクトを確保するためである。
The a-Si film generally has a laminated structure of an intrinsic semiconductor layer forming a channel layer and an impurity semiconductor layer containing phosphorus or the like. The impurity semiconductor layer is for ensuring ohmic contact with the
次に、図１１に示す工程において、チャネル層１２が形成されたゲート絶縁膜１３上にメタル膜Ｍ２を、例えばＤＣマグネトロンを用いたスパッタリング法により形成する。メタル膜Ｍ２は、例えば、Ｍｏ、Ｃｒ、Ｗ、Ａｌ、Ｔａまたはこれらを主成分とする合金膜を用いることができる。
Next, in the step shown in FIG. 11, a metal film M2 is formed on the
その後、写真製版およびエッチングによりパターニングを行い、図１２に示されるようにソース電極１１およびドレイン電極１０を得る。また、図示されないソース配線５も同時に得る。
Then, patterning is performed by photolithography and etching to obtain the
続いて、ソース電極１１およびドレイン電極１０が形成されたゲート絶縁膜１３上に絶縁膜１４を、例えばプラズマＣＶＤ法により形成する。絶縁膜１４には、シリコン窒化膜、シリコン酸化膜、またはシリコン酸化窒化膜等を用いても良い。
Subsequently, the insulating
その後、図１３に示す工程において、写真製版およびエッチングにより、絶縁膜１４を貫通してドレイン電極１０に達するコンタクトホール６、絶縁膜１４およびゲート絶縁膜１３を貫通してゲート配線４に達するコンタクトホール６を形成する。
Then, in a step shown in FIG. 13, a
次に、図１４に示す工程において、コンタクトホール６が形成された絶縁膜１４上に、例えば、ＤＣマグネトロンを用いたスパッタリング法により透明導電膜ＴＦを形成し、コンタクトホール６内に透明導電膜ＴＦを埋め込む。
Next, in a step shown in FIG. 14, a transparent conductive film TF is formed on the insulating
透明導電膜ＴＦは、ＩＴＯ（Indium Tin Oxide）膜およびＩＺＯ（Indium Zinc Oxide）膜等で構成することができる。 The transparent conductive film TF can be composed of an ITO (Indium Tin Oxide) film, an IZO (Indium Zinc Oxide) film, or the like.
その後、写真製版およびエッチングにより、透明導電膜ＴＦをパターニングし、額縁領域２においては図３に示したレイヤー変換部３０１〜３０９を形成し、表示領域１においては透明な画素電極を得る。
After that, the transparent conductive film TF is patterned by photolithography and etching to form the
上記の方法によりＴＮ（Twisted nematic）方式の液晶パネルが製造されるが、これは一例であり、In-Plane-Switching方式およびＦＦＳ（Fringe Field Switching）方式、その他の方式の液晶パネルとしても良い。 A TN (Twisted nematic) type liquid crystal panel is manufactured by the above method, but this is an example, and an In-Plane-Switching type, an FFS (Fringe Field Switching) type, and another type of liquid crystal panel may be used.
なお、本発明は、その発明の範囲内において、実施の形態を適宜、変形、省略することが可能である。 The present invention can appropriately modify or omit the embodiments within the scope of the invention.
１ 表示領域、２ 額縁領域、４ ゲート配線、９ ゲート電極、１０，１０ａ，１０ｂ，１０ｃ ドレイン電極、１１，１１ａ，１１ｂ，１１ｃ ソース電極、１２，２０ チャネル層、１３ ゲート絶縁膜、２８ａ１，２８ａ２，２８ｂ１，２８ｂ２，２８ｃ１，２８ｃ２ トランジスタ、３０３，３０４ レイヤー変換部、１００ ＴＦＴアレイ基板、２００ 対向基板、ＰＸ 画素。 1 Display Area, 2 Frame Area, 4 Gate Wiring, 9 Gate Electrode, 10, 10a, 10b, 10c Drain Electrode, 11, 11a, 11b, 11c Source Electrode, 12, 20 Channel Layer, 13 Gate Insulating Film, 28a1, 28a2 , 28b1, 28b2, 28c1, 28c2 transistors, 303, 304 layer conversion part, 100 TFT array substrate, 200 counter substrate, PX pixel.
Claims (7)
前記第１および第２の基板の間に封止された液晶層と、を備えた液晶表示パネルであって、
前記第１の基板は、
主面上にゲート配線およびソース配線が互いに交差するように配置され、隣接する前記ゲート配線と前記ソース配線とで囲まれる領域に設けられた画素がマトリックス状に配列された表示領域と、該表示領域に接する非表示領域と、
前記非表示領域に設けられ、静電気に対する保護回路および前記画素の点灯検査のための検査回路と、を備え、
前記検査回路は、
前記ゲート配線と交差する第１および第２のゲート検査信号線と、
前記ゲート配線と前記第１のゲート検査信号線との間に接続された第１のトランジスタを有し、
前記第１のトランジスタは、ゲート電極が前記第２のゲート検査信号線に接続され、
前記保護回路は、
前記ゲート配線と前記第１のゲート検査信号線との間に接続された第２のトランジスタと、
前記ゲート配線と前記第１のゲート検査信号線との間に接続された第３のトランジスタと、を有し、
前記第２のトランジスタは、前記ゲート電極が前記ゲート配線に接続され、
前記第３のトランジスタは、前記ゲート電極が前記第１のゲート検査信号線に接続され、
前記第１〜第３のトランジスタは、前記第１のゲート検査信号線と前記第２のゲート検査信号線との間に配設される、液晶表示パネル。 First and second substrates arranged to face each other,
A liquid crystal display panel comprising: a liquid crystal layer sealed between the first and second substrates,
The first substrate is
A display area in which gate wirings and source wirings are arranged so as to intersect each other on a main surface, and pixels provided in an area surrounded by the adjacent gate wirings and source wirings are arranged in a matrix, and A hidden area that touches the area,
A protection circuit provided in the non-display area and provided with a protection circuit against static electricity and an inspection circuit for inspecting lighting of the pixel;
The inspection circuit is
First and second gate inspection signal lines intersecting the gate wiring,
A first transistor connected between the gate wiring and the first gate inspection signal line,
A gate electrode of the first transistor is connected to the second gate inspection signal line,
The protection circuit is
A second transistor connected between the gate wiring and the first gate inspection signal line;
A third transistor connected between the gate wiring and the first gate inspection signal line,
In the second transistor, the gate electrode is connected to the gate wiring,
In the third transistor, the gate electrode is connected to the first gate inspection signal line,
The liquid crystal display panel, wherein the first to third transistors are arranged between the first gate inspection signal line and the second gate inspection signal line.
前記第１のトランジスタのドレイン電極と前記ゲート配線との間は、異なる層間を接続する第１のレイヤー変換部によって接続され、
前記第２のトランジスタのソース電極と前記ゲート配線との間は、前記１のレイヤー変換部によって接続される、請求項１記載の液晶表示パネル。 The gate wiring and the drain and source electrodes of the first to third transistors are arranged in layers having different heights,
The drain electrode of the first transistor and the gate wiring are connected by a first layer conversion unit connecting different layers,
The liquid crystal display panel according to claim 1, wherein the source electrode of the second transistor and the gate wiring are connected by the first layer conversion unit.
前記保護回路および前記検査回路は、前記ゲート配線の延在方向の前記両側の前記非表示領域に設けられる、請求項１記載の液晶表示パネル。 A gate driving circuit for inputting a gate signal to the gate wiring in each of the non-display areas on both sides of the display area in the extending direction of the gate wiring,
The liquid crystal display panel according to claim 1, wherein the protection circuit and the inspection circuit are provided in the non-display areas on both sides in the extending direction of the gate wiring.
前記ゲート電極との間にゲート絶縁膜を介して設けられたチャネル層を有し、
前記チャネル層は、酸化物半導体で構成される、請求項１記載の液晶表示パネル。 The first transistor is
A channel layer provided between the gate electrode and the gate insulating film,
The liquid crystal display panel according to claim 1, wherein the channel layer is made of an oxide semiconductor.
前記表示パネルの一方の主面側に配置された光源と、
少なくとも前記表示パネルおよび前記光源を収納する筐体と、を備える、液晶表示装置。 A display panel according to claim 1,
A light source arranged on one main surface side of the display panel,
A liquid crystal display device comprising: a housing that houses at least the display panel and the light source.
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Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001144298A (en) * | 1999-11-16 | 2001-05-25 | Nec Kagoshima Ltd | Thin-film transistor substrate and manufacturing method therefor |
| JP2004037675A (en) * | 2002-07-01 | 2004-02-05 | Chi Mei Electronics Corp | Image display element and image display device |
| JP2004271970A (en) * | 2003-03-10 | 2004-09-30 | Hitachi Displays Ltd | Liquid crystal display device |
| JP2007041096A (en) * | 2005-08-01 | 2007-02-15 | Sanyo Epson Imaging Devices Corp | Electrooptical device, its manufacturing method, and electronic equipment |
| JP2010107977A (en) * | 2008-10-03 | 2010-05-13 | Semiconductor Energy Lab Co Ltd | Display device |
| CN103871341A (en) * | 2014-03-19 | 2014-06-18 | 深圳市华星光电技术有限公司 | Test circuit and display panel |
| JP2018534613A (en) * | 2016-03-28 | 2018-11-22 | アップル インコーポレイテッドＡｐｐｌｅ Ｉｎｃ． | Light emitting diode display |
-
2019
- 2019-01-07 JP JP2019000601A patent/JP2020109449A/en active Pending
Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001144298A (en) * | 1999-11-16 | 2001-05-25 | Nec Kagoshima Ltd | Thin-film transistor substrate and manufacturing method therefor |
| JP2004037675A (en) * | 2002-07-01 | 2004-02-05 | Chi Mei Electronics Corp | Image display element and image display device |
| JP2004271970A (en) * | 2003-03-10 | 2004-09-30 | Hitachi Displays Ltd | Liquid crystal display device |
| JP2007041096A (en) * | 2005-08-01 | 2007-02-15 | Sanyo Epson Imaging Devices Corp | Electrooptical device, its manufacturing method, and electronic equipment |
| JP2010107977A (en) * | 2008-10-03 | 2010-05-13 | Semiconductor Energy Lab Co Ltd | Display device |
| CN103871341A (en) * | 2014-03-19 | 2014-06-18 | 深圳市华星光电技术有限公司 | Test circuit and display panel |
| JP2018534613A (en) * | 2016-03-28 | 2018-11-22 | アップル インコーポレイテッドＡｐｐｌｅ Ｉｎｃ． | Light emitting diode display |
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