JP2004271970A - Liquid crystal display device - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To obtain a liquid crystal display device in which unnecessary power consumption in supplying an image signal to a drain signal line is drastically reduced and damage by static electricity is adequately prevented. <P>SOLUTION: In the liquid crystal display device in which each of pixel columns provided in row arrangement in one direction has each of pixels provided in row arrangement in a direction intersecting the one direction and disposed in a matrix, each of the pixel columns is selected with a scanning signal and an image signal is supplied to each of the pixels in each of the selected pixel column, a drain signal line to supply the image signal is disposed so as to intersect a gate signal line to supply the scanning signal and the scanning signal is supplied to each gate signal line via a switch which is turned on with a signal scanned by a driving circuit. The liquid crystal display device is constructed in such a way that each gate signal line is turned off with an off signal in the case the scanning signal is scanned and supplied to the next gate signal line, and in the case the scanning signal is supplied to the next gate signal line, the gate signal line to which the second previous scanning signal is supplied is made to be in a floating state, and further each gate signal line is connected to a signal line to which the off signal is supplied via a part in which it is made to be in the floating state and a diode. <P>COPYRIGHT: (C)2004,JPO&NCIPI

Description

【０００１】
【発明の属する技術分野】
本発明は液晶表示装置に係り、たとえば液晶を介して対向配置される各基板のうち一方の基板の液晶側の面にゲート信号線、ドレイン信号線、対向電圧信号線を備える液晶表示装置に関する。
【０００２】
【従来の技術】
たとえば、横電界方式と称される液晶表示装置は、その一方の基板の液晶側の各画素に画素電極とこの画素電極との間に電界を発生させる対向電極とを備えている。
【０００３】
そして、前記画素電極には、ゲート信号線からの走査信号によって駆動されるスイッチング素子を介してドレイン信号線からの映像信号が供給されるようになっており、前記対向電極には、対向電圧信号線を介して前記映像信号に対して基準となる基準信号が供給されるようになっている。
【０００４】
ここで、図５３に示すように、前記ゲート信号線ＧＬ１、ＧＬ２、……、ＧＬｎは、一方の基板の液晶側の面において、たとえばそのｘ方向に延在されｙ方向に並設されて形成され、前記ドレイン信号線ＤＬ１、ＤＬ２、……、ＤＬｎは、ｙ方向に延在されｘ方向に並設されて形成されているのが通常である。また、対向電圧信号線ＣＬ１、ＣＬ２、……、ＣＬｎは前記各ゲート信号線の間にそれらゲート信号線ＧＬ１、ＧＬ２、……、ＧＬｎとほぼ平行に配置されているのが通常である。
【０００５】
なお、各ゲート信号線ＧＬ１、ＧＬ２、……、ＧＬｎはたとえばその一端に接続される走査信号駆動回路Ｖからの走査信号によって順次選択されるようになっており、この選択のタイミングに合わせて各ドレイン信号線信号線ＤＬ１、ＤＬ２、……、ＤＬｎはたとえばその一端に接続される映像信号駆動回路Ｈｅから映像信号が供給されるようになっている。各対向電圧信号線ＣＬ１、ＣＬ２、……、ＣＬｎはたとえばその一端で共通に接続され、それぞれに基準信号が供給されるようになっている。なお、このような技術はたとえば下記特許文献に開示されている。
【特許文献１】
特願平１１−２７１７８８号公報
【０００６】
【発明が解決しようとする課題】
しかしながら、このように構成される液晶表示装置は、前記ドレイン信号線ＤＬのそれぞれに対し、多数のゲート信号線ＧＬと対向電圧信号線ＣＬが交差して配置されることになる。
【０００７】
例えば、解像度ＳＸＧＡ（１２８０×１０２４）の場合、ドレイン信号線ＤＬに対しゲート信号線ＧＬ、対向電圧信号線ＣＬはそれぞれ最低１０２４の交差点を有することになり、この交差点は解像度を向上させるとともに増加するようになる。
【０００８】
ここで、ドレイン信号線ＤＬとゲート信号線ＧＬの交差点において発生するドレイン−ゲート寄生容量Ｃｇｄ、およびドレイン信号線ＤＬと対向電圧信号線ＣＬの交差点において発生するドレイン−コモン寄生容量Ｃｃｄは、それぞれ並列に接続されるため、たとえば解像度ＳＸＧＡでは一本のドレイン信号線ＤＬに対して、１０２４×（Ｃｇｄ＋Ｃｃｄ）の寄生容量を少なくとも有することになる。
【０００９】
このことは、ドレイン信号線ＤＬに信号を書き込むことによって、同時にこの寄生容量に電荷を充電することを意味する。
【００１０】
しかも、ドレイン信号線ＤＬがスイッチング素子を経由して書き込む画素は１画素毎であるのに対し、前記寄生容量は全画素にわたって生じることになる。
【００１１】
すなわち、１つの画素に電荷を供給するために、１０２４の画素の各寄生容量に電荷を、すなわち表示に不用な電荷を供給しなければならないことを意味する。
【００１２】
したがって、前記各寄生容量によって大量の電荷が消費されるため、ドレイン信号線ＤＬに供給すべき電流が本来必要な値からかけ離れたものなり、消費電力の大幅な増大が生じることになる。
【００１３】
同様の課題は、上記特願平１１−２７１７８８号公報に示唆されており、該公報には、対向電圧信号線から対向電極への信号供給をスイッチング素子を介して行うことにより、該対向電極をフローティングにして寄生容量を低減することがたとえばその段落［００１５］に開示している。
【００１４】
しかし、上記公報には上述した各交差部の寄生容量を低減させるまでには至っていないものである。
【００１５】
本発明は、このような事情に基づいてなされたものであり、その目的は、ドレイン信号線に映像信号を供給する際に、その不要な電力消費が生じるのを大幅に低減させることのできる液晶表示装置を提供するにある。
【００１６】
また、本発明は上記目的を達成する際に、静電気対策が充分でなくなることに鑑み、その解決を図った液晶表示装置を提供することにある。
【００１７】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
【００１８】
手段１．
本発明による液晶表示装置は、たとえば、一の方向に並設された画素列が該一の方向と交差する方向に並設されてマトリクス状に配置された各画素を有し、
各画素列を走査信号で選択し、この選択された各画素列の各画素に映像信号を供給するものであって、
映像信号を供給するドレイン信号線は走査信号を供給するゲート信号線と交差して配置され、
各ゲート信号線は、その駆動回路から走査された信号によってオンするスイッチを介して走査信号が供給され、該信号が次のゲート信号線に走査されて供給される際に、オフ信号によってオフされ、さらに次のゲート信号線に走査信号線が供給される際に、２つ前に走査信号が供給されたゲート信号線をフローティング状態とするように構成され、
かつ、各ゲート信号線は、それがフローティング状態となる部分とダイオードを
介して前記オフ信号が供給される信号線に接続されていることを特徴とする液晶表示装置。
【００１９】
手段２．
本発明による液晶表示装置は、たとえば、一の方向に並設された画素列が該一の方向と交差する方向に並設されてマトリクス状に配置された各画素を有し、
各画素列を走査信号で選択し、この選択された各画素列の各画素に映像信号を供給するものであって、
映像信号を供給するドレイン信号線は走査信号を供給するゲート信号線と交差して配置され、
各ゲート信号線は、その駆動回路から走査された信号によってオンするスイッチを介して走査信号が供給され、該信号が次のゲート信号線に走査されて供給される際に、オフ信号によってオフされ、さらに次のゲート信号線に走査信号線が供給される際に、２つ前に走査信号が供給されたゲート信号線をフローティング状態とするように構成され、
かつ、各ゲート信号線は、それがフローティング状態となる部分とダイオードを
介してフローティングされた電圧信号線に接続されていることを特徴とする液晶表示装置。
【００２０】
手段３．
本発明による液晶表示装置は、たとえば、一の方向に並設された画素列が該一の方向と交差する方向に並設されてマトリクス状に配置された各画素を有し、
該画素には画素電極との間に電界を発生せしめる対向電極が備えられているとともに、順次選択される画素列の各画素の対向電極に対向電圧信号を前記選択に応じて供給する対向電圧信号線を備え、
前記画素電極に映像信号を供給するドレイン信号線は前記対向電圧信号線と交差して配置され、
各対向電圧信号線は、その駆動回路から走査された信号によってオンされるスイッチを介して対向電圧信号が供給され、該信号が次の対向電圧信号線に走査されて供給される際に前記次の対向電圧信号線の供給の前に対向電圧信号が供給された対向電圧信号線をフローティング状態とするように構成され、
かつ、各対向電圧信号線は、それがフローティング状態となる部分とダイオードを介して前記対向電圧信号が供給される信号線に接続されていることを特徴とする液晶表示装置。
【００２１】
手段４．
本発明による液晶表示装置は、たとえば、一の方向に並設された画素列が該一の方向と交差する方向に並設されてマトリクス状に配置された各画素を有し、
該画素には画素電極との間に電界を発生せしめる対向電極が備えられているとともに、順次選択される画素列の各画素の対向電極に対向電圧信号を前記選択に応じて供給する対向電圧信号線を備え、
前記画素電極に映像信号を供給するドレイン信号線は前記対向電圧信号線と交差して配置され、
各対向電圧信号線は、その駆動回路から走査された信号によってオンされるスイッチを介して対向電圧信号が供給され、該信号が次の対向電圧信号線に走査されて供給される際に前記次の対向電圧信号線の供給の前に対向電圧信号が供給された対向電圧信号線をフローティング状態とするように構成され、
かつ、各対向電圧信号線は、それがフローティング状態となる部分とダイオードを介してフローティングされた電圧信号線に接続されていることを特徴とする液晶表示装置。
【００２２】
手段５．
本発明による液晶表示装置は、たとえば、一の方向に並設された画素列が該一の方向と交差する方向に並設されてマトリクス状に配置された各画素を有し、
各画素列を走査信号で選択し、この選択された各画素列の各画素に映像信号とこの映像信号に対して基準となる基準信号を供給するものであって、
映像信号を供給するドレイン信号線は走査信号を供給するゲート信号線および基準信号線を供給する対向電圧信号線と交差して配置され、
前記基準信号は選択された画素列毎に供給されるとともに、該選択された画素列以外の他の画素列におけるゲート信号線の大部分と対向電圧信号線はそれぞれフローティング状態になるように構成され、
かつ、各ゲート信号線はそれがフローティングされる部分と第１のダイオードを介してフローティングされた第１の電圧信号線と接続され、各対向電圧信号線はそれがフローティングされる部分と第２のダイオードを介してフローティングされた第２電圧信号線と接続され、
第１の電圧信号線と第２の電圧信号線は第３のダイオードを介して接続されていることを特徴とする液晶表示装置。
【００２３】
手段６．
本発明による液晶表示装置は、たとえば、一の方向に並設された画素列が該一の方向と交差する方向に並設されてマトリクス状に配置された各画素を有し、
各画素列を走査信号で選択し、この選択された各画素列の各画素に映像信号とこの映像信号に対して基準となる基準信号を供給するものであって、
映像信号を供給するドレイン信号線は走査信号を供給するゲート信号線および基準信号線を供給する対向電圧信号線と交差して配置され、
前記基準信号は選択された画素列毎に供給されるとともに、該選択された画素列以外の他の画素列におけるゲート信号線の大部分と対向電圧信号線はそれぞれフローティング状態になるように構成され、
かつ、各ゲート信号線はそれがフローティングされる部分と第１のダイオードを介してフローティングされた第１の電圧信号線と接続され、各対向電圧信号線はそれがフローティングされる部分と第２のダイオードを介してフローティングされた第２電圧信号線と接続され、
第１の電圧信号線と第２の電圧信号線はそれぞれ第３のダイオード第４のダイオードを介して接地された信号線に接続されていることを特徴とする液晶表示装置。
【００２４】
手段７．
本発明による液晶表示装置は、たとえば、手段１から６のいずれかの構成を前提とし、前記ダイオードは双方向性ダイオードであることを特徴とするものである。
【００２５】
手段８．
本発明による液晶表示措置は、たとえば、手段７の構成を前提とし、前記双方向性ダイオードはその半導体層がポリシリコンからなり、ゲート信号線および対向電圧信号線が形成された基板上に形成されていることを特徴とするものである。
【００２６】
なお、本発明は以上の構成に限定されず、本発明の技術思想を逸脱しない範囲で種々の変更が可能である。
【００２７】
【発明の実施の形態】
以下、本発明による液晶表示装置の実施例を図面を用いて説明をする。
【００２８】
実施例１．
図１は、本発明による液晶表示装置の一実施例を示す等価回路図である。
図に示す等価回路は液晶を介して互いに対向配置される各基板のうち一方の基板の液晶側の面に形成される回路を示している。
【００２９】
同図において、そのｘ方向に延在しｙ方向に並設されたゲート信号線ＧＬ（ＧＬ１、ＧＬ２、……、ＧＬｎ、……）とｙ方向に延在しｘ方向に並設されたドレイン信号線ＤＬ（ＤＬ１、ＤＬ２、……、ＤＬｎ、……）とが形成されている。
【００３０】
各ゲート信号線ＧＬと各ドレイン信号線ＤＬとで囲まれた領域は画素領域を構成するとともに、これら各画素領域のマトリクス状の集合体は液晶表示部ＡＲを構成するようになっている。
【００３１】
また、ｘ方向に並設される各画素領域のそれぞれにはそれら各画素領域内に走行された共通の対向電圧信号線ＣＬ（ＣＬ１、ＣＬ２、……、ＣＬｎ、……）が形成されている。この対向電圧信号線ＣＬは各画素領域の後述する対向電極ＣＴに映像信号に対して基準となる対向電圧信号を供給するための信号線となるものである。
【００３２】
各画素領域には、その片側のゲート信号線ＧＬからの走査信号によって作動される薄膜トランジスタＴＦＴと、この薄膜トランジスタＴＦＴを介して片側のドレイン信号線ＤＬからの映像信号が供給される画素電極ＰＸが形成されている。
【００３３】
この画素電極ＰＸは、前記対向電極ＣＴとの間に電界を発生させ、この電界によって液晶の光透過率を制御させるようになっている。なお、図中液晶を介して画素電極ＰＸと対向電極ＣＴの間に生じる容量をＣｌｃで示している。
【００３４】
前記ゲート信号線ＧＬのそれぞれのたとえば図中左側の一端は走査信号駆動回路Ｖに接続されている。また、前記ドレイン信号線ＤＬのそれぞれのたとえば図中上側の一端は映像信号駆動回路Ｈｅに接続されている。
【００３５】
前記各ゲート信号線ＧＬは、走査信号駆動回路Ｖからの走査信号によって、その一つが順次選択されるようになっており、この選択のタイミングに合わせて、前記各ドレイン信号線ＤＬのそれぞれには、映像信号が供給されるようになっている。
【００３６】
さらに、この実施例では、前記対向電圧信号線ＣＬのそれぞれのたとえば図中右側の一端は共通電極駆動回路に接続されている。この共通電極駆動回路は映像信号に対して基準となる基準信号を各対向電圧信号線ＣＬのうち、走査信号駆動回路によって選択された画素列の対向電極ＣＴに接続されている対向電圧信号線ＣＬに供給されるようになっている。なお、前記基準信号は、以下の説明において、対向電圧信号と称する場合がある。
【００３７】
また、図１において、画素電極ＰＸと対向電圧信号線ＣＬとの間には容量素子Ｃｓｔｇが形成されている。この容量素子Ｃｓｔｇは画素電極ＰＸに供給された映像信号を比較的長い時間の間該画素電極ＰＸに蓄積させるためである。
【００３８】
図２は前記共通電極駆動回路Ｃｍの駆動方法の概念を示す図で、図１に示した薄膜トランジスタＴＦＴ、画素電極ＰＸ、対向電極ＣＴ、容量素子Ｃｓｔｇは省略して示している。
【００３９】
同図において、走査信号駆動回路Ｖからの走査信号の供給をスイッチング回路ＳＷ１の切り替えによって行い、今、ゲート信号線ＧＬ３が選択されているとする。この際、共通電極駆動回路Ｃｍからの対向電圧信号の供給をスイッチング回路ＳＷ２の切り替えによって行い、対向電圧信号線ＣＬ３が選択されるようになる。
【００４０】
ここで、ゲート信号線ＧＬ３はｘ方向に並設された画素列の各薄膜トラジスタＴＦＴを駆動するゲート信号線であるとともに、対向電圧信号線ＣＬ３は該画素列の対向電極ＣＴに接続される対向電圧信号線であり、それ以外の画素列におけるゲート信号線ＧＬおよび対向電圧信号線ＣＬはそれぞれ走査信号駆動回路Ｖおよび共通電極駆動回路Ｃｍから電気的に切り離され、フローティング状態となっている。
【００４１】
ここで、各画素領域の集合体である液晶表示部ＡＲは図示しないシール材の内側に位置づけられ、走査信号駆動回路Ｖ、映像信号駆動回路Ｈｅ、共通電極駆動回路Ｃｍのそれぞれは該シール材の外側に位置づけられている。ここで前記シール材は一方の基板に対する他方の基板の固着、かつ液晶を封止するために形成されるものである。
【００４２】
このように構成された液晶表示装置は、走査されたゲート信号線ＧＬによって選択される画素列以外の他の画素列におけるゲート信号線ＧＬおよび対向電圧信号線ＣＬはフローティングされることになる。
【００４３】
このことから、電位が変動するドレイン信号線ＤＬとゲート信号線ＧＬおよび対向電圧信号線ＣＬとの寄生容量は理想的には０となる。ここで、理想的状態で考えると、ゲート信号線ＧＬのうち、寄生容量を構成する配線は１本となり、寄生容量Ｃｇｄは１／１０２４に劇的に低減する。また、対向電圧信号線ＣＬのうち、寄生容量を構成する配線も１本となり、寄生容量Ｃｃｄは１／１０２４に劇的に低減する。このため、寄生容量全体としては１／１０２４に劇的に低減する。
【００４４】
この場合、走査信号と対向電圧信号の双方がともにＯＦＦになることが必要となる。何故なら、仮に一方のみがＯＦＦした場合、例えば寄生容量Ｃｇｄが１／１０２４になっても寄生容量Ｃｃｄが従来通りで変化しない場合には、寄生容量全体では約１／２に低減するのみであり、両方をＯＦＦにした場合の１／１０２４とは効果に２桁の差が生じることになるからである。
【００４５】
なお、この実施例では、選択される画素列以外の他の画素列におけるゲート信号線ＧＬおよび対向電圧信号線ＣＬのいずれもフローティング状態としたものである。しかし、対向電圧信号線ＣＬのみをフローティング状態とするようにしてもよい。
【００４６】
対向電圧信号線ＣＬのみをフローティング状態とすることによって、ゲート信号線ＧＬをフローティングする場合とは異なる他の効果を奏するからである。
【００４７】
すなわち、一つの対向電圧信号線ＣＬに着目した場合、その対向電圧信号線ＣＬには各画素毎の画素電極ＰＸとの間に容量素子Ｃｓｔｇが接続され、該容量素子Ｃｓｔｇの数は多数に及んでいる。
【００４８】
このような場合において、薄膜トランジスタＴＦＴのＯＮ時に画素電極ＰＸの各電位は該薄膜トランジスタＴＦＴを介して供給される映像信号Ｄの電位により決定されることになる。該薄膜トランジスタＴＦＴのＯＮ時に画素電極ＰＸに供給される電圧をＰＸｏｎとした場合、該薄膜トランジスタＴＦＴのＯＦＦへの切り替わり時の飛び込み電圧により、画素電極ＰＸは保持期間中の電位ＰＸｏｆｆとなる。ここで、飛び込み電圧とは、画素電極ＰＸの電圧差（ＰＸｏｎ−ＰＸｏｆｆ）を示す。そして、このＰＸｏｆｆと対向電極ＣＴの電位により液晶分子を駆動する。
【００４９】
前記飛び込み電圧は、薄膜トランジスタＴＦＴの各部のサイズ、交差面積、絶縁膜の膜厚等に依存する。そして、これらの値は、製造工程中である範囲のばらつきが必ず生じるものであり、個々の全ての製品において同一の値を維持することは極めて困難となっている。このため、飛び込み電圧の値も製品毎に異なった特性を示すものとなる。
【００５０】
一方、液晶は、直流電圧の蓄積によるフリッカ、残像等を回避するため、ライン単位あるいはフレーム単位等で交流化して駆動されるのが通常である。この交流化は、対向電圧信号線ＣＬの電位に対してのものであり、すなわち長時間平均で対向電圧信号線と画素電極ＰＸの電圧差に直流電圧が生じないようにするためである。
【００５１】
従来において、対向電圧信号線ＣＬの電位は薄膜トランジスタＴＦＴのＯＦＦ期間においても外部から供給され、その電圧は予め定められた電圧であった。そしてこの電圧は、直流電圧が蓄積しないように、正極、負極のＰＸｏｆｆの中心電圧に設定するようにしていた。これがいわゆる最適Ｖｃｏｍと呼ばれる電圧である。
【００５２】
しかし、この最適Ｖｃｏｍを外部から供給する方式では、前述の個々の製品での飛び込み電圧の差によるＰＸｏｆｆのばらつきに対応することが困難となっていた。さらに、薄膜トランジスタＴＦＴの特性は使用環境等により長時間の使用で変動することがある。これは、近年のパーソナルコンピュータの製品寿命の長期化、またＴＶ用途のように１０年以上の使用が当然となってきた状況では、より一層クローズアップされるべき問題となっている。
【００５３】
そしてこの薄膜トラジスタＴＦＴの特性の変動によっても、飛び込み電圧は影響を受け、製品製作時とは飛び込み電圧が異なったものとなる。さらに、ゲート電圧を発生するドライバ、そのドライバにゲート電圧を供給する電源回路も長時間の使用による特性の変動は生じうる。これも飛び込み電圧に影響を及ぼす。
【００５４】
したがって、従来の最適Ｖｃｏｍを外部から予め定まった電圧として供給する方式では、このような長時間での変動にも対応することができないことが指摘されている。
【００５５】
これに対し、上述したように、薄膜トランジスタＴＦＴのＯＦＦ時に対応させて対向電圧信号線ＣＬをフローティングすることにより、対向電圧信号線ＣＬはライン単位のＰＸｏｆｆの中心電圧となるように、容量素子Ｃｓｔｇを介して常に自己整合的に定まるようにできる。容量素子Ｃｓｔｇにより画素電極ＰＸと対向電圧信号線ＣＬの電気的容量を顕著に増大させていることが、有効に働く。
【００５６】
このため、製品個々の飛び込み電圧のばらつきや、長時間の使用による飛込み電圧の変動などが生じても、その状況の変化に合わせて最適の電圧にＣＬが自己整合的に調整される。したがって、製品個々の個体差の影響を回避でき、また長時間使用による特性変動の影響も回避することができるという、従来の方式では成し得なかった効果が得られる。
【００５７】
実施例２．
図３（ａ）は、図２に示したスイッチング回路ＳＷ１の一実施例を示す回路図である。
【００５８】
まず、走査信号駆動回路Ｖから走査信号Ｇ１、Ｇ２、……、Ｇｎ、Ｇｎ＋１がそれぞれ供給される各ゲート信号線ＧＬ１、ＧＬ２、……、ＧＬｎ、ＧＬｎ＋１のうち、たとえばゲート信号線ＧＬｎの場合を例にとると、走査信号線駆動回路Ｖから走査信号Ｇｎを供給する信号線は、まずスイッチング素子ＳＷ１（ｎ）のゲート電極Ｇに接続されている。
【００５９】
このスイッチング素子ＳＷ１（ｎ）のたとえばドレイン電極Ｄは信号線ＶｇＯＮに接続され、ソース電極Ｓは前記ゲート信号線ＧＬｎに接続されている。
【００６０】
また、このスイッチング素子ＳＷ１（ｎ）のソース電極Ｓはスイッチング素子ＳＷ２（ｎ）のソース電極Ｓに接続されている。前記スイッチング素子ＳＷ２（ｎ）のゲート電極Ｇは走査信号線駆動回路Ｖから走査信号Ｇｎ＋１を供給する信号線に接続され、そのドレイン電極は信号線ＶｇＯＦＦに接続されている。
【００６１】
ゲート信号線ＧＬｎ以外の他のゲート信号線ＧＬのそれぞれにおいても、同様の構成となっており、前記信号線ＶｇＯＮおよび信号線ＶｇＯＦＦを共通のものとしている。
【００６２】
なお、このスイッチング素子ＳＷ１は液晶を介して対向配置される各基板の一方の基板の面に形成されたものであっても、また、走査信号駆動回路Ｖに組み込まれたものであってもよいことはいうまでもない。
【００６３】
図３（ｂ）は、上述したスイッチング素子ＳＷ１の動作を示すフロー図である。
図３（ｂ）は、その上方から、走査信号駆動回路Ｖから送出される走査信号Ｇｎ、Ｇｎ＋１、Ｇｎ＋２、その場合における走査信号線ＧＬｎ、ＧＬｎ＋１、ＧＬｎ＋２に供給される走査信号を、さらに、この際のスイッチＳＷ１（ｎ）、スイッチＳＷ１（ｎ＋１）、スイッチＳＷ１（ｎ＋２）、スイッチＳＷ２（ｎ）、スイッチＳＷ２（ｎ＋１）、スイッチＳＷ２（ｎ＋２）、のオン・オフ状態を示している。
【００６４】
換言すれば、走査信号駆動回路Ｖから送出される走査信号Ｇｎ、Ｇｎ＋１、Ｇｎ＋２のタイミングに合わせて、スイッチＳＷ１（ｎ）、スイッチＳＷ１（ｎ＋１）、スイッチＳＷ１（ｎ＋２）、スイッチＳＷ２（ｎ）、スイッチＳＷ２（ｎ＋１）、スイッチＳＷ２（ｎ＋２）を図示に示すようにオンあるいはオフさせることにより、走査信号線ＧＬｎ、ＧＬｎ＋１、ＧＬｎ＋２には図示されるような走査信号が供給されるようになる。
【００６５】
なお、ここで示すｎはそれに１あるいは２のような数字に置き換えた場合においても同様に成立するものである。
【００６６】
同図において、走査信号Ｇｎが供給されるとスイッチＳＷ１（ｎ）がＯＮになりゲート信号線ＧＬ（ｎ）には信号線ＶｇＯＮを通してＯＮ電圧が供給される。そして、該走査信号が供給されなくなって次の走査信号Ｇｎ＋１が供給されると前記スイッチＳＷ１（ｎ）がＯＦＦになりスイッチＳＷ２（ｎ）がＯＮになる。
【００６７】
これによってゲート信号線ＧＬｎには信号線ＶｇＯＦＦを通してＯＦＦ電圧が供給される。
【００６８】
その後、走査信号Ｇｎ、Ｇｎ＋１の双方が供給されなくなってスイッチＳＷ１（ｎ）、ＳＷ２（ｎ）のいずれもがＯＦＦになり、ゲート信号線ＧＬ（ｎ）はフローティング状態ＦＴとなり、以降再び走査信号Ｇｎが供給されるまでこのフローティング状態を維持する。
【００６９】
この動作における実施例では、ＯＦＦを１ライン分書き込んだ後にフローティングに移行する場合を示したが、たとえば図３（ｃ）に示すように、２ライン分（あるいはそれ以上）の時間を設けてフローティング状態に移行するようにしても良いことはいうまでもない。薄膜トランジスタＴＦＴを十分にＯＦＦ電位にし、フローティング期間での薄膜トランジスタＴＦＴからのリークを回避できるからである。
【００７０】
このようにＯＦＦ期間を延ばすには、ゲート信号線ＧＬｎを走査信号Ｇｎ＋２によって制御されて信号線ＶｇＯＦＦから信号を供給する他のスイッチＳＷ３（ｎ）を設ければよい。
【００７１】
また、図４は、図２に示したスイッチング回路ＳＷ２の一実施例を示す回路図である。
【００７２】
まず、共通電極駆動回路Ｃｍから対向電圧信号Ｃ１、Ｃ２、……、Ｃｎ、……がそれぞれ供給される各対向電圧信号線ＣＬ１、ＣＬ２、……、ＣＬｎ、……のうち、たとえば対向電圧信号線ＣＬｎの場合を例にとると、共通電極駆動回路Ｃｍから対向電圧信号を供給する信号線は、まずスイッチング素子ＳＷ４（ｎ）のゲート電極Ｇに接続されている。
【００７３】
そして、該スイッチング素子ＳＷ４（ｎ）のドレイン電極Ｄは信号線Ｖｃに接続されているとともに、ソース電極Ｓは対向電圧信号線ＣＬｎに接続されている。
【００７４】
対向電圧信号線ＣＬｎ以外の他の対向電圧信号線ＣＬのそれぞれにおいても、同様の構成となっており、前記信号線Ｖｃを共通のものとしている。
【００７５】
なお、このスイッチング素子ＳＷ４は液晶を介して対向配置される各基板の一方の基板の面に形成されたものであっても、また、走査信号駆動回路Ｖに組み込まれたものであってもよいことはいうまでもない。
【００７６】
このような構成において、共通電極駆動回路Ｃｍからの各対向電圧信号Ｃ１、Ｃ２、……、Ｃｎ、……は、それぞれ、走査信号駆動回路Ｖからの走査信号Ｇ１、Ｇ２、……、Ｇｎ、……の供給のタイミングにほぼ一致づけられて供給され、あるゲート信号線ＧＬが担当する画素列において該ゲート信号線ＧＬに走査信号Ｇが供給される場合は該該画素列内に形成されている対向電圧信号線ＣＬに対向電圧信号Ｃが供給されるようになっている。
【００７７】
このように構成されることによって、共通電極駆動回路Ｃｍから対向電圧信号が供給されていない期間の対向電圧信号線ＣＬはフローティング状態とすることができる。
【００７８】
実施例３．
図５（ａ）は、図２に示したスイッチング回路ＳＷ１の他の実施例を示す回路図で、図３（ａ）に対応した図となっている。
【００７９】
図３（ａ）の場合と比較して異なる構成は、フローティング状態となる各ゲート信号線ＧＬは、高抵抗によってフローティング電位線ＦＧと接続され、隣接しかつフローティング状態となっている他のゲート信号線ＧＬと電気的に接続される構成となっていることにある。
【００８０】
すなわち、たとえばゲート信号線ＧＬｎの場合を例にとると、スイッチング素子ＳＷ１を介して信号線ＶｇＯＮからの信号は、スイッチング素子ＳＷ３（ｎ）およびスイッチング素子ＳＷ４（ｎ）の並列接続体に入力されるようになっている。
【００８１】
ここで、スイッチング素子ＳＷ３（ｎ）は走査信号駆動回路Ｖからの信号Ｇｎによって駆動され、スイッチング素子ＳＷ４（ｎ）は走査信号駆動回路Ｖからの信号Ｇｎ＋１によって駆動されるようになっている。
【００８２】
スイッチング素子ＳＷ３（ｎ）およびスイッチング素子ＳＷ４（ｎ）の並列接続体の出力端は前記ゲート信号線ＧＬｎに接続されているとともに、フローティング電位線ＦＧと高抵抗Ｒを介して接続されている。
【００８３】
前記ゲート信号ＧＬｎ以外の他のゲート信号線ＧＬのそれぞれにおいても、同様の構成となっており、前記フローティング電位線ＦＧを共通のものとしている。
【００８４】
このように構成した場合、各ゲート信号線ＧＬはそれぞれドレイン信号線ＤＬを同じように横切る。したがって、各ゲート信号線ＧＬによりドレイン信号線ＤＬが受ける影響は、フローティング時には各ゲート信号線ＧＬ毎にほぼ同じとみなすことができる。
【００８５】
このため、フローティング時に互いにゲート信号線ＧＬ間を高抵抗を介して電気的に接続することで、フローティングによる効果は維持でき、かつ外部ノイズ等の擾乱に対する耐性を向上させることができる。
【００８６】
図５（ｂ）は、上述したスイッチング回路ＳＷ１の動作を示すフロー図であり、図３（ｂ）に対応した図となっている。
【００８７】
図３（ｂ）は、その上方から、走査信号駆動回路Ｖから送出される走査信号Ｇｎ、Ｇｎ＋１、Ｇｎ＋２、Ｇｎ＋３、その場合における走査信号線ＧＬｎ、ＧＬｎ＋１、ＧＬｎ＋２、ＧＬｎ＋３に供給される走査信号を、さらに、この際のスイッチＳＷ１（ｎ）ないしスイッチＳＷ４（ｎ）、スイッチＳＷ１（ｎ＋１）ないしスイッチＳＷ４（ｎ＋１）、スイッチＳＷ１（ｎ＋２）ないしスイッチＳＷ４（ｎ＋２）のオン・オフ状態を示している。
【００８８】
同図において、走査信号Ｇｎの供給（ＯＮ）によりスイッチＳＷ１（ｎ）とスイッチＳＷ３（ｎ）がＯＮになり、信号線ＶｇＯＮを通してゲート信号線ＧＬｎにＯＮ電圧が供給される。そして、走査信号ＧｎがＯＦＦになり、走査信号Ｇｎ＋１が供給（ＯＮ）されると、スイッチＳＷ１（ｎ）、ＳＷ３（ｎ）がＯＦＦ，ＳＷ２（ｎ）、ＳＷ４（ｎ）がＯＮになり、信号線ＶｇＯＦＦを通してＯＦＦ電圧がゲート信号線ＧＬｎに供給される。
【００８９】
さらに、走査信号Ｇｎ、Ｇｎ＋１がＯＦＦになり、走査信号Ｇｎ＋２以降がＯＮになると、スイッチＳＷ１（ｎ）〜ＳＷ４（ｎ）はいずれもＯＦＦになり、ゲート信号線ＧＬ（ｎ）は高抵抗Ｒを経由してフローティング電位線ＦＧに接続される。これにより、大部分の時間でゲート信号線ＧＬ（ｎ）はフローティング状態となる。
【００９０】
ここで、ＧＬ（ｎ）とＦＧとの接続は、Ｇ（ｎ＋１）以前及びＧ（ｎ＋２）以降でトランジスタによって行うようにしてもよい。その際、高抵抗Ｒは介在させてもあるいはさせなくても良い。トランジスタを設けない場合は、ＯＮ時の電圧の逆流を防ぐために高抵抗Ｒは必須であるが、トランジスタ回路でＯＮ／ＯＦＦ制御する場合には該トランジスタにより制御できるからである。
【００９１】
実施例４．
図６は、本発明による液晶表示装置の他の実施例を示す平面図であり、図２に対応した図となっている。
【００９２】
この実施例は、走査信号駆動回路Ｖに近接して設けられるスイッチング回路ＳＷ１を該走査信号駆動回路ＶとともにゲートドライバＧＤとして構成し、また、共通電極駆動回路Ｃｍに近接して設けられるスイッチング回路ＳＷ２を該共通電極駆動回路ＣｍとともにコモンドライバＣＤとして構成したものである。
【００９３】
このようにした場合、映像信号駆動回路（ドレインドライバＤＤ）は通常複数の半導体装置で形成されることはいうまでもなく、前記ゲートドライバＧＤおよびコモンドライバＣＤも複数の半導体装置で形成され、それらは透明基板ＳＵＢ１に対して図７（ａ）に示すように配置されるようになる。
【００９４】
しかし、このような配置に限定されることはなく、たとえば図７（ｂ）に示すように、ゲートドライバＧＤとコモンドライバＣＤを透明基板ＳＵＢ１の一方の端辺側に近接して配置させるようにし、たとえばコモンドライバＣＤをゲートドライバＧＤの外側に位置づけるようにして配置してもよい。
【００９５】
そして、図７（ｂ）に示すようにゲートドライバＧＤとコモンドライバＣＤを配置させた場合、コモンドライバＣＤ側から延在される各対向電圧信号線ＣＬを跨ぐようにしてゲートドライバＧＤを配置させるようにしてもよい。換言すれば、各対向電圧信号線ＣＬはゲートドライバＧＤの下方を走行するように構成してもよい。
【００９６】
対向電圧信号線ＣＬとゲート信号線ＧＬは同層で形成した場合であってもそれらが短絡しないように形成できるからである。なお、この場合にあって、対向電圧信号線ＣＬとゲート信号線ＧＬを絶縁膜を介して異層に形成してもよいことはもちろんである。
【００９７】
実施例５．
図８（ａ）は、前記スイッチング回路ＳＷ１の他の実施例を示す回路で、図５（ａ）と対応した図となっている。
【００９８】
図５（ａ）の場合と比較して異なる構成は、図５（ａ）に示す回路内に各対向電圧信号線ＣＬに対向電圧信号を供給する回路を組み込ませていることにある。
【００９９】
同図において、図４に示す回路に類似する回路を後段に組み込ませ、その回路の各スイッチＳＷ５（ｎ）を駆動させる信号（ゲート信号）として走査信号駆動回路Ｖからの走査信号Ｇｎを用いていることにある。
【０１００】
すなわち、走査信号Ｇｎの供給によってＯＮされるスイッチＳＷ５を介し、信号線Ｖｃを通して対向電圧信号が対向電圧信号線ＣＬ（ｎ）に供給されるようになっている。前記対向電圧信号線ＣＬ（ｎ）以外の他の対向電圧信号線ＣＬにおいても同様の構成となっており、また信号線Ｖｃは共通となっている。
【０１０１】
このように構成した回路は、その部品点数を低減でき、実装スペースの削減を図ることができるようになる。
【０１０２】
図８（ａ）に示す回路は走査信号駆動回路Ｖとともに半導体装置に組み込まれて構成してもよいし、また、図８（ｂ）に示すように、透明基板ＳＵＢ１の表面に形成するようにしてもよい。この場合、前記回路内に備えられるトランジスタはたとえばポリシリコンから形成されるのが通常となる。
【０１０３】
なお、図８（ｂ）において、図８（ａ）に示す回路のうち走査信号駆動回路Ｖを除く他の回路を制御回路ＣＣとして示している。
【０１０４】
図９は、上述したスイッチング回路ＳＷ１の動作を示すフロー図であり、図５（ｂ）に対応した図となっている。
【０１０５】
図５（ｂ）の場合と比較して異なる部分は、対向電圧信号線ＣＬｎないしＣＬｎ＋３のそれぞれに供給される対向電圧信号を、スイッチＳＷ５（ｎ）ないしＳＷ５（ｎ＋２）のオン・オフ状態を新たに示していることにある。
【０１０６】
実施例６．
図１０（ａ）は本発明による液晶表示装置の他の実施例を示す平面図である。この実施例では、上述したように共通電極駆動回路Ｃｍ（スイッチング回路ＳＷ２が組み込まれている）から各対向電圧信号線ＣＬ１、ＣＬ２、……、ＣＬｎ、……に対向電圧信号を走査して供給することを前提として構成されるものである。
【０１０７】
液晶表示部ＡＲの外側の領域であって、各対向電圧信号線ＣＬの他端部（共通電極駆動回路Ｃｍと反対側の他端部）にそれぞれ交差し、かつ該対向電圧信号線ＣＬと絶縁膜を介して修正用配線ＡＭＬが形成とされ、この修正用配線ＡＭＬにはたとえば共通電極駆動回路Ｃｍから補助配線ＡＳＬ（液晶表示部ＡＲの外側の領域に設けられる）を介して対向電圧信号が常時供給されるようにしている。
【０１０８】
このように構成された液晶表示装置は、たとえば図１０（ｂ）に示すように、対向電圧信号線ＣＬ１に断線ＣＵＴが生じた場合に、該対向電圧信号線ＣＬ１のうち共通電極駆動回路Ｃｍから切り離された部分の画素列において表示不良が生じることになる。
【０１０９】
このような場合において、図１０（ｃ）に示すように、共通電極駆動回路Ｃｍから切り離された対向電圧信号線ＣＬ１と修正用配線ＡＭＬとの交差部にたとえばレーザ光線を照射することによって、それらを電気的に接続させる（図中矢印Ｑに示す）。これによって、共通電極駆動回路Ｃｍから切り離された対向電圧信号線ＣＬ１には前記補助配線ＡＳＬおよび修正用配線ＡＭＬを介して対向電圧信号が常時供給されるようになる。
【０１１０】
接続を回復できた部分の共通電圧信号線ＣＬ１は、フローティング状態ではなくなり、その分ドレイン信号線ＤＬとの間の寄生容量が増大することになるが、数本程度まで修正しても依然として数百分の一の寄生容量を低減させる効果を維持させることができる。
【０１１１】
実施例７．
この実施例では、上述したようにゲート信号線ＧＬがその書き込み時以外の大部分の時間でフローティングになる構成を前提に、各ドレイン信号線ＤＬへの映像信号の極性をたとえば一ライン毎において隣接して配置されるドレイン信号線に供給される映像信号の極性と同相とすることにある。
【０１１２】
図１１は、ドレイン信号線ＤＬｎおよびドレイン信号線ＤＬｎ＋１の各極性をたとえば＋とし、次の段階におけるドレイン信号線ＤＬ１ないしＤＬｎの極性を−として映像信号を供給した場合、あるライン（ゲート信号線Ｇｎ）におけるドレイン信号線ＤＬｎとドレイン信号線ＤＬｎ＋１の間の箇所における電位の変化を示した図である。
【０１１３】
この場合、前記ゲート信号線ＧＬｎがフローティング状態とされている場合、前記箇所は前記ドレイン信号線ＤＬｎ、およびＤＬｎ＋１に供給される信号の極性に応じ追随して変動することになる。
【０１１４】
すなわち、前記ゲート信号線Ｇｎの前記箇所に対するドレイン信号線ＤＬｎ、ＤＬｎ＋１のそれぞれの電位差は最初たとえばＶａとなり、次の段階におけるドレイン信号線ＤＬｎ、ＤＬｎ＋１のそれぞれの電位差もＶａとなる。
【０１１５】
このことは、フローティングされた各ゲート信号線ＧＬと映像信号が供給されるドレイン信号線ＤＬとの間に寄生容量が発生しないことを意味し、消費電力の低減が図れる効果を奏することになる。
【０１１６】
比較のため、図１２は、ドレイン信号線ＤＬｎに＋の極性、ドレイン信号線ＤＬｎ＋１に−の極性とし、次の段階においてドレイン信号線ＤＬｎに−の極性、ドレイン信号線ＤＬｎ＋１に＋の極性となるように映像信号を供給した場合、あるライン（ゲート信号線Ｇｎ）におけるドレイン信号線ＤＬｎとドレイン信号線ＤＬｎ＋１の間の箇所における電位の変化を示した図である。
【０１１７】
この場合、前記ゲート信号線ＧＬｎがフローティング状態とされている場合、前記ドレイン信号線ＤＬｎ、およびＤＬｎ＋１との間の電圧が一方においてＶａ、他方においてＶｂというように入れ替わって変動することになる。
【０１１８】
このことは、ドレイン信号線ＤＬｎおよびドレイン信号線ＤＬｎ＋１はゲート信号線ＧＬに対して充放電する必要が生じ、消費電力の低減の妨げになってしまうことになる。
【０１１９】
上述した実施例では、隣接するドレイン信号線ＤＬの極性を同層とするのは一ライン毎にする例を示したものであるが、二ライン、三ラインのような複数ライン毎であってもよく、またフレーム毎であってもよいことはいうまでもない。同様に、ゲート信号線ＧＬとドレイン信号線ＤＬとの間に寄生容量が発生せず、消費電力の低減が図れるからである。
【０１２０】
実施例８．
この実施例では、実施例７に示した構成、すなわち、各ドレイン信号線ＤＬへの映像信号の極性をたとえば一あるいは数ライン毎において隣接して配置されるドレイン信号線に供給される映像信号の極性と同相とするとともに、対向電圧信号線ＣＬをその走査時において反転駆動させることにある。
【０１２１】
このようにすることにより、ドレイン信号線ＤＬにおける信号振幅自体を半減でき、さらに消費電力の低減を実現することができる。
【０１２２】
そして、ドレイン信号線ＤＬにおける信号の振幅を低減させることにより、走査信号Ｇの振られ幅が低減し、フローティングによる消費電力低減効果を一層向上させることができる。
【０１２３】
また、従来みられたようないわゆるコモン反転は、画面全体の対向電極ＣＴの電位を常に駆動させていたため、その負荷が極めて重く、該対向電極ＣＴの駆動回路での消費電力が大きいという課題があった。
【０１２４】
しかし、上記実施例では対向電圧信号線ＣＬもその電圧供給後にフローティングにするようにしている。すなわち駆動する対向電圧信号線ＣＬの本数を数百分の１以下に大幅に低減させるため、前記共通電極駆動回路Ｃｍでの消費電力も極わずかなものとなり、映像信号駆動回路Ｈｅの消費電力低減の効果がほぼそのまま全体の消費電力低減とすることができる。
【０１２５】
さらに、各対向電極ＣＴに大電流を給電する必要が無くなり、信頼性が向上し、部品コストも低減できる。
【０１２６】
上述したように、対向電圧信号線ＣＬは、その書き込み後にフローティングとなり、ゲート信号線ＧＬの場合と同様に映像信号Ｄの電位に応じて追随するため、隣接する映像信号線ＤＬが同層であることによりフローティングの効果が十分に発揮される。
【０１２７】
すなわち、（１）ゲートが書き込み時以外の大部分の時間でフローティングになる。（２）コモンが書き込み時以外の大部分の時間でフローティングになる。（３）隣接する映像信号線が同層で駆動される。（４）コモンがコモン反転駆動される。という各構成が合わさることにより、最大限の消費電力低減効果が実現するようになる。
【０１２８】
実施例９．
図１３は、本発明による液晶表示装置の他の実施例を示す構成図で、共通電極駆動回路Ｃｍとスイッチング回路ＳＷ２を介して各対向電圧信号線ＣＬとの接続の他の実施例を示している。
【０１２９】
図１３（ａ）は、各対向電圧信号線ＣＬをたとえば上方から２つずつ接続し、この接続部を介して対向電圧信号が順次供給されることを示し、図１３（ｂ）は、各対向電圧信号線ＣＬをたとえば上方から３つずつ接続し、この接続部を介して対向電圧信号が順次供給されることを示している。図示していないが、さらに４つずつ、それ以上の数ずつ接続してもよい。
【０１３０】
このように構成した場合、図１３（ｃ）に示すように、共通電極駆動回路ＣｍのコモンドライバＣＤの数を走査信号駆動回路ＶのゲートドライバＧＤの数よりも低減させることができる。
【０１３１】
このことから、たとえば図１４に示すように、共通電極駆動回路ＣｍのコモンドライバＣＤを走査信号駆動回路ＶのゲートドライバＧＤに並設させて配置し（図１４（ａ））、あるいは映像信号駆動回路ＨｅのドレインドライバＤＤに並設させて配置させることができる（図１４（ｂ））。このため、液晶表示パネルの省スペース化を図ることができる。
【０１３２】
実施例１０．
図１５は、本発明による液晶表示装置の他の実施例を示す説明図で、図１３（ａ）に対応した図となっている。図１５（ａ）は、走査して供給される共通電極駆動回路Ｃｍからの一の走査信号が供給される複数の対向電圧信号線ＣＬがループ状に形成されている。
【０１３３】
すなわち、対向電圧信号線ＣＬの断線に対する冗長構造となっており、ゲート信号線ＧＬと対向電圧信号線ＣＬとがたとえば短絡しても該短絡部の両側で切断することにより、該短絡の不都合を解消させることができ正常な状態に復帰させることができる。
【０１３４】
また、図１５（ｂ）は、複数の対向電圧信号ＣＬはループ状に形成されていないが、一端側において互いに接続された該複数の対向電圧信号ＣＬの他端側から同時に対向電圧信号を供給させることによって、実質的には図１５（ａ）に示した構成と同様にループ状に構成され、同様の機能をもたせるようにできる。
【０１３５】
なお、図１５に示した構成は、それぞれ隣接する各対向電圧信号線ＣＬどうしを冗長構造としたものである。しかし、図１６（ａ）、（ｂ）に示すように、たとえば一の対向電圧信号線ＣＬに対してそれより３つめの対向電圧信号線ＣＬとループ状に構成するようにしてもよいことはいうまでもない。すなわち、各ループが入れ子状に形成されていてもよい。
【０１３６】
なお、図１６（ａ）は図１５（ａ）に対応し、図１６（ｂ）は図１５（ｂ）に対応した図となっている。
【０１３７】
実施例１１．
図１７（ａ）は、本発明による液晶表示装置の画素の一実施例を示す平面図であり、また、図１７（ｂ）は、図１７（ａ）のｂ−ｂ線における断面図を示している。
【０１３８】
まず、透明基板ＳＵＢ１の液晶側の面にはたとえばポリシリコン層からなる半導体層ＬＴＰＳが形成されている。この半導体層ＬＴＰＳはたとえばプラズマＣＶＤ装置によって成膜したアモルファスＳｉ膜をエキシマレーザによって多結晶化したものである。
【０１３９】
この半導体層ＬＴＰＳは薄膜トランジスタＴＦＴのそれで、後述するゲート信号線ＧＬをたとえば２回横切るように迂回して形成されたパターンをなしている。
【０１４０】
そして、このように半導体層ＬＴＰＳが形成された透明基板ＳＵＢ１の表面には、該半導体層ＰＳをも覆ってたとえばＳｉＯ２あるいはＳｉＮからなる第１絶縁膜ＩＮＳが形成されている。
【０１４１】
この第１絶縁膜ＩＮＳは前記薄膜トランジスタＴＦＴのゲート絶縁膜として機能するともに、後述する容量素子Ｃｓｔｇの誘電体膜の一つとして機能するようになっている。
【０１４２】
そして、第１絶縁膜ＩＮＳの上面には、図中ｘ方向に延在しｙ方向に並設されるゲート信号線ＧＬが形成され、このゲート信号線ＧＬは後述するドレイン信号線ＤＬとともに矩形状の画素領域を画するようになっている。
【０１４３】
該ゲート信号線ＧＬは前述した半導体層ＬＴＰＳを２回横切るようにして走行され、該半導体層ＬＴＰＳを横切る部分は薄膜トランジスタＴＦＴのゲート電極として機能するようになっている。
【０１４４】
また、各ゲート信号線ＧＬの間には該ゲート信号線ＧＬと並行に容量信号線ＣＮＬがたとえば該ゲート信号線ＧＬと同工程で形成されるようになっている。この容量信号線ＣＮＬは画素領域内において前記容量素子Ｃｓｔｇの一の電極を構成するようになっている。
【０１４５】
なお、このゲート信号線ＧＬの形成後は、第１絶縁膜ＩＮＳを介して不純物のイオン打ち込みをし、前記半導体層ＬＴＰＳにおいて前記ゲート信号線ＧＬの直下を除く領域を導電化させることによって、薄膜トランジスタＴＦＴのソース領域およびドレイン領域が形成されるようになっている。
【０１４６】
前記ゲート信号線ＧＬおよび容量信号線ＣＮＬをも被って前記第１絶縁膜ＩＮＳの上面には第２絶縁膜ＧＩがたとえばＳｉＯ２あるいはＳｉＮによって形成されている。
【０１４７】
この第２絶縁膜ＧＩの表面には、ｙ方向に延在しｘ方向に並設されるドレイン信号線ＤＬが形成されている。そして、このドレイン信号線ＤＬの一部にはその下の第２絶縁膜ＧＩおよび第１絶縁膜ＩＮＳを貫通するスルーホールＴＨ１を通して前記半導体層ＬＴＰＳに接続されている。該半導体層ＬＴＰＳのドレイン信号線ＤＬと接続された部分は薄膜トランジスタＴＦＴの一方の領域、たとえばドレイン領域となる部分である。
【０１４８】
さらに、このドレイン信号線ＤＬをも被って第２絶縁膜ＧＩの表面には第３絶縁膜ＰＡＳが形成されている。この第３絶縁膜ＰＡＳはたとえば樹脂等の有機材料からなり、前記第２絶縁膜ＧＩとともに前記薄膜トランジスタＴＦＴへの液晶の直接の接触を回避するための保護膜となっている。第３絶縁膜ＰＡＳを有機材料で構成したのは保護膜としての誘電率を低減させ、かつ表面を平坦化するためである。
【０１４９】
この第３絶縁膜ＰＡＳの表面には画素電極ＰＸが形成されている。この画素電極は、たとえばＩＴＯ （Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）、ＩＴＺＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｚｉｎｃ Ｏｘｉｄｅ）、ＩＺＯ （Ｉｎｄｉｕｍ Ｚｉｎｃ Ｏｘｉｄｅ）、ＳｎＯ２（酸化スズ）、Ｉｎ２Ｏ３（酸化インジウム）等の透光性の導電層で構成され、画素領域の大部分の領域に及んで形成されている。この画素電極ＰＸは、液晶を介して対向配置される他の透明基板の液晶側の面において画素画素領域に共通に形成された対向電極（透光性の導電層）との間で電界を発生せしめ、該液晶の光透過率を制御されるようになっている。そして、画素電極ＰＸはその一部においてその下の第３絶縁膜ＰＡＳ、第２絶縁膜ＧＩ、および第１絶縁膜ＩＮＳに貫通させて設けたスルーホールＴＨ２を通して薄膜トランジスタＴＦＴの他方の領域、たとえばソース領域に接続されている。
【０１５０】
この画素電極ＰＸは、前記容量信号線ＣＮＬと重畳する領域において形成される容量素子Ｃｓｔｇの他方の電極をも兼ねている。この場合の容量素子Ｃｓｔｇの誘電体膜は第２絶縁膜ＧＩと第３絶縁膜ＰＡＳである。
【０１５１】
ここで、前記容量信号線ＣＮＬは、前述した図２において示した対向電圧信号線ＣＬに替わるもので、該図２の説明で示したように、たとえばライン毎に電圧信号が走査されて供給されるようになり、かつそれ以外の容量信号線ＣＮＬはフローティング状態となるものである。
【０１５２】
このようにすることによって、ドレイン信号線ＤＬと容量信号線ＣＮＬとの交差部における寄生容量を大幅に低減させることができるからである。
【０１５３】
実施例１２．
図１８（ａ）は、本発明による液晶表示装置の画素の一実施例を示す平面図であり、図１８（ｂ）は、図１８（ａ）のｂ−ｂ線における断面図を、図１８（ｃ）は、図１８（ａ）のｃ−ｃ線における断面図を示している。
【０１５４】
図１７に示した構成とほぼ同様であるが、対向電極ＣＴを薄膜トランジスタＴＦＴが形成された面側に形成し、この対向電極ＣＴと画素電極ＰＸとをそれぞれ帯状のパターンとして、画素領域内において一方のドレイン信号線ＤＬ側から他方のドレイン信号線ＤＬにかけて、たとえば対向電極ＣＴ、画素電極ＰＸ、対向電極ＣＴという順で配列させている。なお、これら電極の数は特定されることがないことはもちろんである。
【０１５５】
画素電極ＰＸと対向電極ＣＴとの間に透明基板ＳＵＢ１の面とほぼ平行な成分を有する電界を発生せしめ、この電界によって液晶の光透過率を制御するようにしている。
【０１５６】
画素電極ＰＸは、開口率を向上させるためたとえばＩＴＯ等のような透光性の導電層で形成し、第３絶縁膜ＰＡＳの上面に配置させている。そして、この画素電極ＰＸはその一部においてその下の第３絶縁膜ＰＡＳ、第２絶縁膜ＧＩ、および第１絶縁膜ＩＮＳに貫通して設けたスルーホールＴＨ２を通して薄膜トランジスタＴＦＴの他方の領域、たとえばソース領域に接続されている。
【０１５７】
また、対向電極ＣＴは、図１７に示した容量信号線ＣＮＬと同様の構成で形成した対向電圧信号線ＣＬから図中ｙ方向に延在させて形成した電極であり、各ドレイン信号線ＤＬにそれぞれ隣接させて形成させている。
【０１５８】
この対向電圧信号線ＣＬは、前述した図２において示したそれであり、該図２の説明で示したように、たとえばライン毎に対向電圧信号が走査されて供給されるようになり、かつそれ以外の対向電圧信号線ＣＬはフローティング状態となるものである。
【０１５９】
ドレイン信号線ＤＬと対向電圧信号線ＣＬとの交差部における寄生容量を大幅に低減させることができるからである。
【０１６０】
なお、上述した実施例では、画素電極ＰＸを第３絶縁膜ＰＡＳの上面に形成したものである。しかし、図１８（ｄ）に示すように、第３絶縁膜ＰＡＳの下層、すなわちドレイン信号線ＤＬと同層となるように形成してもよいことはいうまでもない。同様の効果を奏することができるからである。
【０１６１】
実施例１３．
図１９（ａ）は本発明による液晶表示装置の画素の他の実施例を示す平面図で、図１８（ａ）と対応した図となっている。また、図１９（ｂ）は図１９（ａ）のｂ−ｂ線における断面図を、図１９（ｃ）は図１９（ａ）のｃ−ｃ線における断面図を示している。
【０１６２】
図１８（ａ）と比較して異なる構成は、まず、第３絶縁膜ＰＡＳの上面に形成された画素電極ＰＸと同層で対向電極ＣＴおよびこの対向電極ＣＴに接続される対向電圧信号線ＣＬが形成されていることにある。
【０１６３】
そして、対向電極ＣＴおよび対向電圧信号線ＣＬはたとえばＩＴＯ （Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）、ＩＴＺＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｚｉｎｃ Ｏｘｉｄｅ）、ＩＺＯ （Ｉｎｄｉｕｍ Ｚｉｎｃ Ｏｘｉｄｅ）、ＳｎＯ２（酸化スズ）、Ｉｎ２Ｏ３（酸化インジウム）等の透光性の導電層で構成し、画素の開口率のより向上を図っている。
【０１６４】
ここで、対向電圧信号線ＣＬは当該画素を駆動させるゲート信号線ＧＬに重畳させて構成し、その中心軸は該ゲート信号線ＧＬのそれとほぼ一致づけられているとともに、その幅は該ゲート信号線ＧＬのそれよりも大きく形成されている。また、対向電極ＣＴはドレイン信号線ＤＬに重畳させて構成し、その中心軸は該ドレイン信号線Ｄのそれとほぼ一致づけられているとともに、その幅は該ドレイン信号線ＤＬのそれよりも大きく形成されている。ドレイン信号線ＤＬあるいはゲート信号線ＧＬからの電気力線がこれら対向電圧信号線ＣＬおよび対向電極ＣＴに終端させやすくし、画素電極ＰＸに終端させないようにするためである。該電極ＰＸに至る前記電気力線はノイズの発生原因となるからである。
【０１６５】
また、第３絶縁膜ＰＡＳの上層に形成された画素電極ＰＸは該第３絶縁膜ＰＡＳに形成されたスルーホールＴＨ３を通して該第３絶縁膜ＰＡＳの下層に引き出され、この引出線ＳＴＭは画素電極ＰＸと同様に第３絶縁膜ＰＡＳの上層に形成された対向電圧信号線ＣＬの一部と重ね合わされて形成されている。この重ね合わされた部分において容量素子Ｃｓｔｇを形成せんがためである。
【０１６６】
そして、このような構成において、当該画素を駆動するゲート信号線ＧＬに重畳されて形成された対向電圧信号線ＣＬとは異なる他の隣接する対向電圧信号線ＣＬと当該画素の対向電極ＣＴは分離されて、すなわち、電気的に切断されて構成されている。すなわち、図中ｘ方向に並設される画素列に共通な対向電圧信号線ＣＬはやはり図中ｘ方向に並設される画素列に共通な他の対向電圧信号線ＣＬとは電気的に分離されて形成されるようになっている。
【０１６７】
図２に示す実施例で説明したように、各対向電圧信号線ＣＬへの対向電圧信号を各対向電圧信号線ＣＬ毎に走査して供給せんがためである。
【０１６８】
ここで、当該画素の対向電極ＣＴの機能を充分に発揮させるため、前記他の対向電圧信号線ＣＬとの分離は該他の対向電圧信号線ＣＬの近傍でなされるようになっている。
【０１６９】
上述した実施例では、第３絶縁膜ＰＡＳとしてたとえば樹脂等からなる有機材料層を用いた構成としたものである。保護膜としての誘電率の低減を図るためであることは上述したとおりである。保護膜の誘電率の低減を図ることにより、ドレイン信号線ＤＬと対向電圧信号線ＣＬの交差部の寄生容量の低減の効果を奏するからである。
【０１７０】
しかし、各対向電圧信号線ＣＬへの対向電圧信号を各対向電圧信号線ＣＬ毎に走査して供給するとともに、この際に他の対向電圧信号線ＣＬをフローティング状態とすることから、ドレイン信号線ＤＬと対向電圧信号線ＣＬの交差部の寄生容量を大幅に低減させることができる。
【０１７１】
このことから、前記第３絶縁膜ＰＡＳを設けることなく、第２絶縁膜ＧＩ（無機材料層）のみで前記保護膜を形成することができる効果を有する。これによって、有機膜の形成が不要となり、工程の簡略化とコスト低減を実現することができる。また、歩留まりの向上も図れる。
【０１７２】
さらに、上述した実施例では、図中ｘ方向に並設される画素列に共通な対向電圧信号線ＣＬをやはり図中ｘ方向に並設される画素列に共通な他の隣接する対向電圧信号線ＣＬと電気的に分離した構成を示したものである。
【０１７３】
しかし、たとえば図１５あるいは図１６に示したように、複数の対向電圧信号線ＣＬをループ状に接続させる場合、あるいはそれと同様の機能をもたせる場合に、該接続部において、該複数の対向電圧信号線ＣＬとの電気的な分離を行なわなくてもよいことはいうまでもない。
【０１７４】
実施例１４．
図２０（ａ）は、本発明による液晶表示装置の画素の他の実施例を示す平面図で、図１９（ａ）に対応した図となっている。また、図２０（ｂ）は図２０（ａ）のｂ−ｂ線における断面図を、図２０（ｃ）は図２０（ａ）のｃ−ｃ線における断面図を示している。
【０１７５】
図１９（ａ）と比較して異なる構成は、まず、当該画素を駆動させるゲート信号線ＧＬ（ｎ＋１）と重畳して形成される対向電圧信号線ＣＬ（ｎ＋２）は当該画素の図中下側の画素における対向電極ＣＴと接続されており、当該画素の対向電極ＣＴとは電気的に分離されて構成されている。換言すれば、当該画素の対向電極ＣＴは当該画素の上側の画素を駆動させるゲート信号線ＧＬ（ｎ）と重畳して形成される対向電圧信号線ＣＬ（ｎ＋１）に接続されて構成されている。
【０１７６】
また、当該画素の容量素子Ｃｓｔｇは当該画素の画素電極ＰＸと当該画素の上側の画素を駆動させるゲート信号線ＧＬ（ｎ）と重畳して形成される対向電圧信号線ＣＬ（ｎ＋１）との間に形成されている。
【０１７７】
この場合、図２０（ｃ）に示すように、該容量素子Ｃｓｔｇは第３絶縁膜ＰＡＳに形成されたスルーホールＴＨ３を通して該第３絶縁膜ＰＡＳの下層に引き出された引出し線ＳＴＭと前記対向電圧信号線ＣＬ（ｎ＋１）との間に前記第３絶縁膜ＰＡＳを誘電体膜として構成されている。
【０１７８】
そして、各ゲート信号線ＧＬにおける走査（スキャン）方向は図中上側から下側へゲート信号線ＧＬ（ｎ）からゲート信号線ＧＬ（ｎ＋１）へとなされるようになっている。
【０１７９】
すなわち、当該画素のゲート信号線ＧＬ（ｎ＋１）に走査信号が供給された際（オン状態）には、それに重畳される対向電圧信号線ＣＬ（ｎ＋１）はフローティング状態になり、当該画素の対向電極ＣＴには当該画素の上側の画素を駆動するゲート信号線ＧＬ（ｎ）に重畳された対向電圧信号線ＣＬ（ｎ＋１）から対向電圧信号が供給されるようになっている。
【０１８０】
図２０（ｄ）は、上述した構成において、互いに隣接するゲート信号線ＧＬ（ｎ）、ＧＬ（ｎ＋１）、ＧＬ（ｎ＋２）、および対向電圧信号線ＣＬ（ｎ）、ＣＬ（ｎ＋１）、ＣＬ（ｎ＋２）の時間に対するオン（ＯＮ）、オフ（ＯＦＦ）、フローティング（ＦＴ）状態を示す説明図である。この図から明らかとなるように、液晶表示部ＡＲの全画素に及んで、ゲート信号線ＧＬに走査信号が供給される際（ＯＮ）にはそれに重畳された対向電圧信号線ＣＬはフローティング状態となる。
【０１８１】
このため、該ゲート信号線ＧＬと対向電圧信号線ＣＬとの間の寄生容量を大幅に低減でき書き込み率の低下を回避することができる。
【０１８２】
なお、図２０（ａ）は、図１９（ａ）の場合と異なり、ドイレン信号線ＤＬ、対向電極ＣＴ、および画素電極ＰＸのそれぞれが画素の中央にて屈曲された構成となっている。これは、液晶はその分子配列が同じ状態でも、液晶表示パネルに入射する光の入射方向によって透過光の偏光状態が変化し、入射方向に対応して光の透過率が異なってしまうことに鑑み、各電極の屈曲点を結んだ仮想の線を境にし一方の領域と他方の領域とで各電極間に作用する電界の方向を異ならしめ、これにより、視野角に依存する画像の色づきを補償するようにしたものである。このような構成は前述した各画素あるいは後述する他の画素においても適用できるものである。
【０１８３】
実施例１５．
図２１（ａ）は、本発明による液晶表示装置の画素の他の実施例を示す平面図で、図２０（ａ）に対応した図となっている。また、図２１（ｂ）は図２１（ａ）のｂ−ｂ線における断面図である。
【０１８４】
図２０（ａ）の場合と比較して異なる構成は、ゲート信号線ＧＬの走査方向が異なり、図中下側の画素から上側の画素にかけてそれらが駆動されるようになっているのみである。このため、隣接するどうしのゲート信号線ＧＬ（＊）および対向電圧信号線ＣＬ（＊）の命名において該＊の部分を替えて記している。
【０１８５】
また、図２１（ｃ）は、互いに隣接するゲート信号線ＧＬ（ｎ）、ＧＬ（ｎ＋１）、ＧＬ（ｎ＋２）、および対向電圧信号線ＣＬ（ｎ）、ＣＬ（ｎ＋１）、ＣＬ（ｎ＋２）の時間に対するオン（ＯＮ）、オフ（ＯＦＦ）、フローティング（ＦＴ）状態を示す説明図である。
【０１８６】
この実施例の場合においても、当該画素を駆動するゲート信号線ＧＬ（ｎ＋１）に走査信号が供給された際（ＯＮ）に、該ゲート信号線ＧＬ（ｎ＋１）に重畳されて配置されている対向電圧信号線ＣＬ（ｎ）はフローティング状態となることから、これらゲート信号線ＧＬ（ｎ＋１）と対向電圧信号線ＣＬ（ｎ）の間の寄生容量を大幅に低減させることができる。
【０１８７】
そして、さらに、前記ゲート信号線ＧＬ（ｎ＋１）が上記のＯＮからＯＦＦとなった段階でも前記対向電圧信号線ＣＬ（ｎ）がフローティング状態とすることができる。
【０１８８】
このため、ゲート信号線ＧＬは薄膜トランジスタＴＦＴにＯＮ、及びＯＦＦを書き込む連続した２ライン分の間フローティング状態とすることができるため、該薄膜トランジスタＴＦＴのＯＦＦ特性を向上させることができるようになる。
【０１８９】
実施例１６．
図２２（ａ）は、本発明による液晶表示装置の画素の他の実施例を示す平面図で、図２１（ａ）に対応した図となっている。また、図２２（ｂ）は図２２（ａ）のｂ−ｂ線における断面図である。
【０１９０】
図２１（ａ）の場合と比較して異なる構成は、当該画素を駆動させるゲート信号線ＧＬ（ｎ＋１）と隣接する他のゲート信号線ＧＬ（ｎ＋２）に近接するようにして補助配線層ＣＬＡ（ｎ＋１）がたとえばゲート信号線ＧＬの形成と同工程で形成されるようになっている。これにより該補助配線層ＣＬＡ（ｎ＋１）はゲート信号線ＧＬの材料と同一の材料で形成され、その抵抗は低い値に構成される。
【０１９１】
そして、この補助配線層ＣＬＡ（ｎ＋１）の上方には前記ゲート信号線ＧＬ（ｎ＋２）とともに重畳されて形成される対向電圧信号線ＣＬ（ｎ＋１）が配置されている。前記補助配線層ＣＬＡ（ｎ＋１）の一部は第３絶縁膜ＰＡＳおよび第２絶縁膜ＧＩを貫通するスルーホールＴＨ３を通して互いに接続されている。
【０１９２】
補助配線層ＣＬＡ（ｎ＋１）をも被って前記対向電圧信号線ＣＬ（ｎ＋１）を形成するのは、該対向電圧信号線ＣＬ（ｎ＋１）にシールド機能をもたせるためである。
【０１９３】
前記対向電圧信号線ＣＬおよびこれに一体に形成される対向電極ＣＴはたとえばＩＴＯ （Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）、ＩＴＺＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｚｉｎｃ Ｏｘｉｄｅ）、ＩＺＯ （Ｉｎｄｉｕｍ Ｚｉｎｃ Ｏｘｉｄｅ）、ＳｎＯ２（酸化スズ）、Ｉｎ２Ｏ３（酸化インジウム）等の透光性の導電層で構成されている。
【０１９４】
これらの透光性の導電層は他の金属層等と比較すると配線抵抗が増大するが、その不都合を前記補助配線層ＣＬＡによって回避している。これにより前記対向電圧信号線ＣＬへ供給する対向電圧信号の波形鈍りを低減でき、該対向電圧信号の供給側とその反対側で生じる輝度差を防止することができる。
【０１９５】
なお、本実施例は図２２（ａ）に示した構成に限定されることはなく、対向電圧信号線ＣＬと対向電極ＣＴとを一体に、かつ、その材料として透光性の導電層で形成する場合に全て適用できるものである。
【０１９６】
実施例１７．
図２３（ａ）は、本発明による液晶表示装置の画素の他の実施例を示す平面図で図２２（ａ）に対応した図となっている。また、図２３（ｂ）、図２３（ｂ’）は図２３（ａ）のｂ−ｂ線における断面図を示している。
【０１９７】
図２２（ａ）の場合と比較して異なる部分は、補助配線層ＣＬＡとこれに重畳して配置される対向電圧信号線ＣＬとの接続を容量結合で行っていることにある。
【０１９８】
たとえば、図２３（ｂ）に示すように、補助配線層ＣＬＡと前記容量結合を行なう部分の第３絶縁膜ＰＡＳにたとえば開口（凹陥部でもよい）を設け、この開口をも被って対向電圧信号線ＣＬを形成している。該容量結合を行なう部分において補助配線層ＣＬＡと対向電圧信号線ＣＬとの間には比較的膜厚の薄い第２絶縁膜ＧＩが介在され、補助配線層ＣＬＡと対向電圧信号線ＣＬとの容量結合がなされる。
【０１９９】
また、図２３（ｂ’）は、図２３（ｂ）に示す部分の他の実施例を示す図で、同図に示すように、補助配線層ＣＬＡと対向電圧信号線ＣＬとの容量結合を行なう部分にて、第２絶縁膜ＧＩと第３絶縁膜ＰＡＳとの間にフローティングされた金属層ＦＴＭを形成するようにしてもよい。
【０２００】
実施例１８．
図２４は、本発明による液晶表示装置の画素の他の実施例を示す平面図で図２３（ａ）に対応した図となっている。
【０２０１】
図２３（ａ）の場合と比較して異なる構成は、当該画素を駆動するゲート信号線ＧＬに近接させ、かつ画素電極ＰＸおよび対向電極ＣＴと交差するように第２の補助配線層ＣＬＡ’を設け、該ゲート信号線ＧＬに重畳されて配置される対向電圧信号線ＣＬには被われない構成としている。
【０２０２】
なお、この第２の補助配線層ＣＬＡ’はたとえば前記ゲート信号線ＧＬの形成と同時に形成されるようになっている。
【０２０３】
そして、図中ｘ方向に配列された画素列に共通な前記第２の補助配線層ＣＬＡ’他の同様な画素列に共通な第２の補助配線層ＣＬＡ’とそれぞれ液晶表示領域の外側の領域で接続され、これにより電気的に同機能を果たすように構成されている。
【０２０４】
これにより、第２の補助配線層ＣＬＡ’と画素電極ＰＸの交差する領域には容量素子Ｃｓｔｇを構成することができる。そして、該第２の補助配線層ＣＬＡ’の対向電極ＣＴとの交差部を設けることにより、該第２の補助配線層ＣＬＡ’および対向電極ＣＴの電位をそれぞれ安定させることができる。
【０２０５】
実施例１９．
図２５（ａ）は、本発明による液晶表示装置の画素の一実施例を示す平面図であり、たとえば図１８（ａ）に対応した図となっている。また、図２５（ｂ）は図２５（ａ）のｂ−ｂ線における断面図を、図２５（ｃ）は図２５（ａ）のｃ−ｃ線における断面図を示している。
【０２０６】
この実施例では、画素電極ＰＸおよび対向電極ＣＴのパターンが異なり、他は図１８（ａ）に示した構成とほぼ同様である。
【０２０７】
まず、第１絶縁膜ＩＮＳの上面に対向電極ＣＴが形成され、この対向電極ＣＴは画素領域のほぼ全域に形成され、しかもｘ方向に隣接する他の画素領域における対向電極ＣＴと接続されている。換言すれば、ｘ方向に並設される各画素領域において対向電極ＣＴは連続して形成され、ｙ方向側に隣接される他の画素の対向電極ＣＴとは電気的に分離されて形成されている。
【０２０８】
該対向電極ＣＴは対向電圧信号線ＣＬの機能をも合わせ持ち、その材料は、たとえばＩＴＯ （Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）、ＩＴＺＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｚｉｎｃ Ｏｘｉｄｅ）、ＩＺＯ （Ｉｎｄｉｕｍ Ｚｉｎｃ Ｏｘｉｄｅ）、ＳｎＯ２（酸化スズ）、Ｉｎ２Ｏ３（酸化インジウム）等の透光性の導電層で構成されている。
【０２０９】
また、画素電極ＰＸは第３絶縁膜ＰＡＳの上面に形成され、各画素領域においてその周辺を除く中央の大部分の領域に形成されている。この材料もたとえばＩＴＯ （Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）、ＩＴＺＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｚｉｎｃ Ｏｘｉｄｅ）、ＩＺＯ （Ｉｎｄｉｕｍ Ｚｉｎｃ Ｏｘｉｄｅ）、ＳｎＯ２（酸化スズ）、Ｉｎ２Ｏ３（酸化インジウム）等の透光性の導電層で構成されている。
【０２１０】
そして、この画素電極ＰＸは、たとえば画素領域の中央部にて頂部を有するたとえば“くの字”状の開口が図中ｙ方向に並設されて形成されている。
【０２１１】
このように構成された画素は、画素電極ＰＸと対向電極ＣＴとの間に透明基板ＳＵＢ１の面とほぼ平行な成分を有する電界を発生させることができ、開口率を向上させることができる。
【０２１２】
また、上述した説明では、対向電極ＣＴは第１絶縁膜ＩＮＳの上面に形成したものであるが、たとえば図２５（ｃ）に示すように、透明基板ＳＵＢ１の表面に形成するようにしてもよいことはもちろんである。
【０２１３】
なお、画素電極ＰＸに形成する開口のパターンを上述のようにした理由は、画素電極ＰＸと対向電極ＣＴとの間に発生する電界の方向を異ならしめる領域を形成し、視野角に依存する画像の色づきを補償するためである。
【０２１４】
図２６（ａ）は本発明による液晶表示装置の画素の他の実施例を示す平面図で、図２５（ａ）と対応した図となっている。また、図２６（ｂ）は図２６（ａ）のｂ−ｂ線における断面図を、図２６（ｂ）は図２６（ａ）のｃ−ｃ線における断面図を示している。
【０２１５】
図２５（ａ）の場合と比較して異なる構成は、画素電極ＰＸと対向電極ＣＴにある。すなわち、画素電極ＰＸは、第２絶縁膜ＧＩの表面に形成され、当該画素領域においてその周辺を除く中央の大部分の領域に形成されている。その材料は上述した透光性の導電層で形成されている。
【０２１６】
一方、対向電極ＣＴは画素領域のほぼ全域に形成され、しかもｘ方向に隣接する他の画素領域における対向電極ＣＴと接続され、対向電圧信号線ＣＬの機能を合わせ持っている。ｙ方向に隣接する画素領域の対向電極ＣＴとは電気的に分離されていることは図２５（ａ）の場合と同様である。また、その材料として透光性の導電層で形成されていることも図２５（ａ）の場合と同様である。
【０２１７】
そして、この対向電極ＣＴの各画素領域において、その中央部にて頂部を有するたとえば“くの字”状の開口が図中ｙ方向に並設されて形成されている。
【０２１８】
このように構成した画素においても、図２５（ａ）に示した構成と同様の機能を持たせることができる。
【０２１９】
実施例２０．
図２７（ａ）は上述した共通電極駆動回路Ｃｍと各対向電圧信号線ＣＬとの接続部における他の実施例を示した回路図で、図４に対応した図となっている。
【０２２０】
図４と比較して異なる構成は、該共通電極駆動回路Ｃｍからの信号によってオンされるスイッチＳＷ５（ｎ）を介して対向電圧信号線ＣＬに供給される対向電圧信号Ｖｃは、ＯＰアンプＯＰＡから供給されるように構成されていることにある。
【０２２１】
該ＯＰアンプＯＰＡはそれに供給されるＡＣ電圧波形をいわゆるブーストし、このブーストされた信号を前記対向電圧信号Ｖｃとして用いている。このブーストは、たとえばＯＰアンプあるいはそのトランジスタで生じるオーバーシュート現象を利用するもので、回路定数を適切に設定することによって、図２７（ｂ）に示すような対向電圧信号Ｖｃを得ることができる。
【０２２２】
図２７（ｂ）において、図中左側の波形Ａは前記ＯＰアンプＯＰＡを介して得られる対向電圧信号を示し、図中右側の波形Ｂは、前記対向電圧信号が対向電圧信号線ＣＬに供給される場合の対向電圧信号を示し、その供給端から近い（ｎｅａｒ）側から遠い（ｆａｒ ａｗａｙ）側へかけて波形歪みが図のように生じることを示している。この図から明らかなように、対向電圧信号線ＣＬの供給側から遠い側において波形歪みが生じた対向電圧信号は、矩形波の形状を充分に保持できるようになっている。
【０２２３】
このように構成した場合、各対向電圧信号線ＣＬには選択的に信号を供給するため、全ての対向電圧信号線ＣＬを同時に駆動した従来方式に比べ、負荷が数百分の一へと劇的に低減することになる。このため、ＯＰアンプＯＰＡ、あるいはそのトランジスタによる単純な回路のみで、上述したような波形の補正を行なうことができる。そして、負荷の軽さにより補正の効果も十分に発揮でき、さらに、補正回路に用いる部品も、負荷が劇的に軽いことにより、電流耐性の低い安価な部品で済むようになる。また、流れる電流も理想的には数百分の一となるため、信頼性が高く長寿命化を実現できるようになる。
【０２２４】
ちなみに、図２７（ｃ）は、全ての対向電圧信号線ＣＬを同時に駆動した従来方式において、図中右側の波形Ａは対向電圧信号を示し、図中右側の波形Ｂは、前記対向電圧信号が対向電圧信号線ＣＬに供給される場合の対向電圧信号を示し、その供給端から近い（ｎｅａｒ）側から遠い（ｆａｒ ａｗａｙ）側へかけて波形歪みが図のように生じ、対向電圧信号線ＣＬの供給側から遠い側においては矩形波の形状を保持できなくなっている。
【０２２５】
実施例２１．
図２８は、本発明による液晶表示装置の他の実施例を示す構成図である。
【０２２６】
ｘ方向に並設される各画素の画素列に共通な対向電圧信号線ＣＬは、多数のドレイン信号線ＤＬが横切って介在する。たとえばＳＸＧＡでは１２８０本程度を横切ることになる。
【０２２７】
そして、理想的状態として、これら各ドレイン信号線ＤＬに完全に同一の信号が与えられている場合は、ドレイン信号線ＤＬからの対向電圧信号線ＣＬへの影響はないが、実際の状態では、ユーザーの表示する画像パターンにより、図２８（ｃ）に示すように、液晶表示部ＡＲ中たとえば領域ａ、ｂのように、領域毎に異なったパターンが表示されることになる。
【０２２８】
このため、各ドレイン信号線ＤＬは領域毎に異なった電圧が供給されることにななり、この際、各対向電圧信号線ＣＬは前記領域ａにとって最適な電圧と前記領域ｂにとって最適な電圧を有することになり、それらが異なることになる。
【０２２９】
したがって、各対向電圧信号線ＣＬに対向電圧信号を供給する書き込み時に、この実際の画像に応じた値の対向電圧信号を供給することにより、いわゆるスミアを改善することができる。
【０２３０】
図２８（ａ）は、液晶表示パネルＰＮＬのゲートドライバＧＤ、ドレインドライバＤＤ、およびコモンドライバＣＤのそれぞれに映像制御回路ＴＣＯＮから各信号を供給することによって該液晶表示パネルＰＮＬの液晶表示部ＡＲに映像を行なうようになっている。また、該映像制御回路ＴＣＯＮからＶｃ生成回路ＶｃＧＮを介して対向電圧信号Ｖｃを供給するようになっている。ここで、前記Ｖｃ生成回路ＶｃＧＮは、たとえばＤＡコンバータ等により、映像制御回路ＴＣＯＮにより算出された最適データをＶｃ電圧に変換し出力するようになっている。
【０２３１】
なお、図２８（ａ）において、映像制御回路ＴＣＯＭに入力される画像信号Ｖｓｉｇは液晶表示パネルＰＮＬの外部から供給される画像信号である。
【０２３２】
図２８（ｂ）は、上述した各回路の動作フローを示す図である。まず、映像制御回路ＴＣＯＭに画像信号Ｖｓｉｇが入力され、該映像制御回路ＴＣＯＭ内では、まず映像信号のデータを計測する（ステップ１）。そして、計測した前記データより最適なＶｃを計算するようになる（ステップ２）。
【０２３３】
この場合の映像信号のデータの計測は、
（１）加算法の例では
ＤＬｔｏｔａｌ＝Σ（ＤＬｎ）：ｎ＝１〜ｍａｘ
ＤＬｂｅｓｔ＝ＤＬｔｏｔａｌ／ＤＬ本数とし、
（２）差分法の例では
ＤＬｂｅｓｔ＝ＶＣｃｅｎｔｅｒ ＋ Σ（ＤＬｎ−ＶＣｃｅｎｔｅｒ）：ｎ＝１〜ｍａｘとし、
上記ＤＬｂｅｓｔを算出し、Ｖｃ＝ＤＬｂｅｓｔ−α とする。
【０２３４】
ここで、ＤｌｂｅｓｔはＶｃの最適値算定用の計算上のＤＬの値、Ｖｃｃｅｎｔｅｒは任意に設定された計算用のＶＣ値である。この場合、ＤＬの最大−最小の平均値あるいはそれより若干低い値に設定することが望ましい。また、αは画素への飛び込み電圧等を考慮した補正値である。
【０２３５】
この映像制御回路ＴＣＯＭからゲートドライバＧＤに信号が供給され、前記画層信号内の同期信号により次のゲート信号線ＧＬを選択するようになる（ステップ３）。
【０２３６】
この際に、映像制御回路ＴＣＯＭからドレインドライバＤＤに信号が供給され、前記映像制御回路ＴＣＯＮから転送された各ライン毎の映像信号の情報を蓄積する（ステップ４）。そして、前記同期信号により映像信号を出力する（ステップ５）。
【０２３７】
また、この際に、前記映像制御回路ＴＣＯＮからＶｃ生成回路ＶｃＧＮに信号が供給され、該信号に基づきＶｃデータを生成し（ステップ６）、このデータから最適なＶｃの値に変更する（ステップ７）。
【０２３８】
また、この際に、前記映像制御回路ＴＣＯＭからコモンドライバＣＤに信号が供給され、前記画像信号Ｖｓｉｇ内の同期信号により次の対向電圧信号線ＣＬを選択するようになる（ステップ８）。
【０２３９】
なお、この実施例においても、少なくとも各対向電圧信号線ＣＬにおいて走査された対向電圧信号が供給されていない際の対向電圧信号線ＣＬをフローティング状態とするものであるが、このようにフローティングしない場合においても適用できることはいうまでもない。
【０２４０】
実施例２２．
図２９（ａ）は、本発明による液晶表示装置の他の実施例を示す平面図である。同図は、ゲート信号線ＧＬ、対向電圧信号線ＣＬ、及びドレイン信号線ＤＬ（図示せず）が形成された透明基板ＳＵＢ１上に配置されたゲートドライバＧＤ、コモンドライバＣＤ、及びドレインドライバＤＤを示した図となっている。
【０２４１】
そして、このうちゲートドライバＧＤとコモンドライバＣＤはそれぞれ透明基板ＳＵＢ１の一辺側に並列させ、これにより、液晶表示パネルＰＮＬのいわゆる額縁の幅を狭める効果を奏したものとしている。
【０２４２】
ゲートドライバＧＤとコモンドライバＣＤは交互に配列され、この実施例ではゲートドライバＧＤの数よりもコモンドライバＣＤの数を多くして配置させている。ゲートドライバＧＤとコモンドライバＣＤはそれぞれ駆動電圧が異なり、同図に示すように別チップの構成では該チップ内の構成を異なるように構成できる。したがって、それぞれに適した端子数単位でチップを形成することで各ドライバの数を削減でき、省スペース化とコスト低減を図ることができる。
【０２４３】
また、図２９（ｂ）は、本発明による液晶表示装置の他の実施例を示す平面図であり、図２９（ａ）と対応した図となっている。
【０２４４】
図２９（ａ）の場合と比較して異なる構成は、ゲートドライバＧＤの数よりもコモンドライバＣＤの数を少なくして配置させている。コモンドライバＣＤは、それからの対向電圧信号の振幅がゲートドライバＧＤからの走査信号のそれよりも小さいため、耐圧を小さく構成できる。これにより、コモンドライバＣＤの方が一チップ当りの出力を大きくすることができる。そこで、コモンドライバＣＤのチップ数をゲートドライバＧＤのそれより減らすことによって上記効果を図ることができる。
【０２４５】
この場合、走査によって対向電圧信号Ｃを供給する対向電圧信号線ＣＬを複数本ごとにすることによって、容易にコモンドライバＣＤのチップ数を減らすことができるようになる。
【０２４６】
なお、この実施例では、ゲートドライバＧＤおよびコモンドライバＣＤの近傍において、ゲート信号線ＧＬと対向電圧信号線ＣＬと交差させる部分が生じることは免れないことから、構成的には、ゲート信号線ＧＬと対向電圧信号線ＣＬをそれぞれ絶縁膜を介した異層構造とする必要が生じる。このことから、ゲート信号線ＧＬと対向電圧信号線ＣＬの配置は、たとえば図２０、図２５、あるいは図２６に示したようにすることが望ましい。
【０２４７】
実施例２３．
図３０（ａ）は、実施例２２で示したように、透明基板ＳＵＢ１の一辺側にゲートドライバＧＤとコモンドライバＣＤとを交互に配置させた場合における他の実施例を示す平面図である。図３０（ａ）ではゲートドライバＧＤの数がコモンドライバＣＤのそれよりも多く配置されている。
【０２４８】
このようにした場合、透明基板ＳＵＢ１上で信号を伝達するデータ転送方式を容易に実現できるようになる。すなわち、映像制御回路ＴＣＯＮから同一のスタートパルスが該映像制御回路ＴＣＯＮに電気的に近接して配置されるゲートドライバＧＤとコモンドライバＣＤに出力され、該ゲートドライバＧＤからはそれが担当する各ゲート信号線ＧＬに走査信号を順次走査して出力され、また、その際に、該コモンドライバＣＤからはそれが担当する各対向電圧信号線ＣＬに対向電圧信号を順次走査して出力される。
【０２４９】
そして、前記ゲートドライバＧＤによる各ゲート信号線ＧＬへの走査信号の順次供給および前記コモンドライバＣＤによる各対向電圧信号線ＣＬへの対向電圧信号の順次供給が終了した段階で、これらゲートドライバＧＤおよびコモンドライバＣＤのそれぞれから、該ゲートドライバＧＤに近接して配置される他のゲートドライバＧＤおよび該コモンドライバＣＤに近接して配置される他のコモンドライバＣＤへそれぞれ同一のスタートパルスが出力される。
【０２５０】
すなわち、１チップの出力が完了すると、次のチップに出力信号の送出を指示し、さらに次のラインに出力が引き継がれることになる。
【０２５１】
この場合、各ゲートドライバＧＤからの走査信号はゲート信号線ＧＬを１本毎に出力されるのに対し、各コモンドライバＣＤからの対向電圧信号Ｃは対向電圧信号線ＣＬを複数本ごとに出力されるようになっている。
【０２５２】
このことから、図３０（ａ）に示したように、映像制御回路ＴＣＯＮからのスタートパルスは、ゲートドライバＧＤおよびコモンドライバＣＤのそれぞれに別々に入力されるように配線することが望ましい。
【０２５３】
このように、コモンドライバＣＤからの走査信号の出力は複数の対向電圧信号線ＤＬ毎になるため、コモンドライバＣＤの出力の切り替えがゲートドライバＧＤの出力の設定されたｎ本毎になるように、該コモンドライバＣＤはチップ内での切り替えタイミングとなる一定時間をｎ倍化するよう設定することが望ましい。
【０２５４】
図３０（ｂ）は透明基板ＳＵＢ１に搭載されたゲートドライバＧＤの側面図を、また図３０（ｃ）はコモンドライバＣＤの側面図を示しており、たとえばそれらのチップにモード切り替え端子ＭＪＴを設け、これらのモード切り替え端子ＭＪＴを透明基板ＳＵＢ１面に形成した短絡配線ＳＣＬによって短絡個所を代えることでｎ倍化のｎの変更等を容易に対応することができる。
【０２５５】
たとえば、図３０（ｂ）のゲートドライバＧＤではモード切り換え端子ＭＪＴ間が開放のためｎ倍化しないが、図３０（ｃ）のコモンドライバＣＤではモード切り換え端子ＭＪＴ間を短絡し、ｎ本ごとに切り換るように設定される。ｎの値は短絡箇所にｎの数に合わせて予め複数設けることで容易に対応できる。
【０２５６】
図３０（ｄ）は、他の実施例を示す平面図で、図３０（ａ）に対応した図となっている。図３０（ｄ）では、ゲートドライバＧＤとコモンドライバＣＤにおけるそれぞれのドライバ間配線を該ドライバに対し互いに逆側に設けることで、配線の交差を防止できることを示している。ドライバ間のスタートパルスの伝送タイミングはコモンドライバＣＤの対向電圧信号Ｃの供給が複数本の対向電圧信号線ＣＬを単位としていることにより走査信号Ｇおよび対向電圧信号Ｃの供給がずれ、配線の交差部があった場合にそれらの干渉により誤動作の懸念が生じる。
【０２５７】
したがって、図３０（ｄ）に示す実施例のように、配線を互いに交差しない配置とさせることで、安定した動作を実現させることができる。
【０２５８】
また、この実施例では、上記各ドライバはチップ（半導体チップ）を例に挙げて示したものである。しかし、いわゆるテープキャリア方式で構成されたドライバＴＣＰであってもよく、この場合にあっても、上述したモード判定を透明基板ＳＵＢ１上の短絡配線ＳＣＬの有無により判定できるようにできる。
【０２５９】
ここで、テープキャリア方式で構成されたドライバＴＣＰとは、図３１（ａ）に示すように、フレキシブル基板ＦＢに半導体チップＣＨが搭載され、この半導体チップＣＨの各入力端子および各出力端子は該フレキシブル基板ＦＢの表面に形成された入力配線および出力配線を介してそれぞれ各対向辺に引き出されて構成されている。そして、このうち出力配線の端部（端子）は透明基板ＳＵＢ１の表面端辺にまで引き出されたたとえばゲート信号線ＧＬあるいは対向電圧信号線ＣＬと電気的に接続されるようになっている。
【０２６０】
この場合、半導体チップＣＨのモード判定端子のそれぞれからフレキシブル基板ＦＢ上に配線ＭＩＬを延在させて構成し、図３１（ｂ）に示すように、これら配線ＫＩＬは透明基板ＳＵＢ１上に形成した短絡配線ＳＣＬ上に位置付けられるようにすればよい。
【０２６１】
また、このような場合に限定されることはなく、図３１（ｃ）および（ｄ）に示すように、該ドライバＴＣＰをゲートドライバＧＤ用、コモンドライバＣＤ用として別に構成する場合は、該ドライバＴＣＰ上に判定用の短絡配線ＳＣＬを設けるようにしても良いことはいうまでもない。ドライバＴＣＰの変更のみで対応でき、ドライバチップ自体を共通に用いることができるからである。
【０２６２】
実施例２４．
図３２（ａ）は、実施例２３に示したと同様、透明基板ＳＵＢ１の一辺側にゲートドライバＧＤとコモンドライバＣＤとを交互に配置させた場合における他の実施例を示す平面図である。図３２（ａ）においてもゲートドライバＧＤの数がコモンドライバＣＤのそれよりも多く配置されている。
【０２６３】
図３２（ａ）に示すように、映像制御回路ＴＣＯＮからの信号は、まず、該映像制御回路ＴＣＯＮに近接するゲートドライバＧＤに供給され、さらに該ゲートドライバＧＤに近接するコモンドライバＣＤに供給されるようになっている。
【０２６４】
この場合、該コモンドライバＣＤへの信号供給は前記ゲートドライバＧＤの搭載領域を走行する透明基板ＳＵＢ１上の配線層によってなされるようになっている。
【０２６５】
また、前記ゲートドライバＧＤから次に配置される他のゲートドライバＧＤへの信号供給はそれらの間に配置されるコモンドライバＣＤの搭載領域を走行する透明基板ＳＵＢ１上の配線層によってなされるようになっている。
【０２６６】
以下、これらが繰り返されることによって、前記各配線層は交差させる必要なく、データ転送を実現させることができる。そして、データ転送のための配線層は並設された各ドライバの両脇にはみ出させないようにするため、いわゆる液晶表示パネルの額縁に占める面積を縮小させることができる。
【０２６７】
なお、図３２（ｂ）は、図３２（ａ）のゲートドライバＧＤとコモンドライバＣＤとの前記配線層との接続関係を具体的に示したもので、図中、ＯＴＧは出力端子群、ＩＴＧは入力端子群、ＳＩは信号入力、ＳＯは信号出力を示している。
【０２６８】
図３２（ｃ）は、さらに他の実施例を示す平面図で、図３２（ｂ）に対応した図となっている。
【０２６９】
図３２（ｂ）の場合と比較して異なる構成は、たとえばコモンドライバＣＤの領域を走行して該コモンドライバＣＤの両脇に配置される各ゲートドライバＧＤを接続させる配線層を該コモンドライバＣＤのチップ内に設けるようにしていることにある。すなわち、該コモンドライバＣＤ内に形成される配線層（図中点線で示す）はその両端に信号入力ＳＩおよび信号出力ＳＯの各端子を備えている。
【０２７０】
ゲートドライバＧＤの場合も該コモンドライバＣＤと同様の構成が採用されている。
【０２７１】
この場合、図３２（ｂ）に示すように、各半導体チップにモード選択端子ＭＳＴを設け、透明基板ＳＵＢ１面に設けた短絡配線ＳＣＬとの接続／非接続判定によりチップの動作を切り替えても良い。
【０２７２】
図３２（ｄ）、（ｅ）は、それぞれ、前記短絡配線ＳＣＬの接続／非接続判定によってゲートドライバＧＤとしておよびコモンドライバＧＤとして用いていることを示している。
【０２７３】
このようにすることにより、ゲートドライバＧＤおよびコモンドライバＧＤを同一の構成とすることができ、それらをゲートドライバＧＤあるいはコモンドライバＧＤとして使用することができる。したがって、部品種類の削減、組み立ての容易化を実現することができる。
【０２７４】
なお、図３２（ｆ）は、コモンドライバＣＤの数をゲートドライバＧＤのそれよりも少なくするように構成するため、ゲート信号線ＧＬとほぼ同数の対向電圧信号線ＣＬをたとえばその上方から２本づつ接続させ、これら互いに接続された対向電圧信号線にそれぞれ対向電圧信号を順次走査して供給する例を示したものである。
【０２７５】
実施例２５．
図３３（ａ）は、実施例２４等と同様、透明基板ＳＵＢ１の一辺側にゲートドライバＧＤとコモンドライバＣＤとを交互に配置させた場合において、少なくとも一対の隣接して配置されるゲートドライバＧＤとコモンドライバＣＤを一つの半導体チップに組み込んで形成した場合を示す平面図である。
【０２７６】
すなわち、該半導体チップＣＨの図中右側においてゲート信号線ＧＬおよび対向電圧信号線ＣＬが配置される場合、該半導体チップＣＨの図中右側の辺にはその辺に沿ってゲート出力端子ＧＴＯが配列され、図中左側の辺にはその辺に沿ってコモン出力端子ＣＴＯが配列されている。
【０２７７】
そして、各コモン出力端子ＣＴＯのそれぞれは隣接して配置されるゲート出力端子ＧＴＯの間に配置され、これにより、該ゲート出力端子ＧＴＯが妨害となることなく該コモン出力端子ＣＴＯへ対向電圧信号ＣＬを延在させて形成することができるようになっている。
【０２７８】
また、前記ゲート出力端子ＧＴＯおよびコモン出力端子ＣＴＯが並設された辺以外の他の辺のそれぞれにはそれに近接して電源端子ＶＶが形成され、該辺の一方には信号入力端子ＳＩが他方には信号出力端子ＳＯが形成されている。
【０２７９】
また、このように構成された半導体チップＣＨは、図３３（ｂ）に示すように、ゲート出力端子ＧＴＯ群とコモン出力端子ＣＴＯ群の間をそれらと並行に走行するグランド線ＧＮＤＬが形成され、このグランド線ＧＮＤＬをほぼ境にして、図中左側のＣ回路側ＣＣＳには共通電極駆動回路Ｃｍが形成され、図中右側のＧ回路側ＧＣＳには走査信号駆動回路Ｖが形成されるようになっている。
【０２８０】
さらに、このように構成された半導体チップＣＨは、図３３（ｃ）に示すように、ゲート出力端子ＧＴＯ群とコモン出力端子ＣＴＯ群の方向と直交する方向へ３区分に分け、その真中の領域ＬＲをロジック領域、図中左側の領域ＣＳＲをコモンスイッチ領域、図中右側の領域ＧＳＲをゲートスイッチ領域として、それぞれ回路を組み込んでいる。
【０２８１】
ここで、半導体チップＣＨにおいて上述した各構成を全て備えている必要はなく、次に述べる構成が少なくとも１つ備えられていればよい。
【０２８２】
まず、最初に、ゲート出力端子ＧＴＯとコモン出力端子ＣＴＯを対向する辺にそれぞれ設ける。チップ内部で共通電極駆動回路Ｃｍと走査信号線駆動回路Ｖを分離して形成でき、それらの干渉を防止できるからである。
【０２８３】
次に、電源端子ＶＶをコモン出力端子ＣＴＯの側に設ける。走査信号Ｇと対向電圧信号Ｃは出力される電圧が異なっており、対向電圧信号Ｃの方がそのＯＮ時の電圧が低い分だけ電源ノイズの影響を受けにくいからである。
【０２８４】
次に、コモン出力端子ＣＯＴが液晶表示部ＡＲから遠い側に配列されている。コモン電位が外側に配置されることになり、外部ノイズによるシールド効果が得られるからである。
【０２８５】
次に、半導体チップＣＨ内で、共通電極駆動回路Ｃｍと走査信号駆動回路Ｖとの間にグランド線ＧＮＤＬが延在する。各回路の互いの干渉を防止できるからである。
【０２８６】
さらに、半導体チップＣＨ内でロジック回路を中央に配置し、その一方の側にゲートスイッチ回路、他方の側にコモンスイッチ回路を配置する。駆動電圧が走査信号駆動回路Ｖ、共通電極駆動回路Ｃｍで共通のロジック部をまとめて配置し、駆動電圧が異なるスイッチ部を走査信号駆動回路Ｖ、共通電極駆動回路Ｃｍのそれぞれで分けることができ、回路規模の縮小と低消費電力化、さらに干渉の防止を実現できるからである。この場合において、最大電圧が、ゲートスイッチ領域＞コモンスイッチ領域＞ロジック領域の関係とすることができる。
【０２８７】
図３３（ｄ）は他の実施例を示す平面図で、図３３（ａ）に対応した図となっている。図３３（ａ）の場合と比較して異なる構成は、複数の対向電圧信号線ＣＬの共通接続は、半導体チップＣＨのコモン出力端子ＣＯＴの端子面積を大きくし、このコモン出力端子ＣＯＴのフェースダウンによってなされるように構成されていることにある。これにより、半導体チップＣＨ内において共通電極駆動回路Ｃｍの回路規模を低減させることができる。
【０２８８】
また、図３３（ｅ）は他の実施例を示す平面図で、図３３（ａ）に対応した図となっている。図３３（ａ）の場合と比較して異なる構成は、半導体チップの各コモン出力端子ＣＯＴから一本の配線が分岐しその後複数の対向電圧信号線ＣＬに接続された構成にある。
【０２８９】
このようにした場合、各コモン出力端子ＣＯＴでの接続面積が増大可能であり、接続抵抗が低減できる。また、各コモン出力端子のサイズを連続して作る場合と比較して小型化できる。これにより、半導体チップＣＨの接続部の製造が容易になるという効果を奏する。
【０２９０】
また、図３３（ｆ）は他の実施例を示す平面図で、図３３（ａ）に対応した図となっている。図３３（ａ）の場合と比較して異なる構成は、半導体チップＣＨの各コモン出力端子ＣＯＴはそれぞれ対向電圧信号線ＣＬに接続され、かつ、隣接する複数のコモン出力端子ＣＯＴがチップ内部で接続されていることにある。
【０２９１】
このように構成した場合、共通電極駆動回路Ｃｍの規模の低減が図れる。また、コモン出力端子ＣＯＴをゲート出力端子ＧＯＴと同様のピッチで構成できるため、たとえば異方性導電膜を介して該半導体チップＣＨと透明基板ＳＵＢ１上の端子の接続時に生じる端子相互の高さの不均一を防止できる。これにより、接続安定性が向上し、接続抵抗低減と信頼性向上ができる。さらに、直行率（接続不良により再生作業を行うことなく、１回で接続できる割合）が向上しコストの低減を実現させることができる。
【０２９２】
実施例２６．
本発明による液晶表示装置は、上述した各実施例で説明してきたように、ゲート信号線ＧＬおよび対向電圧信号線ＣＬがいずれも大部分の時間でフローティング状態となるものである。このことは、該時間の間ではそれに相当する半導体チップＣＨは遊んでいる状態にあり、時間当りの半導体チップの利用効率の悪いものとなることを意味する。
【０２９３】
それ故、この実施例では、半導体チップＣＨの１つの出力端子から走査信号Ｇと対向電圧信号Ｃの双方を時間差を設けて出力し、その信号の出力先を切り替えることにより、半導体チップの数の削減を図ることにある。
【０２９４】
このようにすることにより、たとえば走査信号Ｇと対向電圧信号Ｃを半導体チップＣＨの１端子から出力することで、該半導体チップの数を半減させることができるようになる。また、共通電極駆動回路Ｃｍと走査信号駆動回路Ｖを共有する構成とできるので、専用の共通電極駆動回路Ｃｍ、専用の走査信号駆動回路Ｖの回路を別個に設ける場合より半導体チップの占める面積を削減でき、さらにチップコストの削減を実現できる。
【０２９５】
上述のように半導体チップＣＨの同一の出力端子からゲート信号線ＧＬおよび対向電圧信号線ＣＬの双方にそれぞれ時間差をもたせて出力を供給する場合、各画素に信号を書き込む際にはゲート信号線ＧＬおよび対向電圧信号線ＣＬにそれぞれ同時に信号が供給される必要が生じる。
【０２９６】
同一の出力端子に同時に異なる値を出力することはできないため、平面的に異なる端子にそれぞれ異なる電位を有する走査信号Ｇと対向電圧信号Ｃを出力し、それら各信号を配線を交差させる工夫を採ることにより本来のゲート信号線ＧＬおよび対向電圧信号線ＣＬに供給することを要する。
【０２９７】
このとき、図３４（ａ）に示すように、同一の出力端子から先にゲート信号Ｇ−ＯＮを出力する場合には、２ライン分以上離れた出力から対向電圧信号Ｃ−ＯＮを供給する。走査信号Ｇ‐ＯＮの次に信号Ｇ‐ＯＦＦを供給する必要があり、対向電圧信号Ｃ−ＯＮの供給はそれ以降となるからである。
【０２９８】
この場合、図３４（ｂ）に示すように、ゲート信号Ｇ−ＯＮを出力した後、対向電圧信号Ｃ−ＯＮを供給するまで、３ライン以上とし、ゲート信号Ｇ−ＯＦＦとの間にフローティング状態の期間を設けても良い。ゲート信号Ｇと対向電圧信号Ｃの切り替えに要する時間を十分確保するためである。
【０２９９】
さらに、図３４（ｃ）に示すように、先に対向電圧信号Ｃ−ＯＮを供給し、次にゲート信号ＧのＯＮ、ＯＦＦを順次出力するようにしてもよく、このようにした場合、対向電圧信号Ｃからゲート信号Ｇの供給までの期間は１ライン以上離れていればよい。この場合、フローティング状態から一度対向電圧信号Ｃ−ＯＮをその電位状態に持ち上げ、その後ゲート信号Ｇ−ＯＮを供給するため、該ゲート信号Ｇ−ＯＮを見かけ上プリチャージすることになる。このため、該ゲート信号Ｇ−ＯＮの立ち上がりが急峻となり、書き込み特性の一層の向上が図れる。また配線交差数が低減するため、歩留まりの向上が実現する。なお、フローティング状態は外部からフローティング電位を高抵抗経由で供給してもよい。
【０３００】
図３５は、上述したように、共通電極駆動回路Ｃｍと走査信号駆動回路Ｖを共有する回路の一実施例を模式的に示した説明図で、図３４（ａ）に示した信号を出力させるようになっている。
【０３０１】
まず、図３５（ａ）に示すように、図中右側に信号供給端子を有し、それらの各端子には、図中上側から、順次、Ｇ−ＯＮ信号、Ｇ−ＯＦＦ信号、ＣＯＭ（対向電圧）信号、Ｇ−ＯＮ信号、Ｇ−ＯＦＦ信号、ＣＯＭ信号、Ｇ−ＯＮ信号、Ｇ−ＯＦＦ信号、ＣＯＭ信号、……、ＣＯＭ信号が入力されるようになっている。これらの各信号は常時供給されるようになっている。そして、たとえばＧ−ＯＮ信号が供給される端子に対し同じＧ−ＯＮ信号が供給される他の端子において、同様な信号が供給されるようになっており、他のＧ−ＯＦＦ信号等も同様となっている。
【０３０２】
また、順次Ｇ−ＯＮ信号、Ｇ−ＯＦＦ信号、ＣＯＭ信号が供給され互いに隣接して配置される各端子は、それぞれ、上記各信号を全く受け入れないか、あるいは該各信号のうちそのいずれか一つを受け入れるたとえば走査スイッチ等を介して各端子Ｘに接続されるようになっている。たとえば、図３５（ａ）の場合、図中端子Ｘ（ｎ−２）は前記走査スイッチＳＳａを介してＣＯＭ信号が供給される端子に接続され、端子Ｘ（ｎ−１）は前記走査スイッチＳＳａを介してＧ−ＯＦＦ信号が供給される端子に接続され、さらに、端子Ｘ（ｎ）は前記走査スイッチＳＳａを介してＧ−ＯＮ信号が供給される端子に接続されている。そして、それ以外の他の端子ＸにはＧ−ＯＮ信号、Ｇ−ＯＦＦ信号、ＣＯＭ信号のいずれも供給されないようになっている。
【０３０３】
さらに、前記各端子Ｘには、それぞれ、たとえば走査スイッチＳＳｂを介してゲート信号線ＧＬおよび対向電圧信号線ＣＬのうち、それらに該端子Ｘからの信号を全く受け入れないか、あるいは一方の特定された信号線のみに受け入れるように構成されている。たとえば、図３５（ａ）の場合、図中端子Ｘ（ｎ−２）からのＣＯＭ信号は前記走査スイッチＳＳｂを介して対向電圧信号線ＣＬ（ｎ）に供給され、端子Ｘ（ｎ−１）からのＧ−ＯＦＦ信号は前記走査スイッチＳＳｂを介してゲート信号線ＧＬ（ｎ−１）に供給され、端子Ｘ（ｎ）からのＧ−ＯＮ信号は前記走査スイッチＳＳｂを介してゲート信号線ＧＬ（ｎ）に供給されるようになっている。
【０３０４】
このことから、ｎライン目のゲート信号線ＧＬ（ｎ）、対向電圧信号線ＣＬ（ｎ）には、それぞれＧ−ＯＮ信号、ＣＯＭ信号が供給されるとともに、それより一つ手前の（ｎ−１）ライン目のゲート信号線ＧＬ（ｎ−１）にはＧ−ＯＦＦ信号が供給されることになる。
【０３０５】
つぎの段階では、図３５（ｂ）に示すように、前記走査スイッチＳＳａおよびＳＳｂは、それぞれ、前記端子Ｘに対する入力側と出力側との各接続関係を維持した状態で、そのまま次のラインにシフトされるようになる。図中端子Ｘ（ｎ−１）は前記走査スイッチＳＳａを介してＣＯＭ信号が供給される端子に接続され、端子Ｘ（ｎ）は前記走査スイッチＳＳａを介してＧ−ＯＦＦ信号が供給される端子に接続され、さらに、端子Ｘ（ｎ＋１）は前記走査スイッチＳＳａを介してＧ−ＯＮ信号が供給される端子に接続される。そして、それ以外の他の端子ＸにはＧ−ＯＮ信号、Ｇ−ＯＦＦ信号、ＣＯＭ信号のいずれも供給されないようになる。
【０３０６】
また、図３５（ｂ）の場合、図中端子Ｘ（ｎ−１）からのＣＯＭ信号は前記走査スイッチＳＳｂを介して対向電圧信号線ＣＬ（ｎ＋１）に供給され、端子Ｘ（ｎ）からのＧ−ＯＦＦ信号は前記走査スイッチＳＳｂを介してゲート信号線ＧＬ（ｎ）に供給され、端子Ｘ（ｎ＋１）からのＧ−ＯＮ信号は前記走査スイッチＳＳｂを介してゲート信号線ＧＬ（ｎ＋１）に供給されるようになる。
【０３０７】
このことから、ｎライン目のゲート信号線ＧＬ（ｎ）にはＧ−ＯＦＦ信号が供給され、対向電圧信号線ＣＬ（ｎ）はフローティング状態となる。一方、次の（ｎ＋１）ライン目のゲート信号線ＧＬ（ｎ＋１）、対向電圧信号線ＣＬ（ｎ＋１）には、それぞれＧ−ＯＮ信号、ＣＯＭ信号が供給されるようになる。
【０３０８】
つぎの段階でも、図３５（ｃ）に示すように、前記走査スイッチＳＳａおよびＳＳｂは、それぞれ、前記端子Ｘに対する入力側と出力側との各接続関係を維持した状態で、そのまま次のラインにシフトされるようになる。図中端子Ｘ（ｎ）は前記走査スイッチＳＳａを介してＣＯＭ信号が供給される端子に接続され、端子Ｘ（ｎ＋１）は前記走査スイッチＳＳａを介してＧ−ＯＦＦ信号が供給される端子に接続され、さらに、端子Ｘ（ｎ＋２）は前記走査スイッチＳＳａを介してＧ−ＯＮ信号が供給される端子に接続される。そして、それ以外の他の端子ＸにはＧ−ＯＮ信号、Ｇ−ＯＦＦ信号、ＣＯＭ信号のいずれも供給されないようになる。
【０３０９】
また、図３５（ｃ）の場合、図中端子Ｘ（ｎ）からのＣＯＭ信号は前記走査スイッチＳＳｂを介して対向電圧信号線ＣＬ（ｎ＋２）に供給され、端子Ｘ（ｎ＋１）からのＧ−ＯＦＦ信号は前記走査スイッチＳＳｂを介してゲート信号線ＧＬ（ｎ＋１）に供給され、端子Ｘ（ｎ＋２）からのＧ−ＯＮ信号は前記走査スイッチＳＳｂを介してゲート信号線ＧＬ（ｎ＋２）に供給されるようになる。
【０３１０】
このことから、（ｎ＋１）ライン目のゲート信号線ＧＬ（ｎ＋１）にはＧ−ＯＦＦ信号が供給され、対向電圧信号線ＣＬ（ｎ＋１）はフローティング状態となる。一方、次の（ｎ＋２）ライン目のゲート信号線ＧＬ（ｎ＋２）、対向電圧信号線ＣＬ（ｎ＋２）には、それぞれＧ−ＯＮ信号、ＣＯＭ信号が供給されるようになる。
【０３１１】
つぎの段階でも、図３５（ｄ）に示すように、前記走査スイッチＳＳａおよびＳＳｂは、それぞれ、前記端子Ｘに対する入力側と出力側との各接続関係を維持した状態で、そのまま次のラインにシフトされるようになる。図中端子Ｘ（ｎ＋１）は前記走査スイッチＳＳａを介してＣＯＭ信号が供給される端子に接続され、端子Ｘ（ｎ＋２）は前記走査スイッチＳＳａを介してＧ−ＯＦＦ信号が供給される端子に接続され、さらに、端子Ｘ（ｎ＋３）は前記走査スイッチＳＳａを介してＧ−ＯＮ信号が供給される端子に接続される。そして、それ以外の他の端子ＸにはＧ−ＯＮ信号、Ｇ−ＯＦＦ信号、ＣＯＭ信号のいずれも供給されないようになる。
【０３１２】
また、図３５（ｄ）の場合、図中端子Ｘ（ｎ＋１）からのＣＯＭ信号は前記走査スイッチＳＳｂを介して対向電圧信号線ＣＬ（ｎ＋３）に供給され、端子Ｘ（ｎ＋２）からのＧ−ＯＦＦ信号は前記走査スイッチＳＳｂを介してゲート信号線ＧＬ（ｎ＋２）に供給され、端子Ｘ（ｎ＋３）からのＧ−ＯＮ信号は前記走査スイッチＳＳｂを介してゲート信号線ＧＬ（ｎ＋３）に供給されるようになる。
【０３１３】
このことから、（ｎ＋２）ライン目のゲート信号線ＧＬ（ｎ＋２）にはＧ−ＯＦＦ信号が供給され、対向電圧信号線ＣＬ（ｎ＋２）はフローティング状態となる。一方、次の（ｎ＋３）ライン目のゲート信号線ＧＬ（ｎ＋３）、対向電圧信号線ＣＬ（ｎ＋３）には、それぞれＧ−ＯＮ信号、ＣＯＭ信号が供給されるようになる。
【０３１４】
そして、これが順次繰り返され、最下位のラインから最上位のラインに以降する場合においても、上述した関係を維持しながら前記走査スイッチＳＳａおよびＳＳｂはシフトされる。
【０３１５】
図３６は、上述したように、共通電極駆動回路Ｃｍと走査信号駆動回路Ｖを共有する回路の他の実施例を模式的に示した説明図で、図３４（ｃ）に示した信号を出力させるようになっている。
【０３１６】
図３６は図３５と対応した図となっており、図３５の場合と比較して異なる構成は、走査スイッチＳＳａ、ＳＳｂにおいて端子Ｘに対する入力側および出力側の接続関係が相違しているのみである。
【０３１７】
図３５（ａ）に示すように、図中端子Ｘ（ｎ−２）は前記走査スイッチＳＳａを介してＧ−ＯＦＦ信号が供給される端子に接続され、端子Ｘ（ｎ−１）は前記走査スイッチＳＳａを介してＧ−ＯＮ信号が供給される端子に接続され、さらに、端子Ｘ（ｎ）は前記走査スイッチＳＳａを介してＣＯＭ信号が供給される端子に接続されている。そして、それ以外の他の端子ＸにはＧ−ＯＮ信号、Ｇ−ＯＦＦ信号、ＣＯＭ信号のいずれも供給されないようになっている。
【０３１８】
さらに、図３６（ａ）の場合、図中端子Ｘ（ｎ−２）からのＧ−ＯＦＦ信号は前記走査スイッチＳＳｂを介してゲート信号線ＧＬ（ｎ−２）に供給され、端子Ｘ（ｎ−１）からのＧ−ＯＮ信号は前記走査スイッチＳＳｂを介してゲート信号線ＧＬ（ｎ−１）に供給され、端子Ｘ（ｎ）からのＣＯＭ信号は前記走査スイッチＳＳｂを介して対向電圧信号線（ｎ−１）に供給されるようになっている。
【０３１９】
この段階で、ｎライン目のゲート信号線ＧＬ（ｎ）、対向電圧信号線ＣＬ（ｎ）は、それぞれフローティング状態となっており、それより一つ手前の（ｎ−１）ライン目のゲート信号線ＧＬ（ｎ−１）にはＧ−ＯＮ信号が供給され、対向電圧信号線ＣＬ（ｎ−１）にはＣＯＭ信号が供給されることになる。
【０３２０】
つぎの段階では、図３６（ｂ）に示すように、前記走査スイッチＳＳａおよびＳＳｂは、それぞれ、前記端子Ｘに対する入力側と出力側との各接続関係を維持した状態で、そのまま次のラインにシフトされるようになる。図中端子Ｘ（ｎ−１）は前記走査スイッチＳＳａを介してＧ−ＯＦＦ信号が供給される端子に接続され、端子Ｘ（ｎ）は前記走査スイッチＳＳａを介してＧ−ＯＮ信号が供給される端子に接続され、さらに、端子Ｘ（ｎ＋１）は前記走査スイッチＳＳａを介してＣＯＭ信号が供給される端子に接続される。そして、それ以外の他の端子ＸにはＧ−ＯＮ信号、Ｇ−ＯＦＦ信号、ＣＯＭ信号のいずれも供給されないようになる。
【０３２１】
また、図３６（ｂ）の場合、図中端子Ｘ（ｎ−１）からのＧ−ＯＦＦ信号は前記走査スイッチＳＳｂを介してゲート信号線ＧＬ（ｎ−１）に供給され、端子Ｘ（ｎ）からのＧ−ＯＮ信号は前記走査スイッチＳＳｂを介してゲート信号線ＧＬ（ｎ）に供給され、端子Ｘ（ｎ＋１）からのＣＯＭ信号は前記走査スイッチＳＳｂを介して対向電圧信号線ＣＬ（ｎ）に供給されるようになる。
【０３２２】
このことから、ｎライン目のゲート信号線ＧＬ（ｎ）にはＧ−ＯＮ信号が供給され、対向電圧信号線ＣＬ（ｎ）にはＣＯＭ信号が供給される。
【０３２３】
つぎの段階でも、図３６（ｃ）に示すように、前記走査スイッチＳＳａおよびＳＳｂは、それぞれ、前記端子Ｘに対する入力側と出力側との各接続関係を維持した状態で、そのまま次のラインにシフトされるようになる。図中端子Ｘ（ｎ）は前記走査スイッチＳＳａを介してＧ−ＯＦＦ信号が供給される端子に接続され、端子Ｘ（ｎ＋１）は前記走査スイッチＳＳａを介してＧ−ＯＮ信号が供給される端子に接続され、さらに、端子Ｘ（ｎ＋２）は前記走査スイッチＳＳａを介してＣＯＭ信号が供給される端子に接続される。そして、それ以外の他の端子ＸにはＧ−ＯＮ信号、Ｇ−ＯＦＦ信号、ＣＯＭ信号のいずれも供給されないようになる。
【０３２４】
また、図３６（ｃ）の場合、図中端子Ｘ（ｎ）からのＧ−ＯＦＦ信号は前記走査スイッチＳＳｂを介してゲート信号線（ｎ）に供給され、端子Ｘ（ｎ＋１）からのＧ−ＯＮ信号は前記走査スイッチＳＳｂを介してゲート信号線ＧＬ（ｎ＋１）に供給され、端子Ｘ（ｎ＋２）からのＣＯＭ信号は前記走査スイッチＳＳｂを介して対向電圧信号線ＣＬ（ｎ＋１）に供給されるようになる。
【０３２５】
このことから次の（ｎ＋２）ライン目のゲート信号線ＧＬ（ｎ＋２）および対向電圧信号線ＣＬ（ｎ＋２）はフローティング状態となる。
【０３２６】
つぎの段階でも、図３６（ｄ）に示すように、前記走査スイッチＳＳａおよびＳＳｂは、それぞれ、前記端子Ｘに対する入力側と出力側との各接続関係を維持した状態で、そのまま次のラインにシフトされるようになる。図中端子Ｘ（ｎ＋１）は前記走査スイッチＳＳａを介してＧ−ＯＦＦ信号が供給される端子に接続され、端子Ｘ（ｎ＋２）は前記走査スイッチＳＳａを介してＧ−ＯＮ信号が供給される端子に接続され、さらに、端子Ｘ（ｎ＋３）は前記走査スイッチＳＳａを介してＣＯＭ信号が供給される端子に接続される。そして、それ以外の他の端子ＸにはＧ−ＯＮ信号、Ｇ−ＯＦＦ信号、ＣＯＭ信号のいずれも供給されないようになる。
【０３２７】
また、図３６（ｄ）の場合、図中端子Ｘ（ｎ＋１）からのＧ−ＯＦＦ信号は前記走査スイッチＳＳｂを介してゲート信号線ＧＬ（ｎ＋１）に供給され、端子Ｘ（ｎ＋２）からのＧ−ＯＮ信号は前記走査スイッチＳＳｂを介してゲート信号線ＧＬ（ｎ＋２）に供給され、端子Ｘ（ｎ＋３）からのＣＯＭ信号は前記走査スイッチＳＳｂを介して対向電圧信号線ＣＬ（ｎ＋２）に供給されるようになる。
【０３２８】
このことから、次の（ｎ＋３）ライン目のゲート信号線ＧＬ（ｎ＋３）はフローティング状態となり、対向電圧信号線ＣＬ（ｎ＋３）には、それぞれＧ−ＯＮ信号、ＣＯＭ信号が供給されるようになる。
【０３２９】
そして、これが順次繰り返され、最下位のラインから最上位のラインに以降する場合においても、上述した関係を維持しながら前記走査スイッチＳＳａおよびＳＳｂはシフトされる。
【０３３０】
なお、図３５、および図３６は、それぞれ、Ｇ−ＯＮ信号、Ｇ−ＯＦＦ信号、ＣＯＭ（対向電圧）信号が供給される端子から各ゲート信号線ＧＬおよび各対向電圧信号線ＣＬへの信号供給タイミングは、それをわかり易くするため、走査スイッチＳＳａ、ＳＳｂの動作によって示したものである。しかし、このような構成はたとえばトランジスタ回路等を用いて行なう等のように、どのような構成としてもよいことはいうまでもない。
【０３３１】
実施例２７．
図３７は、本発明による液晶表示装置の他の実施例を示す説明図で、そのゲートドライバＧＤ、ドレインドライバＤＬ、およびコモンドライバＣＤに供給される制御信号を示したフロー図である。
【０３３２】
たとえば図２８に示した実施例（実施例２１）の説明のように、液晶表示部ＡＲに輝度の明るい領域と輝度の暗い領域が存在する場合には、各ドレイン信号線ＤＬには、それら各領域毎に異なった信号が出力されることになる。すなわち、各領域毎に映像信号Ｄの電圧が異なり、このためドレイン信号線ＤＬにとっての負荷が領域毎に異なることになる。そして、該負荷が異なるということは必要とする電流が異なってくることを意味する。
【０３３３】
従来の技術では、予め最大負荷を想定しておき、一意的に同じバイアス電流で回路を駆動していた。しかし、この場合、低電流で駆動できる領域においても必要以上の電流を供給することになり、無駄な電流消費が生じ、消費電力が増大していた。
【０３３４】
それ故、本実施例では、液晶表示部ＡＲの各領域毎にみかけの負荷容量に応じてバイアス電流を制御させることにより、消費電力の低減を実現させようとするものである。
【０３３５】
この場合、この実施例で説明する構成は、それ単独で用いてもよいが、上述した実施例で示したように、ゲート信号線ＧＬおよび対向電圧信号線ＣＬを同時にフローティング状態にする技術と組み合わせて用いる場合に特に顕著な効果を発揮するようになる。
【０３３６】
何故なら、従来においては映像信号Ｄの負荷は常に重い状態であり、これに対しゲート信号Ｇおよび対向電圧信号ＣのそれぞれをそのＯＦＦ時の大部分でフローティング状態にした場合、映像信号の負荷が理想的には数百分の一と劇的に低減しているからである。そこで、領域毎にバイアス電流をより高精度に制御することが可能となり、さらに映像信号駆動回路Ｈｅの低消費電力化を実現することができるからである。
【０３３７】
図３７（ａ）において、まず、映像制御回路ＴＣＯＮに外部から画像信号Ｖｓｉｇが入力されるようになっている。該映像制御回路ＴＣＯＭは、図３７（ｂ）に示すように、液晶表示パネルＰＮＬのゲートドライバＧＤ、ドレインドライバＤＤ、およびコモンドライバＣＤのそれぞれに信号を供給されるようになっている。なお、この実施例では、同図に示すように、バイアス量指示信号ＢＳＳがドレインドライバＤＤに入力されるようになっている。
【０３３８】
画像信号Ｖｓｉｇが入力された映像制御回路ＴＣＯＮは、まずステップ１で該画像信号Ｖｓｉｇのデータを計測する。そして、ステップ２において、計測したデータより必要なバイアス電流を計算する。
【０３３９】
ここで、必要なバイアス電流の計算は、たとえば映像信号Ｄの値により設定し、たとえば該映像信号Ｄにより定まる電圧値に比例させた値を該バイアス電流の値とすることができる。
【０３４０】
映像制御回路ＴＣＯＮからゲートドライバＧＤへは、ステップ３にて、画像信号Ｖｓｉｇ内の同期信号により次のゲート信号線ＧＬを選択するようになる。
【０３４１】
そして、映像制御回路ＴＣＯＮからドレインドライバＤＤには、まず、ステップ４にて、映像制御回路ＴＣＯＮから転送された各ライン毎の映像信号Ｄを蓄積する。
【０３４２】
そして、ステップ５にて、各映像信号線ＤＬに対応した出力アンプのバイアス電流を設定し、同期信号によってそれぞれの映像信号Ｄを出力する。
【０３４３】
さらに、ステップ６にて、映像制御回路ＴＣＯＮからゲートドライバＧＤへは、画像信号Ｖｓｉｇ内の同期信号により次の対向電圧信号線ＣＬを選択するようにする。
【０３４４】
他の実施例として、対向電圧信号線ＣＬをフローティング状態とする構成に適用させる場合、上述した実施例で示したように、各ラインのドレイン信号線ＤＬの合計による対向電圧信号線ＣＬにおける対向電圧信号の変動量を計算し、その影響を考慮して前記バイアス量指示信号ＢＳＳの値を決定してもよいことはいうまでもない。
【０３４５】
そして、本実施例の構成を、各対向電圧信号線ＣＬにおける対向電圧信号の電位をドレイン信号線ＤＬのデータに応じて制御する実施例２１に示した構成と組み合わせて用いてもよいことはもちろんである。
【０３４６】
なお、この実施例において、映像制御回路ＴＣＯＮからドレインドライバＤＤへの前記バイアス量指示信号は、図３７（ｃ）に示すように、ドレインドライバＤＤに新たに設けるバイアス量入力端子ＢＩＴに入力されるように構成しても、あるいは図３７（ｄ）に示すように、映像制御回路ＴＣＯＮからドレインドライバＤＤに送られるデータにバイアス量データＢＱＤの転送期間を設けるようにしてもよいことはいうまでもない。
【０３４７】
図３７（ｃ）において、符号ＤＩＴは画像データ入力端子、符号ＳＩＴは同期信号入力端子を示し、図３７（ｄ）において、符号ＲＤＡ、ＧＤＡ、およびＢＤＡはそれぞれ赤色用データ、緑色用データ、青色用データを示している。
【０３４８】
実施例２８．
図３８（ａ）、（ｂ）はそれぞれ走査信号駆動回路Ｖのゲート信号線ＧＬ側の周辺における他の実施例を示す回路図、共通電極駆動回路Ｃｍの対向電圧信号線ＣＬ側の周辺における他の実施例を示す回路図であり、それぞれ図３（ａ）、図４に対応した図となっている。
【０３４９】
図３（ａ）、図４に示した実施例のように、ゲート信号線ＧＬおよび対向電圧信号線ＣＬの大部分をフローティング状態とする構造では、それぞれＳＷ１、ＳＷ５をＯＮとしない場合は信号線毎が独立するため、外部からの静電気に対し弱い構造となっている。このため、製造工程中での静電気により断線や閾値変動が生じやすくなる。したがって、製造の容易化を実現するには、この静電気に対する配慮が必要となる。
【０３５０】
図３８に示す実施例では、液晶表示部ＡＲ内の信号線がフローティングとなる構造を有する場合において、各信号線をダイオードで共通線に接続することで、静電気進入時に急速な静電気の拡散を実現し、静電気に強い構造としている。
【０３５１】
すなわち、図３８（ａ）において、各ゲート信号線ＧＬのうちゲート信号線ＧＬｎの場合を例に挙げると、該ゲート信号線ＧＬのスイッチＳＷ１（ｎ）の接続部と信号線ＶｇＯＦＦとの間を双方向ダイオードＢＳＤによって接続させた構成としている。また、図３８（ｂ）において、各対向電圧信号線ＣＬのうち対向電圧信号線ＣＬｎの場合を例に挙げると、該対向電圧信号線ＣＬｎのスイッチＳＷ５（ｎ）の接続部と信号線Ｖｃとの間に双方向ダイオードＢＳＤによって接続させた構成としている。
【０３５２】
このように構成することにより、図３８（ａ）に示すように、ゲート信号線ＧＬに高電圧が加わった際に、該高電圧をゲート信号線ＧＬから信号線ＶｇＯＦＦへと速やかに逃がすことができるようになる。そして、ゲート信号線ＧＬと信号線ＶｇＯＦＦとを接続させる素子を双方向ダイオードＢＳＤとすることにより、静電気の極性に問わず対応することができる。しかし、この双方向ダイオードＢＳＤに替えて相互に逆極性のダイオードであっても、また一方向のダイオードであってもよいことはもちろんである。
【０３５３】
この実施例では、高電圧を逃すための信号線として信号線ＶｇＯＦＦを用いたものである。安定性を向上させるためである。しかし、信号線ＶｇＯＮであっても、さらに専用のバスイラインを設け、これら配線層を用いるようにしてもよいことはいうまでもない。
【０３５４】
また、図３８（ｂ）に示すように、対向電圧信号線ＣＬに高電圧が加わった際にも、該高電圧を対向電圧信号線ＣＬから信号線Ｖｃへと速やかに逃がすことができるようになる。この場合においても、専用のバスラインを設け、このバスラインを前記信号線Ｖｃに替えて用いるようにしてもよいことはいうまでもない。
【０３５５】
図３９（ａ）、（ｂ）は前記専用のバスラインに替えてフローティング電圧線ＦＶＬを用いた場合の他の実施例を示す図で、それぞれ図３８（ａ）、（ｂ）に対応した図となっている。
【０３５６】
このように構成することによって、静電気対策と同時に、フローティングしたゲート信号線ＧＬあるいは対向電圧信号線ＣＬの電位変動を抑制し、安定化させる効果を奏する。
【０３５７】
なお、この場合、ゲート信号線ＧＬ側のフローティング電圧線ＦＶＬの電位は対向電圧信号線ＣＬ側のフローティング電圧線ＦＶＬの電位よりも小さくする方が望ましい。薄膜トランジスタＴＦＴのＯＦＦを良好に維持するためである。
【０３５８】
さらに、図４０は他の実施例を示す回路図で、図３９（ａ）、（ｂ）に示したように他のバスラインとしてたとえばフローティング電圧線ＦＶＬを用いた場合に、ゲート信号線ＧＬ側のフローティング電圧線ＦＶＬと対向電圧信号線ＤＬ側のフローティング電圧線ＦＶＬどおしを双方向ダイオードＢＳＤで互いに接続させるようにしてもよいことはいうまでもない。
【０３５９】
さらに、図４１も他の実施例を示す回路図で、ゲート信号線ＧＬ側のフローティング電圧線ＦＶＬを双方向ダイオードＢＳＤを介してＧＮＤラインＧＮＤＬに接続させるとともに、対向電圧信号線ＣＬ側のフローティング電圧線ＦＶＬも他の双方向ダイオードＢＳＤを介してＧＮＤラインＧＮＤＬに接続させるようにしたものである。さらに静電気に強い構成を実現できるからである。
【０３６０】
ここで、前記双方向ダイオードＢＳＤは図４２（ａ）に示す等価回路からなっている。すなわち、一対の各ダイオードをそれらの極性を変えて並列接続させた構成となっている。このような双方向ダイオードＢＳＤは、ドライバを構成する半導体チップに組み込ませて構成してもよいが、該ドライバとは別個に透明基板ＳＵＢ１の面に形成するようにしてもよい。
【０３６１】
後者の場合、たとえば図４２（ｂ）に示すように構成することができる。図４２（ｂ）は平面図で、図４２（ａ）の等価回路と幾何学的に対応させて描いている。
【０３６２】
図４２（ａ）において、図中上側には一方のダイオードが形成され、このダイオードは半導体層ＬＴＰＳ（１）の図中左側の一端を陰極に、図中右側の一端を陽極としている。そして、該陰極と陽極との間の前記半導体層ＬＴＰＳ（１）上に絶縁膜を介してゲート電極が形成され、このゲート電極は前記陽極に接続されている。また、図中下側には他方のダイオードが形成され、このダイオードは半導体層ＬＴＰＳ（２）の図中左側の一端を陽極に、図中右側の一端を陰極としている。そして、該陽極と陰極との間の前記半導体層ＬＴＰＳ（２）上に絶縁膜を介してゲート電極が形成され、このゲート電極は前記陰極に接続されている。
【０３６３】
図４２（ｃ）は図４２（ｂ）のｃ−ｃ線における断面図を、図４２（ｄ）は図４２（ｂ）のｄ−ｄ線における断面図を示している。ここで、各半導体層ＬＴＰＳ（１）、ＬＴＰＳ（２）とそれらの上方に形成される各ゲート電極との間に介在される前記絶縁膜は第１絶縁膜ＩＮＳを用いている。
【０３６４】
該双方向ダイオードＢＳＤは、液晶表示装置の画素内の薄膜トランジスタＴＦＴと並行して形成するため、層構造における構成は該薄膜トランジスタＴＦＴと類似し、前記ゲート電極が当該ダイオードの陽極あるいは陰極に接続されているか否かの相違を有するにすぎないからである。
【０３６５】
このように構成された双方向ダイオードＢＳＤは、その配線層の一方の電位をそのままゲート電極電位として用いることで、高電圧が加わった場合のみＯＮとすることができる。またゲート電極として用いる側の配線層を逆にすれば、極性を逆にすることができる。
【０３６６】
また通常動作時のリーク電流を低減させるためには、配線層をゲート電極層で作成することが望ましい。半導体層の低抵抗化のためのイオン打ち込み時に該配線層下にイオンが打ち込まれないため、高抵抗状態となり、スルーホール近傍から半導体層イオンが打ち込まれた領域への電流リークを低減できるからである。また半導体層がアモルファスシリコンとした場合、ゲート電極の距離をスルーホール下まで延在しないようにすれば、高抵抗領域が作成できる。
【０３６７】
他に種々の形態による作成が可能であり、高電圧時に該高電圧を逃がしうる構成であればよい。
【０３６８】
実施例２９．
液晶表示装置の画素として、液晶を介して対向配置される一方の基板の液晶側の面に、画素電極とこの画素電極との間に電界を発生せしめる対向電極とを備えたものが知られている。
【０３６９】
該画素電極と対向電極との間に基板と平行な成分を有する電界によって該液晶の光透過率を制御せしめる構成のものである。
【０３７０】
そして、このような各画素において、その領域内で前記電界の方向を異ならした領域を構成し、これにより視野角に依存する画像の色づきを補償した、いわゆるマルチドメイン方式のものであって、それら各領域における液晶の挙動（液晶分子の回転）を比較的電界の強い一端側から他端にかけて伝達させる工夫がなされているものが知られている。平行に配置された画素電極と対向電極との間に生じる電界のみでは液晶分子を回転させる力が弱い場合があるからである。
【０３７１】
しかし、このように構成された画素は、液晶の挙動を比較的電界の強い一端側から他端にかけて伝達させることから、その応答速度が遅く、その改善が望しいことが判明した。
【０３７２】
また、特開平９−１０５９０８号公報に開示された画素はその他端側において、一方の電極が同一幅で延在された他端部を有するものであり、該他端部と他方の電極との間に生じる電界の方向が比較的不均一となり、この部分にいわゆるドメイン領域が生じ、結果として遮光しなければならず、画素のいわゆる開口率を狭めていたという指摘がなされていた。
【０３７３】
本実施例に続く以下の実施例では、液晶の応答速度を向上させた画素を有する液晶表示装置を提供する。
また、画素の開口率を向上させた液晶表示装置を提供する。
【０３７４】
代表的なものの概要を簡単に説明すれば、以下のとおりである。
（１）
本発明による液晶表示装置は、たとえば、画素領域に区分された第１の領域と第２の領域を有し、
各領域は第１と第２の電極により囲まれて領域が形成され、
第１と第２の電極はそれぞれ長い第１の電極部分と短い第２の電極部分とを有し、
第１の電極部分と第２の電極部分は鈍角となる関係を有して接続され、
前記第１の電極と第２の電極それぞれの第２の電極部分は各領域内で互いに最も遠い辺になるように配置されていて、
前記鈍角が第１の領域と第２の領域で異なる側に形成されていることを特徴とするものである。
【０３７５】
（２）
たとえば、（１）の構成を前提とし、それぞれの前記鈍角が初期配向方向に対して異なる側に位置づけられていることを特徴とするものである。
【０３７６】
（３）
たとえば、画素領域に区分された第１と第２の領域を有し、
各領域は第１と第２の電極を有し、
かつ、第１と第２の電極が平行に延在して主領域と第１と第２の電極が徐々に近接する補助領域を有し、
補助領域は画素領域の両端に配置され、かつ、それぞれ逆方向に徐々に近接するように配置され、
前記第１の領域と第２の領域はほぼ線対称に形成されていることを特徴とするものである。
【０３７７】
（４）
たとえば、画素領域内に、画素電極とこの画素電極との間に電界を生じせしめる対向電極とを備え、かつ、これら画素電極と対向電極とで囲まれた少なくとも２つの区分領域を備え、
これら区分領域のそれぞれは菱形状をなし、これら区分領域ほぼ液晶初期配向方向に対して線対称となって背中合わせに形成され、
これら各区分領域は、それぞれ一方の区分領域と背中合わせになる第１辺とこの第１辺の一方向側の端部にてこの第１辺と鈍角の開きを有して交差する第２辺とが前記画素電極と対向電極のうち一方の電極によって縁取られて形成されるとともに、
前記第１辺と平行となる第３辺とこの第３辺と前記一方向側と反対側の端部にて該第３辺と鈍角の開きを有して交差する第４辺とが前記画素電極と対向電極のうち他方の電極によって縁取られて形成されていることを特徴とするものである。
【０３７８】
（５）
たとえば、（４）の構成を前提とし、各区分領域の第１辺と第３辺のそれぞれの長さは該第１辺と第３辺の距離より大きく設定されていることを特徴とするものである。
【０３７９】
（６）
たとえば、（４）の構成を前提とし、画素電極は薄膜トランジスタを介してドレイン信号線からの映像信号が供給され、該ドレイン信号線は液晶初期配向方向にほぼ一致付けられて形成されていることを特徴とするものである。
【０３８０】
（７）
たとえば、（４）の構成を前提とし、各区分領域の第１辺を縁取る電極は各区分領域における共通の電極として構成されていることを特徴とするものである。
【０３８１】
（８）
たとえば、（４）の構成を前提とし、線対称に背中合わせに形成された各区分領域は液晶初期配向方向に沿って複数形成され、これら各区分領域の第１辺と第２辺とを縁取る電極は一体として構成され、かつ、第３辺と第４辺とを縁取る電極は一体として構成されていることを特徴とするものである。
【０３８２】
（９）
たとえば、（４）の構成を前提とし、画素電極は薄膜トランジスタを介してドレイン信号線からの映像信号が供給され、該ドレイン信号線は液晶初期配向方向にほぼ一致付けられて形成されているとともに、各区分領域の第２辺は前記ドレイン信号線の映像信号線の供給側に位置づけられていることを特徴とするものである。
【０３８３】
（１０）
たとえば、（４）の構成を前提とし、画素電極は薄膜トランジスタを介してドレイン信号線からの映像信号が供給され、該ドレイン信号線は液晶初期配向方向にほぼ一致付けられて形成されているとともに、各区分領域の第４辺は前記ドレイン信号線の映像信号線の供給側に位置づけられていることを特徴とするものである。
【０３８４】
（１１）
たとえば、（４）の構成を前提とし、各区分領域の第１辺および第２辺を縁取る電極は画素電極であり、第３辺および第４辺を縁取る電極は対向電極であることを特徴とするものである。
【０３８５】
（１２）
たとえば、（１１）の構成を前提とし、画素電極は薄膜トランジスタを介してドレイン信号線からの映像信号が供給され、該ドレイン信号線は液晶初期配向方向にほぼ一致付けられて形成されているとともに、前記対向電極は前記ドレイン信号線を絶縁膜を介して被って形成されていることを特徴とするものである。
【０３８６】
（１３）
たとえば、（１２）の構成を前提とし、前記対向電極は透光性の導電層で構成されていることを特徴とするものである。
【０３８７】
以下、図面に基づきより詳細に説明する。
図４３（ａ）は、本発明による液晶表示装置の画素の他の実施例を示す平面図で、画素電極ＰＸと対向電極ＣＴのパターンと配置状態を模式的に示した図である。
【０３８８】
図４３（ａ）において、画素領域は図中ｘ方向に分割された２つの領域、すなわち第１画素領域ＰＡＥ１と第２画素領域ＰＡＥ２を有して構成されている。
【０３８９】
ここで、図中ｘ方向にはゲート信号線ＧＬ（図示せず）が走行され、ｙ方向にはドレイン信号線ＤＬ（図示せず）が走行されて、これら信号線に囲まれた領域において前記第１画素領域ＰＡＥ１と第２画素領域ＰＡＥ２を備えている。なお、この画素におけるいわゆる初期配向方向は図中ｙ方向にほぼ一致づけられている。
【０３９０】
また、前記第１画素領域ＰＡＥ１と第２画素領域ＰＡＥ２のそれぞれはｙ方向において長く形成された菱形形状をなしている。
【０３９１】
前記第１画素領域ＰＡＥ１は、その図中左側辺および下側辺において対向電極ＣＴによって画され、図中右側辺および上側辺において画素電極ＰＸによって画されて構成されている。また、前記第２画素領域ＰＡＥ２は、その図中左側辺および上側辺において画素電極ＰＸによって画され、図中右側辺および下側辺において対向電極ＣＴによって画されて構成されている。
【０３９２】
この実施例では、第１画素領域ＰＡＥ１における前記画素電極ＰＸと第２画素領域ＰＡＥ２における前記画素領域ＰＸは、第１画素領域ＰＡＥ１および第２画素領域ＰＡＥ２と画する部分で共通となっている。
【０３９３】
そして、同図に示すように、第１画素領域ＰＡＥ１は、その右側辺であって画素電極ＰＸの辺を第１辺部Ａ、上側辺であって前記画素電極ＰＸの辺を第２辺部Ｂとすると、該第１辺部Ａと第２辺部で形成される角度は鈍角（＞９０°）となっている。また、該第１画素領域ＰＡＥ１の左側辺であって対向電極ＣＴの辺を第３辺部Ｃ、下側辺であって前記対向電極ＣＴの辺を第４辺部Ｄとすると、該第３辺部Ｃと第４辺部Ｄで形成される角度は鈍角（＞９０°）となっている。すなわち、前記第１画素領域ＰＡＥ１は菱形のパターンをなし、その内角のうち一の鈍角を有する角度を構成する二辺を一方の電極の辺で形成し、他の鈍角を有する角度を構成する二辺を他方の電極の辺で形成している。
【０３９４】
また、該第２画素領域ＰＡＥ２は、第１画素領域ＰＡＥ１の画素電極ＰＸと共通化を図った画素電極ＰＸの中心軸を中心として、該第２画素領域ＰＡＥ２と背中合わせのほぼ線対称の関係にあって、第１画素領域ＰＡＥ１と同様の構成となっている。
【０３９５】
このようなパターンを有する画素電極ＰＸおよび対向電極ＣＴを有する画素は、その画素電極ＰＸと対向電極ＣＴとの間に生じる電界の分布が図４３（ｂ）に示すようになり、第１画素領域ＰＡＥ１および第２画素領域ＰＡＥ２とも、その上下の各部分、すなわち、たとえば、第１画素領域ＰＡＥ１を例に挙げると、その菱型形状の各角の前記鈍角部を除く他の鋭角部で電界が強くなるとともに、その電界方向も図４３（ｄ）に示すように液晶分子ＬＱＭの一方向への捩りによる回転運動を行い易くなるようになっている。ここで、図４３（ｄ）において、符号ＥＡＤは初期配向方向を示し、その図の左側の液晶分子ＬＱＭは第１画素領域ＰＡＥ１におけるそれを、右側の液晶分子ＬＱＭは第２画素領域ＰＡＥ２におけるそれを示している。
【０３９６】
したがって、図４３（ｃ）に示すように、第１画素領域ＰＡＥ１および第２画素領域ＰＡＥ２の前記上下の各部分、すなわち○で囲まれた各領域にあって、その領域内の液晶分子ＬＱＭは高電界で駆動され、各領域において規定される一方向への捩りによる回転運動が該各領域以外の他の領域（画素の中央における領域）にまでそのまま追随され、高速かつ正規な液晶分子の駆動を達成させることができ、スメアの発生を抑制できるようになる。
【０３９７】
また、第１画素領域ＰＡＥ１および第２画素領域ＰＡＥ２における前記第１辺部Ａと第２辺部Ｃの長さがそれら各辺の距離に比べて比較的長く、かつ平行に配置されていることから、製造が容易となり歩留まりが向上するという効果を奏する。
【０３９８】
また、配向処理時、前記第１辺部Ａと第２辺部Ｃに相当する電極の延在方向と初期配向方向ＥＡＤが略平行となるため、配向処理が容易かつ確実にでき、初期配向方向が安定するため、コントラスト費が向上するという効果を奏する。
【０３９９】
さらに、このように構成した各画素領域ＰＡＥ１、ＰＡＥ２は、それらの領域内のいずれの部分においても液晶分子が正常に挙動され、たとえばいわゆるドメイン領域となる部分を無くすことができるようになる。このため、これら各領域においてたとえばブラックマトリクスＢＭ等の他の部材によって遮光する部分を皆無とすることができる。
【０４００】
なお、この実施例の説明では、画素の中央を走行する電極を画素電極ＰＸ、この画素電極ＰＸの両脇に配置される電極を対向電極ＣＴとして構成したものであるが、該画素電極ＰＸおよび対向電極ＣＴをそれぞれ対向電極ＣＴおよび画素電極ＰＸとなるように構成するようにしてもよいことはいうまでもない。
【０４０１】
実施例３０．
図４４（ａ）は、本発明による液晶表示装置の画素の一実施例を示す平面図である。また、図４４（ｂ）は図４４（ａ）のｂ−ｂ線における断面図を、図４４（ｃ）は図４４（ａ）のｃ−ｃ線における断面図を示している。
【０４０２】
同図において、まず、透明基板ＳＵＢ１の液晶側の面にはたとえばポリシリコン層からなる半導体層ＰＳＩが形成されている。この半導体層ＰＳＩはたとえばプラズマＣＶＤ装置によって成膜したアモルファスＳｉ膜をエキシマレーザによって多結晶化したものである。
【０４０３】
この半導体層ＰＳＩは薄膜トランジスタＴＦＴのそれで、後述するゲート信号線ＧＬをたとえば２回横切るように迂回して形成されたパターンをなしている。
【０４０４】
そして、このように半導体層ＰＳＩが形成された透明基板ＳＵＢ１の表面には、該半導体層ＰＳをも覆ってたとえばＳｉＯ２あるいはＳｉＮからなる第１絶縁膜ＩＮＳが形成されている。
【０４０５】
この第１絶縁膜ＩＮＳは前記薄膜トランジスタＴＦＴのゲート絶縁膜として機能するようになっている。
【０４０６】
そして、第１絶縁膜ＩＮＳの上面には、図中ｘ方向に延在しｙ方向に並設されるゲート信号線ＧＬが形成され、このゲート信号線ＧＬは後述するドレイン信号線ＤＬとともに矩形状の画素領域を画するようになっている。
【０４０７】
該ゲート信号線ＧＬは前述した半導体層ＰＳＩを２回横切るようにして走行され、該半導体層ＰＳＩを横切る部分は薄膜トランジスタＴＦＴのゲート電極として機能するようになっている。
【０４０８】
なお、このゲート信号線ＧＬの形成後は、第１絶縁膜ＩＮＳを介して不純物のイオン打ち込みをし、前記半導体層ＰＳＩにおいて前記ゲート信号線ＧＬの直下を除く領域を導電化させることによって、薄膜トランジスタＴＦＴのソース領域およびドレイン領域が形成されるようになっている。
【０４０９】
前記ゲート信号線ＧＬをも被って前記第１絶縁膜ＩＮＳの上面には第２絶縁膜ＧＩがたとえばＳｉＯ２あるいはＳｉＮによって形成されている。
【０４１０】
この第２絶縁膜ＧＩの表面には、ｙ方向に延在しｘ方向に並設されるドレイン信号線ＤＬが形成されている。そして、このドレイン信号線ＤＬの一部にはその下の第２絶縁膜ＧＩおよび第１絶縁膜ＩＮＳを貫通するスルーホールＴＨ１を通して前記半導体層ＰＳＩに接続されている。該半導体層ＰＳＩのドレイン信号線ＤＬと接続された部分は薄膜トランジスタＴＦＴの一方の領域、たとえばドレイン領域となる部分である。
【０４１１】
また、前記ドレイン信号線ＤＬとゲート信号線ＧＬで囲まれる画素領域内の前記第２絶縁膜ＧＩの表面には画素電極ＰＸが形成されている。この画素電極ＰＸは画素領域のほぼ中央をｙ方向に走行する帯状のパターンとこの帯状のパターンの左右側からそれぞれ延在した枝状のパターンとからなっている。
【０４１２】
さらに、詳述すると、前記画素電極ＰＸは、その帯状のパターンの当該画素領域の薄膜トランジスタＴＦＴ側の一端が、その下の第３絶縁膜ＰＡＳ、第２絶縁膜ＧＩ、および第１絶縁膜ＩＮＳに貫通させて設けたスルーホールＴＨ２を通して薄膜トランジスタＴＦＴの他方の領域、たとえばソース領域に接続されている。
【０４１３】
また、該帯状のパターンの該ソース領域の接続部から他端にかけて、その左右側から延在した前記枝状のパターンは、ほぼ等間隔にこの実施例では３つ設けられ、該延在方向は該帯状のパターンに対して鈍角（＞９０°）をなしている。
【０４１４】
なお、ドレイン信号線ＤＬと同層に形成される該画素電極ＰＸの前記枝状パターンの先端は該ドレイン信号線ＤＬと電気的に接続を回避させるため、物理的に分離されて構成されている。
【０４１５】
これにより、ドレイン信号線ＤＬとゲート信号線ＧＬとで囲まれた画素領域は、前記画素電極ＰＸにより画された６つの領域が形成されることになる。この６つの各領域は後述する対向電極ＣＴとの関係で、それぞれ機能的には同一の独立の画素領域を形成することになる。これについては後述する。
【０４１６】
なお、画素電極ＰＸは、その材料として金属であってもよいが、この実施例では、たとえば、ＩＴＯ （Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）、ＩＴＺＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｚｉｎｃ Ｏｘｉｄｅ）、ＩＺＯ （Ｉｎｄｉｕｍ Ｚｉｎｃ Ｏｘｉｄｅ）、ＳｎＯ２（酸化スズ）、Ｉｎ２Ｏ３（酸化インジウム）等の透光性の導電層で構成している。いわゆる開口率をできるだけ向上させようとする配慮からである。
【０４１７】
さらに、このドレイン信号線ＤＬおよび画素電極ＰＸをも被って第２絶縁膜ＧＩの表面には第３絶縁膜ＰＡＳが形成されている。この第３絶縁膜ＰＡＳはたとえば樹脂等の有機材料からなり、前記第２絶縁膜ＧＩとともに前記薄膜トランジスタＴＦＴへの液晶の直接の接触を回避するための保護膜となっている。第３絶縁膜ＰＡＳを有機材料で構成したのは保護膜としての誘電率を低減させ、かつ表面を平坦化するためである。
【０４１８】
そして、この第３絶縁膜ＰＡＳの上面には対向電極ＣＴが形成されている。この対向電極ＣＴは対向電圧信号線ＣＬと一体に形成され、該対向電圧信号線ＣＬは当該画素領域の薄膜トランジスタＴＦＴを駆動させるゲート信号線ＧＬ（図中下側のゲート信号線ＧＬ）を被って形成されているが、当該画素領域を挟んで形成される他のゲート信号線ＧＬ（図中上側のゲート信号線ＧＬ）を被うことなく形成されている。同図に示した画素に対して図中ｘ方向に並設される他の画素に共通な対向電圧信号線ＣＬに対向電圧信号を供給させる場合の構成としているからである。
【０４１９】
前記対向電極ＣＴは、まず前記画素電極ＰＸの帯状パターンを間に位置づけ、ドレイン信号線ＤＬのそれぞれに重畳されるようにして形成されている。この場合、該ドレイン信号線ＤＬに重畳される対向電極ＣＴはそれらの中心軸がほぼ一致づけられて配置され、かつ、その幅は該ドレイン信号線ＤＬのそれよりも大きく形成されている。ドレイン信号線ＤＬからの電気力線を該対向電極ＣＴ側に終端させ、画素電極ＰＸ側に終端させるのを回避させる配慮からである。
【０４２０】
ここで、本実施例では、一方の側のドレイン信号線ＤＬに重畳された対向電極ＣＴと他方の側のドレイン信号線ＤＬに重畳された対向電極ＣＴとは、前記画素電極ＰＸの枝状のパターンが形成された部分にて互いに接続された構成をとっている。
【０４２１】
すなわち、当該画素領域において対向電極ＣＴはいわゆる梯子状のパターンをなし、前記画素電極ＰＸの枝状のパターン上の前記接続部によって、該画素電極ＰＸの枝状のパターンとともに６つの同一機能を有する独立の画素領域を構成するようになっている。
【０４２２】
さらに詳述すれば、一方の側のドレイン信号線ＤＬに重畳された対向電極ＣＴと他方の側のドレイン信号線ＤＬに重畳された対向電極ＣＴとの前記接続部（接続パターン）は、該画素電極ＰＸの枝状のパターンとほぼ同様のパターンをなし、該枝状のパターンとは完全には重畳することなく図中上側（ｙ方向）に若干シフトされ、その結果、その一部が該枝状のパターンと重畳され残りは重畳されていない構成となっている。
【０４２３】
これにより、一の分割された画素領域を観察した場合、その画素領域の上側には画素電極ＰＸ（枝状のパターン）が対向電極ＣＴ（接続パターン）に重畳されることなく形成され、該画素領域の下側には対向電極ＣＴ（接続パターン）が画素電極ＰＸ（枝状のパターン）に重畳されることなく形成されている。このことは、その画素領域の上側において画素電極ＰＸ（枝状のパターン）の影響が大であり、下側において対向電極ＣＴ（接続パターン）の影響が大であることを意味する。
【０４２４】
すなわち、分割された各画素領域のそれぞれは、図４３（ａ）に示した各画素領域と同様な効果を奏するようになることを意味する。
【０４２５】
そして、このことから、ドレイン信号線ＤＬとゲート信号線ＧＬで囲まれた画素領域内の対向電圧信号線ＣＬに近接する分割された画素領域には、画素電極ＰＸ（枝状パターン）と重畳する接続パターンは存在しないが、画素電極ＰＸ（枝状パターン）と重畳する接続パターンを（−）ｙ方向に平行に移動させた如くのパターンとして形成されている。同様に、ドレイン信号線ＤＬとゲート信号線ＧＬで囲まれた画素領域内の対向電圧信号線ＣＬに近接する側とは反対側において、分割された画素領域も同様となっている。
【０４２６】
なお、この実施例で、画素電極ＰＸの枝状パターンと対向電極ＣＴの接続パターンとを一部重畳させて構成しているのは、この重畳させた部分において容量素子Ｃｓｔｇを形成させんがためである。
【０４２７】
また、一体に形成される対向電極ＣＴと対向電圧信号線ＣＬは、その材料として金属であってもよいが、この実施例では、たとえば、ＩＴＯ （Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）、ＩＴＺＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｚｉｎｃ Ｏｘｉｄｅ）、ＩＺＯ （Ｉｎｄｉｕｍ Ｚｉｎｃ Ｏｘｉｄｅ）、ＳｎＯ２（酸化スズ）、Ｉｎ２Ｏ３（酸化インジウム）等の透光性の導電層で構成している。いわゆる開口率をできるだけ向上させようとする配慮からである。
【０４２８】
また、この実施例では、たとえば透明基板ＳＵＢ１と液晶を介して対向配置される他の透明基板の液晶側の面に、ブラックマトリクスＢＭが形成され、このブラックマトリクスＢＭは薄膜トランジスタＴＦＴの形成領域を被ってゲート信号線ＧＬに沿って形成されている。
【０４２９】
このブラックマトリクスＢＭは区分された各画素領域を被うことなく形成できる。上述したように該各画素領域内のいずれの部分においても液晶が正常に挙動でき、いわゆるドメイン領域となる部分を遮光する必要がないからである。
【０４３０】
そして、区分された各画素領域を各する画素電極ＰＸおよび対向電極ＣＴはたとえそれを透光性の導電層として用いた場合でも、たとえば液晶をノーマリホワイトモードのものを用いることによってそれらが遮光膜の機能を果たすことができる。
【０４３１】
このことから、前述したブラックマトリクスＢＭは薄膜トランスタＴＦＴのみを被う構成とし、該薄膜トランジスタＴＦＴを光照射による特性劣化を図るようにすることもできるようになる。
【０４３２】
実施例３１．
図４５（ａ）は、本発明による液晶表示装置の画素の他の実施例を示す平面図で、図４４（ａ）に対応した図となっている。また、図４５（ｂ）は図４５（ａ）のｂ−ｂ線における断面図を、図４５（ｃ）は図４５（ａ）のｃ−ｃ線における断面図を示している。
【０４３３】
図４４（ａ）と比較して異なる構成は、まず、画素電極ＰＸと対向電極ＣＴ（対向電圧信号線ＣＬ）は同層に形成され、それぞれ第３絶縁膜ＰＡＳの表面に形成されていることにある。
【０４３４】
そして、ドレイン信号線ＣＬとゲート信号線ＧＬとで囲まれた画素領域は画素電極ＰＸによって２つの領域に区分されている。すなわち、該画素電極ＰＸは当該薄膜トランジスタＴＦＴを駆動するゲート信号線ＧＬ側の一端からｙ方向に延在され、他のゲート信号線ＧＬに近接する他端において鈍角（＞９０°）状に幅が徐々に広くなるように形成されている。
【０４３５】
一方、対向電極ＣＴは、図４４（ａ）に示したように、当該薄膜トランジスタＴＦＴを駆動するゲート信号線ＧＬ側を被う対向電圧信号線ＣＬから各ドレイン信号線ＤＬに沿って延在するように構成され、該対向電極ＣＴと対向電圧信号線ＣＬとの接続部においてその幅が徐々に狭くなるように形成されている。この結果、対向電極ＣＴの幅は対向電圧信号線ＣＬへ近づくにつれ鈍角（＞９０°）状に幅が徐々に広くなって形成されるとともに、該鈍角の角度は、前記画素電極ＰＸの前記他端において幅が広くなる際の角度とほぼ等しくなっている。
【０４３６】
なお、画素電極ＰＸの前記一端は、その下に形成される第３絶縁膜ＰＡＳを貫通するスルーホールＴＨ３を通して第２絶縁膜ＧＩ面に形成された接続用配線ＣＭに接続され、この接続用配線ＣＭは、その下に形成される第２絶縁膜ＧＩおよび第１絶縁膜ＩＮＳを貫通するスルーホールＴＨ２を通して薄膜トランジスタＴＦＴのソース領域に接続されている。そして、この場合、前記接続用配線ＣＭはその一部において対向電圧信号線ＣＬとの重畳部を形成するようにし、この重畳部において第３絶縁膜ＰＡＳを誘電体膜とする容量素子Ｃｓｔｇを構成している。
【０４３７】
このように構成した液晶表示装置の画素は、ドレイン信号線ＤＬおよびゲート信号線ＧＬによって囲まれた画素領域が画素電極ＰＸと対向電極ＣＴによって２つの領域に区分されるようになり、それぞれの領域において前記図４３に示した構成における効果、すなわち、画素電極ＰＸと対向電極ＣＴの近接部に強電界を形成させることができ、それを駆動力として残りの面内の液晶の回転方向を制御することができる効果を奏する。
【０４３８】
実施例３２．
図４６（ａ）は、本発明による液晶表示装置の画素の他の実施例を示す平面図であり、図４５（ａ）に対応した図となっている。また、図４６（ｂ）は図４６（ａ）のｂ−ｂ線における断面図を、図４６（ｃ）は図４６（ａ）のｃ−ｃ線における断面図を示している。
【０４３９】
図４５（ａ）の場合と比較して異なる構成は対向電圧信号線ＣＬにあり、対向電圧信号線ＣＬは、当該画素を駆動するゲート信号線ＧＬを被う対向電圧信号線ＣＬは当該画素に形成されている対向電極ＣＴと電気的に分離されていることにある。そして、該対向電極ＣＴは当該画素を駆動するゲート信号線ＧＬと当該画素を挟んで形成される他のゲート信号線ＧＬを被う対向電圧信号線ＣＬと電気的に接続されていることにある。
【０４４０】
そして、当該画素を駆動するゲート信号線ＧＬを被う対向電圧信号線ＣＬと当該画素の対向電極ＣＴとの電気的分離箇所は遮光膜ＢＭで被う構成としている。
【０４４１】
このように構成した場合、上述の実施例で説明したように、ゲート信号線ＧＬの書き込み時に該ゲート信号線ＧＬ上の対向電圧信号線ＣＬをフローティング状態とできるため書き込み特性を向上させることができる。
【０４４２】
また、図４６（ａ）に示したと同様に、画素電極ＰＸと対向電極ＣＴの近接部に強電界を形成させることができ、それを駆動力として残りの面内の液晶の回転方向を制御することができる。したがって、発生させる電界をより強くすることが必要となり、ゲート信号線ＧＬの書き込み時に該ゲート信号線ＧＬ上の対向電圧信号線ＣＬをフローティングとできる上記構成が極めて効果的となる。
【０４４３】
実施例３３．
図４７（ａ）は、本発明による液晶表示装置の画素の他の実施例を示す平面図であり、図４４（ａ）に対応した図となっている。また、図４７（ｂ）は図４７（ａ）のｂ−ｂ線における断面図を、図４７（ｃ）は図４７（ａ）のｃ−ｃ線における断面図を示している。
【０４４４】
図４４（ａ）の場合と比較して異なる構成は、まず、対向電極ＣＴおよび対向電圧信号線ＣＬが第３絶縁膜ＰＡＳの表面に形成され、これら対向電極ＣＴおよび対向電圧信号線ＣＬはたとえば、ＩＴＯ （Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）、ＩＴＺＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｚｉｎｃ Ｏｘｉｄｅ）、ＩＺＯ （Ｉｎｄｉｕｍ Ｚｉｎｃ Ｏｘｉｄｅ）、ＳｎＯ２（酸化スズ）、Ｉｎ２Ｏ３（酸化インジウム）等の透光性の導電層で構成している。
【０４４５】
そして、これら対向電極ＣＴおよび対向電圧信号線ＣＬの全体の電気抵抗を低減させるため、金属で構成された対向電圧信号線ＣＬ’を新たに設け、この対向電圧信号線ＣＬ’を前記対向電圧信号線ＣＬとの接続を図っている。
【０４４６】
前記対向電圧信号線ＣＬ’は、当該画素を駆動するゲート信号線ＧＬと該画素を挟んで形成される他のゲート信号線ＧＬに隣接させて形成し、たとえば該他のゲート信号線ＧＬの形成の際に同時に形成しているため該他のゲート信号線ＧＬと同一の材料で構成されている。
【０４４７】
この対向電圧信号線ＣＬ’と第３絶縁膜ＰＡＳ上の対向電圧信号線ＣＬとの接続は該第３絶縁膜ＰＡＳおよび第２絶縁膜ＧＩを貫通するスルーホールＴＨ４を通してなされる（図４７（ｂ）参照）。
【０４４８】
なお、前記対向電圧信号線ＣＬ’とそれに隣接するゲート信号線ＧＬは第３絶縁膜ＰＡＳ上の対向電圧信号線ＣＬによって被われ、かつ当該画素の対向電極ＣＴと一体に接続されている。そして、当該画素の前記対向電極ＣＴは当該画素を駆動するゲート信号線ＧＬを被って形成される対向電圧信号線ＣＬとはこの対向電圧信号線ＣＬの近傍にて電気的に分離されて構成されている。
【０４４９】
このことから、この近傍に形成される遮光膜ＢＭは少なくとも対向電圧信号線ＣＬと対向電極ＣＴの電気的分離箇所を被うようにして形成されている。
【０４５０】
また、ドレイン信号線ＤＬとゲート信号線ＧＬとで囲まれる領域が、画素電極ＰＸと対向電極ＣＴとで６つの領域に区分けされていることは図４４（ａ）の場合と同様である。しかし、各領域の最外郭で形成されるパターンが図４４（ａ）の場合と比較すると上下逆になっていることに相違を有する。
【０４５１】
すなわち、図４４（ａ）の場合、ｙ方向に延在する画素電極ＰＸは、当該画素の薄膜トランジスタＴＦＴと接続される側から反対の方向にかけて鈍角（＞９０°）を有するように枝状パターンを有し、これにともない一方のドレイン信号線ＤＬ上の対向電極ＣＴと他方のドレイン信号線ＤＬ上の対向電極ＣＴとの接続パターンも前記枝状パターンに類似させた構成としているものである。
【０４５２】
これに対し、本実施例の場合、ｙ方向に延在する画素電極ＰＸは、当該画素の薄膜トランジスタＴＦＴと接続される側と反対の側から該薄膜トランジスタＴＦＴの方向にかけて鈍角（＞９０°）を有するように枝状パターンを有し、これにともない一方のドレイン信号線ＤＬ上の対向電極ＣＴと他方のドレイン信号線ＤＬ上の対向電極ＣＴとの接続パターンも前記枝状パターンに類似させた構成としているものである。
【０４５３】
対向電極ＣＴの前記接続パターンは、画素電極ＰＸの枝状パターンを薄膜トランジスタＴＦＴ側へ、該画素電極ＰＸの枝状パターンと一部重畳領域を残してシフトさせた位置に配置されている。対向電極ＣＴの前記接続パターンと画素電極ＰＸの枝状パターンとの一部重畳領域は、その部分において第３絶縁膜ＰＡＳを誘電体膜とする容量素子Ｃｓｔｇを形成せんがためである。
【０４５４】
なお、前記画素電極ＰＸは金属等で構成してもよいが、たとえば、ＩＴＯ （Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）、ＩＴＺＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｚｉｎｃ Ｏｘｉｄｅ）、ＩＺＯ （Ｉｎｄｉｕｍ Ｚｉｎｃ Ｏｘｉｄｅ）、ＳｎＯ２（酸化スズ）、Ｉｎ２Ｏ３（酸化インジウム）等の透光性の導電層で構成してもよいことはいうまでもない。いわゆる画素の開口率をできるだけ向上させるためである。
【０４５５】
実施例３４．
図４８は、本発明による液晶表示装置の画素の他の実施例を示す平面図で、図４６（ａ）に対応した図となっている。
【０４５６】
図４６（ａ）の場合と比較して異なる構成は、まず、当該画素を駆動するゲート信号線ＧＬと当該画素領域を挟んで配置される他のゲート信号線ＧＬと隣接させて金属で形成された対向電圧信号線ＣＬ’が形成されている。
【０４５７】
この対向電圧信号線ＣＬ’とこれに隣接される前記他のゲート信号線ＧＬの上方の第３絶縁膜ＰＡＳの上面には、前記対向電圧信号線ＣＬ’と他のゲート信号線ＧＬをも被って、透光性の導電膜で形成された対向電圧信号線ＣＬが形成されている。なお、この対向電圧信号線ＣＬは当該画素の対向電極ＣＴと一体に形成されたものである。
【０４５８】
また、ゲート信号線ＧＬとドレイン信号線ＤＬとで囲まれた画素領域を、画素電極ＰＸと対向電極ＣＴとで２つの領域に区分する構成は図４６（ａ）の場合と同様である。しかし、それら各領域は図４６（ａ）に示す各領域を上下逆にしたパターンとして形成されていることに相違を有する。
【０４５９】
すなわち、図中ｙ方向に延在する画素電極ＰＸは、薄膜トランジスタＴＦＴとの接続部に近づくにつれ、鈍角（＞９０°）に広がって、その幅が徐々に大きくなるパターンを有している。一方、対向電極ＣＴはその画素領域の中央部を除く周辺部に形成されるが、各ドレイン信号線ＤＬと重畳されて形成されたそれは、前記薄膜トランジスタＴＦＴの側とは反対側に近づくにつれ、鈍角（＞９０°）に広がって、その幅が徐々に大きくなるパターンを有している。
【０４６０】
この場合の、前記画素電極ＰＸの広がり角と対向電極ＣＴの広がり角とはほぼ等しく構成されている。
【０４６１】
このように構成された画素は、その区分された各領域が図４６（ａ）に示す各領域を上下逆にしたパターンとして形成したものであることから、図４６（ａ）に示した構成の場合と同様の効果を奏する。
【０４６２】
実施例３５．
図４９は、本発明による液晶表示装置の画素の他の実施例を示す平面図で、図４８に対応した図となっている。
【０４６３】
図４８の場合と比較して異なる構成は、ドレイン信号線ＤＬとゲート信号線ＧＬとで囲まれた画素領域が、画素電極ＰＸと対向電極ＣＴによって４つに区分されていることにある。
【０４６４】
すなわち、該画素領域の中央をｙ方向に延在する画素電極ＰＸが配置され、この画素電極ＰＸの一端およびその反対側の他端はそれぞれ、その延在方向に至るに従い徐々に幅が広がるように形成され、それが対向電圧信号線ＣＬの近傍にまで至っている。これにより、該画素電極ＰＸの各端部は放射状に広がる形状をなし、その広がり面の各辺はそれぞれ直線状に延在する部分に対して鈍角（＞９０°）となっている。
【０４６５】
一方、当該画素領域を挟む各ドレイン信号線ＤＬを被って形成されるそれぞれの対向電極ＣＴは、そのほぼ中央部において、前記画素電極ＰＸ側へ延在する突出部ＣＴｐが形成され、この突起部ＣＴｐは該画素電極ＰＸに近づくにつれその幅が徐々に狭まる形状をなし、その傾斜面の各辺はそれぞれ直線状に延在する部分に対して鈍角（＞９０°）となっている。
【０４６６】
このように構成した場合も、画素領域を画素電極ＰＸと対向電極ＣＴによって区分した各領域は、それぞれ図４６（ａ）に示した構成と同様となり、該構成の説明に示した効果を奏するようになる。
【０４６７】
また、このように区分された各領域を２つ以上設けることにより、各領域の面積が比較的小さくなり、その内部の画素電極ＰＸと対向電極ＣＴによる電界の強度が大きくなり、応答速度の向上を図ることができる。
【０４６８】
実施例３６．
図５０は、本発明による液晶表示装置の画素の他の実施例を示す平面図で、図４９に対応した図となっている。
【０４６９】
図４９の場合と比較して異なる構成は、画素領域の中央を図中ｘ方向に延在する対向電圧信号線ＣＬ’が走行して形成されていることにある。そして、該対向電圧信号線ＣＬ’は、たとえばゲート信号線ＧＬの形成の際に同時に形成されるようになっているとともに、対向電極ＣＴの突出部ＣＴｐの部分において、第３絶縁膜ＰＡＳ、第２絶縁膜ＧＩ、および第１絶縁膜ＩＮＳを貫通するスルーホールＴＨを通して該対向電極ＣＴ（対向電圧信号線ＣＬ）と接続されている。
【０４７０】
この対向電圧信号線ＣＬ’は金属等の電気的抵抗が比較的小さい材料で形成され、対向電極ＣＴと一体に形成された対向電圧信号線ＣＬの電気抵抗値を低減させるために設けられたものである。
【０４７１】
このため、対向電極ＣＴおよび対向電圧信号線ＣＬはたとえば、ＩＴＯ （Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）、ＩＴＺＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｚｉｎｃ Ｏｘｉｄｅ）、ＩＺＯ （Ｉｎｄｉｕｍ Ｚｉｎｃ Ｏｘｉｄｅ）、ＳｎＯ２（酸化スズ）、Ｉｎ２Ｏ３（酸化インジウム）等の透光性の導電層で構成してもよいことはいうまでもない。いわゆる画素の開口率をできるだけ向上させるためである。
【０４７２】
実施例３７．
図５１は、本発明による液晶表示装置の画素の他の実施例を示す図で、図４９と対応した図となっている。
【０４７３】
図４９の場合と比較した場合、ドレイン信号線ＤＬとゲート信号線ＧＬとで囲まれた画素領域が、画素電極ＰＸと対向電極ＣＴによって４つに区分されていることは同様であるが、該画素電極ＰＸと対向電極ＣＴのそれぞれのパターンが異なっている。
【０４７４】
すなわち、当該画素領域の中央をｙ方向に延在する画素電極ＰＸは、そのほぼ中央部において、該画素電極ＰＸを挟んで配置される各対向電極ＣＴの側へ延在する突出部ＰＸｐが形成され、この突起部ＰＸｐは各対向電極ＣＴに近づくにつれその幅が徐々に狭まる形状をなし、その傾斜面は直線状に延在する部分に対して鈍角（＞９０°）となっている。
【０４７５】
一方、当該画素領域を挟む各ドレイン信号線ＤＬを被って形成されるそれぞれの対向電極ＣＴは、それら各端部で対向電圧信号線ＣＬと接続する部分において、放射状に広がるの形状をなし、その広がり面は直線状に延在する部分に対して鈍角（＞９０°）となっている。
【０４７６】
このように構成した場合も、画素領域を画素電極ＰＸと対向電極ＣＴによって区分した各領域は、それぞれ図４６（ａ）に示した構成と同様となり、該構成の説明に示した効果を奏するようになる。
【０４７７】
また、このように区分された各領域を２つ以上設けることにより、各領域の面積が比較的小さくなり、その内部の画素電極ＰＸと対向電極ＣＴによる電界の強度が大きくなり、応答速度の向上を図ることができる。
【０４７８】
実施例３８．
図５２は、本発明による液晶表示装置の画素の他の実施例を示す図で、図５０と対応した図となっている。
【０４７９】
図５０の場合と比較して異なる構成は、画素領域の中央を図中ｘ方向に延在する対向電圧信号線ＣＬ’が走行して形成されていることにある。そして、該対向電圧信号線ＣＬ’は、たとえばゲート信号線ＧＬの形成の際に同時に形成されるようになっている。この場合、画素電極ＰＸの下方の突出部ＰＸｐの下方において、該突出部ＰＸｐからはみ出さない程度に若干その幅が広く形成されている。該対向電圧信号線ＣＬ’の電気的抵抗をできるだけ低減させようとする配慮からである。
【０４８０】
この対向電圧信号線ＣＬ’は、液晶表示部ＡＲの外側の領域で対向電圧信号線ＣＬと接続され、該対向電圧信号線ＣＬの電気抵抗値を低減させるために設けられたものである。
【０４８１】
このため、対向電極ＣＴおよび対向電圧信号線ＣＬはたとえば、ＩＴＯ （Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）、ＩＴＺＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｚｉｎｃ Ｏｘｉｄｅ）、ＩＺＯ （Ｉｎｄｉｕｍ Ｚｉｎｃ Ｏｘｉｄｅ）、ＳｎＯ２（酸化スズ）、Ｉｎ２Ｏ３（酸化インジウム）等の透光性の導電層で構成してもよいことはいうまでもない。いわゆる画素の開口率をできるだけ向上させるためである。
【０４８２】
上述した各実施例はそれぞれ単独に、あるいは組み合わせて用いても良い。それぞれの実施例での効果を単独であるいは相乗して奏することができるからである。
【０４８３】
【発明の効果】
以上説明したことから明らかとなるように、本発明による液晶表示装置によれば、ドレイン信号線に映像信号を供給する際に、その不要な電力消費が生じるのを大幅に低減させることができ、かつ、静電気対策を充分とすることができる。
【図面の簡単な説明】
【図１】本発明による液晶表示装置の一実施例を示す等価回路図である。
【図２】本発明による液晶表示装置の一実施例を示す概念図である。
【図３】図２に示すスイッチング回路ＳＷ１の一実施例を示す具体的な回路図、及び動作図である。
【図４】図２に示すスイッチング回路ＳＷ２の一実施例を示す具体的な回路図である。
【図５】図２に示すスイッチング回路ＳＷ１の他の実施例を示す具体的な回路図、及び動作図である。
【図６】本発明による液晶表示装置の他の実施例を示す図で、上述したスイッチング回路を駆動回路に組み込んだドライバを示す図である。
【図７】前記ドライバの配置状態を示した図である。
【図８】本発明による液晶表示装置の他の実施例を示す図で、走査信号駆動回路側のスイッチング回路ＳＷ１に対向電圧信号線を切り替えるスイッチング回路ＳＷ２を組み込んだ回路図である。
【図９】図８に示す回路のタイミング動作図である。
【図１０】本発明による液晶表示装置の他の実施例を示す構成図で、対向電圧信号線の断線に対する修復可能な構成を示す図である。
【図１１】本発明による液晶表示装置の他の実施例を示す説明図で、隣接するドレイン信号線に極性の同じ映像信号を供給することを示す図である。
【図１２】隣接するドレイン信号線に極性の異なる映像信号を供給した場合の不都合を示す説明図である。
【図１３】本発明による液晶表示装置の他の実施例を示す説明図で、複数の対向電圧信号線に同時に対向電圧信号を供給する構成を示した図である。
【図１４】本発明による液晶表示装置の他の実施例を示す説明図で、透明基板面におけるドライバの配置を示した図である。
【図１５】本発明による液晶表示装置の他の実施例を示す説明図で、複数の対向電圧信号線に同時に対向電圧信号を供給する場合に、それら複数の対向電圧信号線がループ状に構成したことを示した図である。
【図１６】本発明による液晶表示装置の他の実施例を示す説明図で、対向電圧信号を同時に供給する複数の対向電圧信号線において、それら対向電圧信号線が入れ湖状となっている実施例を示した図である。
【図１７】本発明による液晶表示装置の画素の一実施例を示す構成図である。
【図１８】本発明による液晶表示装置の画素の他の実施例を示す構成図である。
【図１９】本発明による液晶表示装置の画素の他の実施例を示す構成図である。
【図２０】本発明による液晶表示装置の画素の他の実施例を示す構成図である。
【図２１】本発明による液晶表示装置の画素の他の実施例を示す構成図である。
【図２２】本発明による液晶表示装置の画素の他の実施例を示す構成図である。
【図２３】本発明による液晶表示装置の画素の他の実施例を示す構成図である。
【図２４】本発明による液晶表示装置の画素の他の実施例を示す構成図である。
【図２５】本発明による液晶表示装置の画素の他の実施例を示す構成図である。
【図２６】本発明による液晶表示装置の画素の他の実施例を示す構成図である。
【図２７】本発明による液晶表示装置の他の実施例を示す構成図で、共通電極駆動回路の周辺を示す回路図とその説明図である。
【図２８】本発明による液晶表示装置の他の実施例を示す構成図で、外部からの画像信号を各ドライバを介して出力するまでの制御を示すフローチャートおよびその説明図である。
【図２９】本発明による液晶表示装置の他の実施例を示す構成図で、各ドライバの配置等を示した図である。
【図３０】本発明による液晶表示装置の他の実施例を示す構成図で、半導体チップからなるゲートドライバおよびコモンドライバをデータ転送配線で接続させた図である。
【図３１】本発明による液晶表示装置の他の実施例を示す構成図で、ＴＣＰ方式の半導体装置からなるゲートドライバおよびコモンドライバをデータ転送配線で接続させた図である。
【図３２】本発明による液晶表示装置の他の実施例を示す構成図で、半導体チップからなるゲートドライバおよびコモンドライバをデータ転送配線で接続させる場合の具体的構成を示す図である。
【図３３】本発明による液晶表示装置の他の実施例を示す構成図で、半導体チップからなるゲートドライバおよびコモンドライバをデータ転送配線で接続させる場合の他の具体的構成を示す図である。
【図３４】本発明による液晶表示装置の他の実施例を示す説明図で、一つの回路から走査信号および対向電圧信号を送出させる場合の信号波形を示した図である。
【図３５】本発明による液晶表示装置であって、一つの回路から走査信号および対向電圧信号を送出させる場合のスイッチの切り替え動作を示した図である。
【図３６】本発明による液晶表示装置であって、一つの回路から走査信号および対向電圧信号を送出させる場合のスイッチの他の切り替え動作を示した図である。
【図３７】本発明による液晶表示装置の他の実施例を示す構成図で、外部からの画像信号を各ドライバを介して出力するまでの制御を示すフローチャートおよびその説明図である。
【図３８】本発明による液晶表示装置の他の実施例を示す構成図で、静電気対策用の回路が組み込まれていることを示した図である。
【図３９】本発明による液晶表示装置の他の実施例を示す構成図で、静電気対策用の回路が組み込まれていることを示した図である。
【図４０】本発明による液晶表示装置の他の実施例を示す構成図で、静電気対策用の回路が 組み込まれていることを示した図である。
【図４１】本発明による液晶表示装置の他の実施例を示す構成図で、静電気対策用の回路が組み込まれていることを示した図である。
【図４２】本発明による液晶表示装置の他の実施例を示す構成図で、静電気対策用の回路に組み込まれる双方向性ダイオードの構成を示した図である。
【図４３】本発明による液晶表示装置の画素の他の実施例を示す説明図で、その基本的条件を示した図である。
【図４４】本発明による液晶表示装置の画素の他の実施例を示す構成図である。
【図４５】本発明による液晶表示装置の画素の他の実施例を示す構成図である。
【図４６】本発明による液晶表示装置の画素の他の実施例を示す構成図である。
【図４７】本発明による液晶表示装置の画素の他の実施例を示す構成図である。
【図４８】本発明による液晶表示装置の画素の他の実施例を示す構成図である。
【図４９】本発明による液晶表示装置の画素の他の実施例を示す構成図である。
【図５０】本発明による液晶表示装置の画素の他の実施例を示す構成図である。
【図５１】本発明による液晶表示装置の画素の他の実施例を示す構成図である。
【図５２】本発明による液晶表示装置の画素の他の実施例を示す構成図である。
【図５３】従来の液晶表示装置の一例を示す等価回路図である。
【符号の説明】
ＳＵＢ…透明基板、ＡＲ…液晶表示部、ＧＬ…ゲート信号線、ＤＬ…ドレイン信号線、ＣＬ…対向電圧信号線、Ｖ…走査信号駆動回路、Ｈｅ…映像信号駆動回路、Ｃｍ…共通電極駆動回路、ＰＸ…画素電極、ＣＴ…対向電極、Ｃｓｔｇ…容量素子、ＴＦＴ…薄膜トランジスタ、ＳＷ１、ＳＷ２…スイッチング回路、ＧＤ…ゲートドライバ、ＤＤ…ドレインドライバ、ＣＤ…コモンドライバ、ＩＮＳ…第１絶縁膜、ＧＩ…第２絶縁膜、ＰＡＳ…第３絶縁膜、ＴＨ…スルーホール、ＢＭ…ブラックマトリクス、ＢＳＤ…双方向性ダイオード、ＦＶＬ…フローティング電圧線、ＥＡＤ…初期配向方向、ＰＡＥ…画素の区分された領域。[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a liquid crystal display device, for example, a liquid crystal display device having a gate signal line, a drain signal line, and a counter voltage signal line on a liquid crystal side surface of one of the substrates arranged to face each other with liquid crystal interposed therebetween.
[0002]
[Prior art]
For example, a liquid crystal display device referred to as a lateral electric field type has a pixel electrode on each liquid crystal side of one substrate and a counter electrode for generating an electric field between the pixel electrodes.
[0003]
A video signal from a drain signal line is supplied to the pixel electrode via a switching element driven by a scanning signal from a gate signal line, and a counter voltage signal is supplied to the counter electrode. A reference signal serving as a reference for the video signal is supplied via a line.
[0004]
Here, as shown in FIG. 53, the gate signal lines GL1, GL2,..., GLn are formed on the liquid crystal side surface of one of the substrates, for example, extending in the x direction and juxtaposed in the y direction. The drain signal lines DL1, DL2,..., DLn are generally formed so as to extend in the y direction and be juxtaposed in the x direction. The counter voltage signal lines CL1, CL2,..., CLn are generally arranged between the respective gate signal lines substantially in parallel with the gate signal lines GL1, GL2,.
[0005]
Each of the gate signal lines GL1, GL2,..., GLn is sequentially selected by a scanning signal from a scanning signal driving circuit V connected to one end thereof, for example. The drain signal lines DL1, DL2,..., DLn are supplied with a video signal from a video signal drive circuit He connected to one end thereof, for example. Each of the common voltage signal lines CL1, CL2,..., CLn is commonly connected at one end, for example, so that a reference signal is supplied to each of them. Such a technique is disclosed, for example, in the following patent document.
[Patent Document 1]
Japanese Patent Application No. 11-271788
[0006]
[Problems to be solved by the invention]
However, in the liquid crystal display device configured as described above, a large number of gate signal lines GL and counter voltage signal lines CL are arranged to cross each of the drain signal lines DL.
[0007]
For example, in the case of the resolution SXGA (1280 × 1024), each of the gate signal line GL and the counter voltage signal line CL has at least 1024 intersections with the drain signal line DL, and these intersections increase as the resolution is improved. Become like
[0008]
Here, the drain-gate parasitic capacitance Cgd generated at the intersection of the drain signal line DL and the gate signal line GL and the drain-common parasitic capacitance Ccd generated at the intersection of the drain signal line DL and the counter voltage signal line CL are respectively parallel. Therefore, for example, in the resolution SXGA, one drain signal line DL has at least 1024 × (Cgd + Ccd) parasitic capacitance.
[0009]
This means that a signal is simultaneously written to the parasitic capacitance by writing a signal to the drain signal line DL.
[0010]
In addition, the pixel to which the drain signal line DL writes via the switching element is for each pixel, whereas the parasitic capacitance is generated for all the pixels.
[0011]
That is, in order to supply electric charge to one pixel, it means that electric charge must be supplied to each parasitic capacitance of 1024 pixels, that is, electric charge unnecessary for display.
[0012]
Therefore, since a large amount of electric charge is consumed by each of the parasitic capacitances, the current to be supplied to the drain signal line DL is far from the originally required value, and the power consumption is greatly increased.
[0013]
A similar problem is suggested in Japanese Patent Application No. 11-271788, in which a signal is supplied from a counter voltage signal line to a counter electrode via a switching element, thereby forming the counter electrode. Floating to reduce parasitic capacitance is disclosed, for example, in paragraph [0015].
[0014]
However, the above publication does not mention reducing the parasitic capacitance at each intersection.
[0015]
The present invention has been made in view of such circumstances, and an object thereof is to provide a liquid crystal capable of greatly reducing unnecessary power consumption when a video signal is supplied to a drain signal line. A display device is provided.
[0016]
Another object of the present invention is to provide a liquid crystal display device which solves the problem in view of the fact that measures for static electricity are not sufficient when the above object is achieved.
[0017]
[Means for Solving the Problems]
The following is a brief description of an outline of typical inventions disclosed in the present application.
[0018]
Means 1.
The liquid crystal display device according to the present invention includes, for example, pixels arranged in a matrix in which pixel columns arranged in one direction are arranged in a direction intersecting the one direction.
Each pixel row is selected by a scanning signal, and a video signal is supplied to each pixel of the selected pixel row,
A drain signal line for supplying a video signal is arranged to intersect with a gate signal line for supplying a scanning signal,
Each gate signal line is supplied with a scanning signal through a switch that is turned on by a signal scanned from the drive circuit, and is turned off by an off signal when the signal is scanned and supplied to the next gate signal line. And when the scanning signal line is supplied to the next gate signal line, the gate signal line to which the scanning signal was supplied two times before is configured to be in a floating state,
In addition, each gate signal line has a diode and a part where it is in a floating state.
The liquid crystal display device is connected to a signal line to which the off signal is supplied via a liquid crystal display.
[0019]
Means 2.
The liquid crystal display device according to the present invention includes, for example, pixels arranged in a matrix in which pixel columns arranged in one direction are arranged in a direction intersecting the one direction.
Each pixel row is selected by a scanning signal, and a video signal is supplied to each pixel of the selected pixel row,
A drain signal line for supplying a video signal is arranged to intersect with a gate signal line for supplying a scanning signal,
Each gate signal line is supplied with a scanning signal through a switch that is turned on by a signal scanned from the drive circuit, and is turned off by an off signal when the signal is scanned and supplied to the next gate signal line. And when the scanning signal line is supplied to the next gate signal line, the gate signal line to which the scanning signal was supplied two times before is configured to be in a floating state,
In addition, each gate signal line has a diode and a part where it is in a floating state.
A liquid crystal display device, wherein the liquid crystal display device is connected to a floating voltage signal line via the same.
[0020]
Means 3.
The liquid crystal display device according to the present invention includes, for example, pixels arranged in a matrix in which pixel columns arranged in one direction are arranged in a direction intersecting the one direction.
The pixel is provided with a counter electrode for generating an electric field between the pixel electrode and a counter voltage signal for supplying a counter voltage signal to the counter electrode of each pixel of the pixel column sequentially selected in accordance with the selection. Equipped with lines,
A drain signal line for supplying a video signal to the pixel electrode is disposed to intersect the counter voltage signal line,
Each counter voltage signal line is supplied with a counter voltage signal via a switch which is turned on by a signal scanned from the drive circuit, and when the signal is scanned and supplied to the next counter voltage signal line, The opposing voltage signal line to which the opposing voltage signal is supplied before the supply of the opposing voltage signal line is set to a floating state,
In addition, each of the counter voltage signal lines is connected to a signal line to which the counter voltage signal is supplied via a portion where the counter voltage signal line becomes a floating state and a diode.
[0021]
Means 4.
The liquid crystal display device according to the present invention includes, for example, pixels arranged in a matrix in which pixel columns arranged in one direction are arranged in a direction intersecting the one direction.
The pixel is provided with a counter electrode for generating an electric field between the pixel electrode and a counter voltage signal for supplying a counter voltage signal to the counter electrode of each pixel of the pixel column sequentially selected in accordance with the selection. Equipped with lines,
A drain signal line for supplying a video signal to the pixel electrode is disposed to intersect the counter voltage signal line,
Each counter voltage signal line is supplied with a counter voltage signal via a switch which is turned on by a signal scanned from the drive circuit, and when the signal is scanned and supplied to the next counter voltage signal line, The opposing voltage signal line to which the opposing voltage signal is supplied before the supply of the opposing voltage signal line is set to a floating state,
In addition, each of the opposing voltage signal lines is connected to the floating voltage signal line via a portion where the counter voltage signal line becomes a floating state and a diode.
[0022]
Means 5.
The liquid crystal display device according to the present invention includes, for example, pixels arranged in a matrix in which pixel columns arranged in one direction are arranged in a direction intersecting the one direction.
Each pixel column is selected by a scanning signal, and a video signal and a reference signal serving as a reference for the video signal are supplied to each pixel of the selected pixel column,
A drain signal line for supplying a video signal is disposed to intersect with a counter voltage signal line for supplying a gate signal line for supplying a scanning signal and a reference signal line,
The reference signal is supplied for each selected pixel column, and most of the gate signal lines and the counter voltage signal lines in the other pixel columns other than the selected pixel column are configured to be in a floating state. ,
Each gate signal line is connected to a floating portion and a first voltage signal line via a first diode, and each counter voltage signal line is connected to a floating portion and a second voltage signal line via a first diode. Connected to the floating second voltage signal line via a diode,
A liquid crystal display device, wherein the first voltage signal line and the second voltage signal line are connected via a third diode.
[0023]
Means 6.
The liquid crystal display device according to the present invention includes, for example, pixels arranged in a matrix in which pixel columns arranged in one direction are arranged in a direction intersecting the one direction.
Each pixel column is selected by a scanning signal, and a video signal and a reference signal serving as a reference for the video signal are supplied to each pixel of the selected pixel column,
A drain signal line for supplying a video signal is disposed to intersect with a counter voltage signal line for supplying a gate signal line for supplying a scanning signal and a reference signal line,
The reference signal is supplied for each selected pixel column, and most of the gate signal lines and the counter voltage signal lines in the other pixel columns other than the selected pixel column are configured to be in a floating state. ,
Each gate signal line is connected to a floating portion and a first voltage signal line via a first diode, and each counter voltage signal line is connected to a floating portion and a second voltage signal line via a first diode. Connected to the floating second voltage signal line via a diode,
A liquid crystal display device, wherein the first voltage signal line and the second voltage signal line are connected to grounded signal lines via a third diode and a fourth diode, respectively.
[0024]
Means 7.
The liquid crystal display device according to the present invention is based on, for example, any one of means 1 to 6, wherein the diode is a bidirectional diode.
[0025]
Means 8.
The liquid crystal display device according to the present invention presupposes, for example, the configuration of the means 7, wherein the bidirectional diode is formed on a substrate on which a semiconductor layer is made of polysilicon and a gate signal line and a counter voltage signal line are formed. It is characterized by having.
[0026]
It should be noted that the present invention is not limited to the above configuration, and various changes can be made without departing from the technical idea of the present invention.
[0027]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, embodiments of the liquid crystal display device according to the present invention will be described with reference to the drawings.
[0028]
Embodiment 1 FIG.
FIG. 1 is an equivalent circuit diagram showing one embodiment of the liquid crystal display device according to the present invention.
The equivalent circuit shown in the drawing shows a circuit formed on the liquid crystal side surface of one of the substrates arranged to face each other with the liquid crystal interposed therebetween.
[0029]
In the figure, gate signal lines GL (GL1, GL2,..., GLn,...) Extending in the x direction and arranged in the y direction and drains extending in the y direction and arranged in the x direction. Signal lines DL (DL1, DL2,..., DLn,...) Are formed.
[0030]
A region surrounded by each gate signal line GL and each drain signal line DL constitutes a pixel region, and a matrix-like aggregate of these pixel regions constitutes a liquid crystal display part AR.
[0031]
Also, common counter voltage signal lines CL (CL1, CL2,..., CLn,...) Running in each of the pixel regions arranged in the x direction are formed. . The counter voltage signal line CL is a signal line for supplying a counter voltage signal serving as a reference to a video signal to a counter electrode CT described later in each pixel region.
[0032]
In each pixel region, a thin film transistor TFT activated by a scanning signal from one gate signal line GL and a pixel electrode PX to which a video signal from one drain signal line DL is supplied via the thin film transistor TFT are formed. Have been.
[0033]
The pixel electrode PX generates an electric field between the pixel electrode PX and the counter electrode CT, and the electric field controls the light transmittance of the liquid crystal. In the drawing, Clc indicates a capacitance generated between the pixel electrode PX and the counter electrode CT via the liquid crystal.
[0034]
For example, one end of the gate signal line GL on the left side in the figure is connected to a scanning signal drive circuit V. Further, for example, one end on the upper side in the figure of each of the drain signal lines DL is connected to a video signal drive circuit He.
[0035]
One of the gate signal lines GL is sequentially selected by a scanning signal from a scanning signal drive circuit V. In accordance with the selection timing, each of the drain signal lines DL is supplied to each of the drain signal lines DL. , Video signals are supplied.
[0036]
Further, in this embodiment, for example, one end on the right side in the figure of each of the opposed voltage signal lines CL is connected to a common electrode drive circuit. The common electrode drive circuit supplies a reference signal, which is a reference for a video signal, to the common voltage signal line CL connected to the common electrode CT of the pixel column selected by the scanning signal drive circuit among the common voltage signal lines CL. It is supplied to. The reference signal may be referred to as a counter voltage signal in the following description.
[0037]
In FIG. 1, a capacitive element Cstg is formed between the pixel electrode PX and the counter voltage signal line CL. The capacitance element Cstg is for accumulating the video signal supplied to the pixel electrode PX in the pixel electrode PX for a relatively long time.
[0038]
FIG. 2 is a diagram showing a concept of a driving method of the common electrode driving circuit Cm, and the thin film transistor TFT, the pixel electrode PX, the counter electrode CT, and the capacitor Cstg shown in FIG. 1 are omitted.
[0039]
In the figure, it is assumed that the supply of the scanning signal from the scanning signal drive circuit V is performed by switching the switching circuit SW1, and that the gate signal line GL3 is currently selected. At this time, the supply of the common voltage signal from the common electrode drive circuit Cm is performed by switching the switching circuit SW2, and the common voltage signal line CL3 is selected.
[0040]
Here, the gate signal line GL3 is a gate signal line for driving each thin film transistor TFT of the pixel column arranged in parallel in the x direction, and the counter voltage signal line CL3 is connected to the counter electrode CT of the pixel column. The gate signal line GL and the counter voltage signal line CL in the other pixel columns are electrically separated from the scanning signal driving circuit V and the common electrode driving circuit Cm, respectively, and are in a floating state.
[0041]
Here, the liquid crystal display part AR, which is an aggregate of the respective pixel regions, is positioned inside a sealing material (not shown), and each of the scanning signal driving circuit V, the video signal driving circuit He, and the common electrode driving circuit Cm is formed of the sealing material. It is positioned outside. Here, the sealing material is formed for fixing the other substrate to one substrate and sealing the liquid crystal.
[0042]
In the liquid crystal display device configured as described above, the gate signal lines GL and the counter voltage signal lines CL in the pixel columns other than the pixel column selected by the scanned gate signal lines GL float.
[0043]
Accordingly, the parasitic capacitance of the drain signal line DL, the gate signal line GL, and the counter voltage signal line CL, whose potentials fluctuate, is ideally zero. Here, when considered in an ideal state, only one line constituting the parasitic capacitance is included in the gate signal line GL, and the parasitic capacitance Cgd is dramatically reduced to 1/1024. Further, among the opposed voltage signal lines CL, the number of wirings constituting the parasitic capacitance is also one, and the parasitic capacitance Ccd is dramatically reduced to 1/1024. For this reason, the parasitic capacitance as a whole is dramatically reduced to 1/1024.
[0044]
In this case, both the scanning signal and the counter voltage signal need to be turned off. This is because if only one of them is turned off, for example, if the parasitic capacitance Ccd does not change as before even if the parasitic capacitance Cgd becomes 1/1024, the entire parasitic capacitance only decreases to about 1/2. This is because there is a two-digit difference in the effect from 1/1024 when both are turned off.
[0045]
In this embodiment, both the gate signal line GL and the counter voltage signal line CL in the pixel columns other than the selected pixel column are in a floating state. However, only the counter voltage signal line CL may be set in a floating state.
[0046]
This is because, by setting only the counter voltage signal line CL to the floating state, another effect different from the case where the gate signal line GL is floated is exerted.
[0047]
That is, when focusing on one counter voltage signal line CL, the capacitor Cstg is connected between the counter voltage signal line CL and the pixel electrode PX of each pixel, and the number of the capacitors Cstg is large. It is.
[0048]
In such a case, when the thin film transistor TFT is turned on, each potential of the pixel electrode PX is determined by the potential of the video signal D supplied through the thin film transistor TFT. When the voltage supplied to the pixel electrode PX when the thin film transistor TFT is turned on is PXon, the pixel electrode PX becomes the potential PXoff during the holding period due to the jump voltage when the thin film transistor TFT is turned off. Here, the jump voltage indicates a voltage difference (PXon−PXoff) of the pixel electrode PX. Then, the liquid crystal molecules are driven by the PXoff and the potential of the counter electrode CT.
[0049]
The jump voltage depends on the size of each part of the thin film transistor TFT, the cross area, the thickness of the insulating film, and the like. These values always have a certain range of variation during the manufacturing process, and it is extremely difficult to maintain the same value in all individual products. For this reason, the value of the jump voltage also shows different characteristics for each product.
[0050]
On the other hand, in order to avoid flicker, afterimage, and the like due to accumulation of a DC voltage, the liquid crystal is usually driven by being converted into AC in units of lines or frames. This AC conversion is for the potential of the common voltage signal line CL, that is, to prevent a DC voltage from being generated in the voltage difference between the common voltage signal line and the pixel electrode PX on a long-term average.
[0051]
Conventionally, the potential of the counter voltage signal line CL is supplied from the outside even during the OFF period of the thin film transistor TFT, and the voltage is a predetermined voltage. Then, this voltage is set to the center voltage of the PXoff of the positive electrode and the negative electrode so that the DC voltage does not accumulate. This is the so-called optimum Vcom voltage.
[0052]
However, in the method of supplying the optimum Vcom from the outside, it is difficult to cope with the variation of PXoff due to the difference of the dive voltage between the individual products. Further, the characteristics of the thin film transistor TFT may fluctuate over a long period of use depending on the use environment and the like. This is a problem that needs to be further elucidated in the situation where the product life of personal computers has been prolonged in recent years, and in cases where use for more than 10 years has become a matter of course, such as in TV applications.
[0053]
The jump voltage is also affected by the change in the characteristics of the thin film transistor TFT, and the jump voltage is different from that at the time of manufacturing the product. Furthermore, the characteristics of a driver that generates a gate voltage and a power supply circuit that supplies a gate voltage to the driver may be changed due to long-term use. This also affects the jump voltage.
[0054]
Therefore, it has been pointed out that the conventional method of supplying the optimum Vcom from the outside as a predetermined voltage cannot cope with such a long-term fluctuation.
[0055]
On the other hand, as described above, by floating the counter voltage signal line CL corresponding to the time when the thin film transistor TFT is turned off, the capacitance element Cstg is set so that the counter voltage signal line CL becomes the center voltage of PXoff in line units. Can be always determined in a self-aligned manner. The fact that the electric capacitance between the pixel electrode PX and the counter voltage signal line CL is significantly increased by the capacitive element Cstg effectively works.
[0056]
For this reason, even if the jump voltage of each product varies or the jump voltage fluctuates due to long-term use, the CL is adjusted to the optimum voltage in a self-aligned manner according to the change of the situation. Therefore, it is possible to avoid the effects of individual differences between products and also to avoid the effects of characteristic fluctuations due to long-term use.
[0057]
Embodiment 2. FIG.
FIG. 3A is a circuit diagram showing one embodiment of the switching circuit SW1 shown in FIG.
[0058]
First, among the gate signal lines GL1, GL2,..., GLn, GLn + 1 to which the scanning signals G1, G2,..., Gn, Gn + 1 are respectively supplied from the scanning signal driving circuit V, for example, the case of the gate signal line GLn For example, a signal line for supplying the scanning signal Gn from the scanning signal line driving circuit V is first connected to the gate electrode G of the switching element SW1 (n).
[0059]
For example, the drain electrode D of the switching element SW1 (n) is connected to the signal line VgON, and the source electrode S is connected to the gate signal line GLn.
[0060]
The source electrode S of the switching element SW1 (n) is connected to the source electrode S of the switching element SW2 (n). The gate electrode G of the switching element SW2 (n) is connected to a signal line for supplying a scanning signal Gn + 1 from the scanning signal line driving circuit V, and its drain electrode is connected to the signal line VgOFF.
[0061]
Each of the gate signal lines GL other than the gate signal line GLn has the same configuration, and the signal line VgON and the signal line VgOFF are shared.
[0062]
Note that the switching element SW1 may be formed on the surface of one of the substrates disposed to face each other via the liquid crystal, or may be incorporated in the scanning signal drive circuit V. Needless to say.
[0063]
FIG. 3B is a flowchart showing the operation of the switching element SW1 described above.
FIG. 3B shows, from above, the scanning signals Gn, Gn + 1, and Gn + 2 sent from the scanning signal drive circuit V, and the scanning signals supplied to the scanning signal lines GLn, GLn + 1, and GLn + 2 in that case. 3 shows the ON / OFF state of the switch SW1 (n), the switch SW1 (n + 1), the switch SW1 (n + 2), the switch SW2 (n), the switch SW2 (n + 1), and the switch SW2 (n + 2).
[0064]
In other words, the switch SW1 (n), the switch SW1 (n + 1), the switch SW1 (n + 2), the switch SW2 (n) are synchronized with the timing of the scanning signals Gn, Gn + 1, Gn + 2 sent from the scanning signal driving circuit V. By turning on or off the switch SW2 (n + 1) and the switch SW2 (n + 2) as shown in the figure, the scanning signal lines GLn, GLn + 1, and GLn + 2 are supplied with the scanning signals as shown.
[0065]
It should be noted that n shown here is similarly established even when it is replaced with a numeral such as 1 or 2.
[0066]
In the figure, when a scanning signal Gn is supplied, a switch SW1 (n) is turned ON, and an ON voltage is supplied to a gate signal line GL (n) through a signal line VgON. When the scan signal is not supplied and the next scan signal Gn + 1 is supplied, the switch SW1 (n) is turned off and the switch SW2 (n) is turned on.
[0067]
Thus, an OFF voltage is supplied to the gate signal line GLn through the signal line VgOFF.
[0068]
Thereafter, both of the scanning signals Gn and Gn + 1 are not supplied, and both the switches SW1 (n) and SW2 (n) are turned off, the gate signal line GL (n) becomes the floating state FT, and thereafter the scanning signal Gn again. This floating state is maintained until is supplied.
[0069]
In the embodiment of this operation, the case where the OFF state is transferred to the floating state after writing one line has been described. For example, as shown in FIG. 3C, the floating state is provided with a time corresponding to two lines (or more). It goes without saying that the state may be shifted. This is because the potential of the thin film transistor TFT is sufficiently set to the OFF potential, and leakage from the thin film transistor TFT during the floating period can be avoided.
[0070]
To extend the OFF period in this manner, another switch SW3 (n) that controls the gate signal line GLn by the scanning signal Gn + 2 and supplies a signal from the signal line VgOFF may be provided.
[0071]
FIG. 4 is a circuit diagram showing one embodiment of the switching circuit SW2 shown in FIG.
[0072]
First, of the respective counter voltage signal lines CL1, CL2,..., CLn, to which the counter voltage signals C1, C2,. Taking the case of the line CLn as an example, a signal line for supplying a counter voltage signal from the common electrode drive circuit Cm is first connected to the gate electrode G of the switching element SW4 (n).
[0073]
The drain electrode D of the switching element SW4 (n) is connected to the signal line Vc, and the source electrode S is connected to the counter voltage signal line CLn.
[0074]
Each of the other opposing voltage signal lines CL other than the opposing voltage signal line CLn has the same configuration, and the signal line Vc is shared.
[0075]
The switching element SW4 may be formed on the surface of one of the substrates facing each other via the liquid crystal, or may be incorporated in the scanning signal drive circuit V. Needless to say.
[0076]
In such a configuration, the counter voltage signals C1, C2,..., Cn,... From the common electrode driving circuit Cm are respectively provided by the scanning signals G1, G2,. Are supplied substantially coincident with the supply timing of..., And when a scanning signal G is supplied to the gate signal line GL in a pixel column assigned to a certain gate signal line GL, the scanning signal G is formed in the pixel column. The opposing voltage signal line CL is supplied with the opposing voltage signal C.
[0077]
With such a configuration, the common voltage signal line CL can be in a floating state during a period in which the common voltage signal is not supplied from the common electrode driving circuit Cm.
[0078]
Embodiment 3 FIG.
FIG. 5A is a circuit diagram showing another embodiment of the switching circuit SW1 shown in FIG. 2, and corresponds to FIG. 3A.
[0079]
A configuration different from the case of FIG. 3A is that each gate signal line GL in a floating state is connected to a floating potential line FG by a high resistance, and another gate signal line adjacent to the floating state is in a floating state. That is, it is configured to be electrically connected to the line GL.
[0080]
That is, for example, in the case of gate signal line GLn, a signal from signal line VgON via switching element SW1 is input to a parallel connection of switching element SW3 (n) and switching element SW4 (n). It has become.
[0081]
Here, the switching element SW3 (n) is driven by a signal Gn from the scanning signal driving circuit V, and the switching element SW4 (n) is driven by a signal Gn + 1 from the scanning signal driving circuit V.
[0082]
The output terminal of the parallel connection of the switching elements SW3 (n) and SW4 (n) is connected to the gate signal line GLn and to the floating potential line FG via the high resistance R.
[0083]
Each of the gate signal lines GL other than the gate signal GLn has the same configuration, and the floating potential line FG is common.
[0084]
In such a configuration, each gate signal line GL crosses the drain signal line DL in the same manner. Therefore, the influence of each gate signal line GL on the drain signal line DL can be considered to be substantially the same for each gate signal line GL when floating.
[0085]
Therefore, by electrically connecting the gate signal lines GL to each other via a high resistance during floating, the effect of floating can be maintained, and the resistance to disturbances such as external noise can be improved.
[0086]
FIG. 5B is a flowchart showing the operation of the switching circuit SW1 described above, and corresponds to FIG. 3B.
[0087]
FIG. 3B shows, from above, the scanning signals Gn, Gn + 1, Gn + 2, Gn + 3 sent from the scanning signal drive circuit V, and the scanning signals supplied to the scanning signal lines GLn, GLn + 1, GLn + 2, GLn + 3 in that case. Further, the on / off states of the switches SW1 (n) to SW4 (n), the switches SW1 (n + 1) to SW4 (n + 1), and the switches SW1 (n + 2) to SW4 (n + 2) are shown. .
[0088]
In the figure, the switch SW1 (n) and the switch SW3 (n) are turned on by the supply (ON) of the scanning signal Gn, and the ON voltage is supplied to the gate signal line GLn through the signal line VgON. Then, when the scanning signal Gn is turned OFF and the scanning signal Gn + 1 is supplied (ON), the switches SW1 (n) and SW3 (n) are turned OFF, SW2 (n) and SW4 (n) are turned ON, and the signal An OFF voltage is supplied to the gate signal line GLn through the line VgOFF.
[0089]
Further, when the scanning signals Gn and Gn + 1 are turned off and the scanning signals Gn + 2 and thereafter are turned on, all the switches SW1 (n) to SW4 (n) are turned off, and the gate signal line GL (n) is connected to the high resistance R. Through the floating potential line FG. Thus, the gate signal line GL (n) is in a floating state most of the time.
[0090]
Here, the connection between GL (n) and FG may be performed by a transistor before G (n + 1) and after G (n + 2). At this time, the high resistance R may or may not be interposed. When a transistor is not provided, a high resistance R is indispensable in order to prevent a reverse flow of a voltage at the time of ON, but when ON / OFF control is performed by a transistor circuit, the transistor can be controlled by the transistor.
[0091]
Embodiment 4. FIG.
FIG. 6 is a plan view showing another embodiment of the liquid crystal display device according to the present invention, and corresponds to FIG.
[0092]
In this embodiment, a switching circuit SW1 provided near a scanning signal driving circuit V is configured as a gate driver GD together with the scanning signal driving circuit V, and a switching circuit SW2 provided near a common electrode driving circuit Cm. Are configured as a common driver CD together with the common electrode drive circuit Cm.
[0093]
In this case, it goes without saying that the video signal drive circuit (drain driver DD) is usually formed by a plurality of semiconductor devices, and the gate driver GD and the common driver CD are also formed by a plurality of semiconductor devices. Are arranged on the transparent substrate SUB1 as shown in FIG.
[0094]
However, the arrangement is not limited to such an arrangement. For example, as shown in FIG. 7B, the gate driver GD and the common driver CD are arranged close to one side of the transparent substrate SUB1. For example, the common driver CD may be arranged outside the gate driver GD.
[0095]
When the gate driver GD and the common driver CD are arranged as shown in FIG. 7B, the gate driver GD is arranged so as to straddle each counter voltage signal line CL extending from the common driver CD side. You may do so. In other words, each counter voltage signal line CL may be configured to run below the gate driver GD.
[0096]
This is because the counter voltage signal line CL and the gate signal line GL can be formed so as not to be short-circuited even when they are formed in the same layer. In this case, it goes without saying that the counter voltage signal line CL and the gate signal line GL may be formed in different layers via an insulating film.
[0097]
Embodiment 5 FIG.
FIG. 8A is a circuit showing another embodiment of the switching circuit SW1 and corresponds to FIG. 5A.
[0098]
The configuration different from the case of FIG. 5A is that a circuit for supplying a counter voltage signal to each counter voltage signal line CL is incorporated in the circuit shown in FIG. 5A.
[0099]
4, a circuit similar to the circuit shown in FIG. 4 is incorporated in the subsequent stage, and a scanning signal Gn from a scanning signal driving circuit V is used as a signal (gate signal) for driving each switch SW5 (n) of the circuit. Is to be.
[0100]
That is, the counter voltage signal is supplied to the counter voltage signal line CL (n) through the signal line Vc via the switch SW5 which is turned on by the supply of the scanning signal Gn. Other counter voltage signal lines CL other than the counter voltage signal line CL (n) have the same configuration, and the signal line Vc is common.
[0101]
The circuit configured as described above can reduce the number of components and the mounting space.
[0102]
The circuit shown in FIG. 8A may be incorporated in a semiconductor device together with the scanning signal drive circuit V, or may be formed on the surface of the transparent substrate SUB1 as shown in FIG. 8B. You may. In this case, the transistors provided in the circuit are usually formed of, for example, polysilicon.
[0103]
Note that in FIG. 8B, other circuits except the scanning signal drive circuit V among the circuits shown in FIG. 8A are shown as control circuits CC.
[0104]
FIG. 9 is a flowchart illustrating the operation of the above-described switching circuit SW1, and corresponds to FIG. 5B.
[0105]
The difference from the case of FIG. 5B is that the opposing voltage signals supplied to the opposing voltage signal lines CLn to CLn + 3 are different from the on / off states of the switches SW5 (n) to SW5 (n + 2). It is shown in.
[0106]
Embodiment 6 FIG.
FIG. 10A is a plan view showing another embodiment of the liquid crystal display device according to the present invention. In this embodiment, as described above, the common electrode drive circuit Cm (in which the switching circuit SW2 is incorporated) scans and supplies the common voltage signal lines CL1, CL2,..., CLn,. It is configured on the assumption that
[0107]
An area outside the liquid crystal display part AR, which crosses the other end of the counter voltage signal line CL (the other end opposite to the common electrode drive circuit Cm) and is insulated from the counter voltage signal line CL. A repair wiring AML is formed through the film, and a counter voltage signal is supplied to the repair wiring AML from, for example, the common electrode driving circuit Cm via an auxiliary wiring ASL (provided in a region outside the liquid crystal display unit AR). It is always supplied.
[0108]
In the liquid crystal display device configured as described above, for example, as shown in FIG. 10B, when a disconnection CUT occurs in the common voltage signal line CL1, the common voltage driving circuit Cm of the common voltage signal line CL1 is used. A display defect occurs in the separated pixel column.
[0109]
In such a case, as shown in FIG. 10C, the intersection of the counter voltage signal line CL1 separated from the common electrode drive circuit Cm and the repair wiring AML is irradiated with, for example, a laser beam to irradiate them. Are electrically connected (shown by an arrow Q in the figure). Thus, the opposing voltage signal is always supplied to the opposing voltage signal line CL1 separated from the common electrode driving circuit Cm via the auxiliary wiring ASL and the correction wiring AML.
[0110]
The portion of the common voltage signal line CL1 where the connection can be restored is no longer in a floating state, and the parasitic capacitance between the common voltage signal line CL1 and the drain signal line DL increases accordingly. The effect of reducing the parasitic capacitance by a factor of 1 can be maintained.
[0111]
Embodiment 7 FIG.
In this embodiment, as described above, the polarity of the video signal to each drain signal line DL is set to be adjacent to each other, for example, on the assumption that the gate signal line GL is floating most of the time except for the writing. The polarity is the same as the polarity of the video signal supplied to the drain signal line that is arranged.
[0112]
FIG. 11 shows a case where a video signal is supplied with the respective polarity of the drain signal line DLn and the drain signal line DLn + 1 set to, for example, + and the polarity of the drain signal lines DL1 to DLn in the next stage as −, and a certain line (gate signal line Gn FIG. 7B is a diagram showing a change in potential at a location between the drain signal line DLn and the drain signal line DLn + 1 in FIG.
[0113]
In this case, when the gate signal line GLn is in a floating state, the location fluctuates according to the polarity of the signal supplied to the drain signal lines DLn and DLn + 1.
[0114]
That is, the potential difference between the drain signal lines DLn and DLn + 1 with respect to the portion of the gate signal line Gn initially becomes, for example, Va, and the potential difference between the drain signal lines DLn and DLn + 1 at the next stage also becomes Va.
[0115]
This means that no parasitic capacitance is generated between each floating gate signal line GL and the drain signal line DL to which the video signal is supplied, and the effect of reducing power consumption is achieved.
[0116]
For comparison, FIG. 12 shows that the drain signal line DLn has a positive polarity, the drain signal line DLn + 1 has a negative polarity, and the drain signal line DLn has a negative polarity and the drain signal line DLn + 1 has a positive polarity in the next stage. FIG. 5 is a diagram showing a change in potential at a location between a drain signal line DLn and a drain signal line DLn + 1 in a certain line (gate signal line Gn) when a video signal is supplied as described above.
[0117]
In this case, when the gate signal line GLn is in a floating state, the voltage between the drain signal lines DLn and DLn + 1 is changed to Va on one side and Vb on the other side.
[0118]
This means that the drain signal line DLn and the drain signal line DLn + 1 need to be charged and discharged to and from the gate signal line GL, which hinders a reduction in power consumption.
[0119]
In the above-described embodiment, an example in which the polarity of the adjacent drain signal lines DL is set to the same layer for each line is described. Needless to say, it may be per frame. Similarly, no parasitic capacitance is generated between the gate signal line GL and the drain signal line DL, and power consumption can be reduced.
[0120]
Embodiment 8 FIG.
In this embodiment, the configuration shown in the seventh embodiment, that is, the polarity of the video signal supplied to the drain signal lines arranged adjacent to each other every one or several lines, for example, The in-phase with the polarity and the inversion drive of the counter voltage signal line CL during the scanning are provided.
[0121]
By doing so, the signal amplitude itself in the drain signal line DL can be halved, and the power consumption can be further reduced.
[0122]
Then, by reducing the amplitude of the signal on the drain signal line DL, the swing width of the scanning signal G is reduced, and the effect of reducing power consumption due to floating can be further improved.
[0123]
In addition, the so-called common inversion as conventionally used always drives the potential of the counter electrode CT of the entire screen, so that the load is extremely heavy, and the power consumption in the driving circuit of the counter electrode CT is large. there were.
[0124]
However, in the above embodiment, the counter voltage signal line CL is also made to float after the supply of the voltage. That is, since the number of opposing voltage signal lines CL to be driven is greatly reduced to several hundredths or less, the power consumption of the common electrode driving circuit Cm becomes very small, and the power consumption of the video signal driving circuit He is reduced. The effect of (1) can be reduced as it is as a whole.
[0125]
Further, there is no need to supply a large current to each counter electrode CT, so that reliability is improved and component costs can be reduced.
[0126]
As described above, the counter voltage signal line CL becomes floating after the writing, and follows the potential of the video signal D similarly to the case of the gate signal line GL, so that the adjacent video signal lines DL are in the same layer. Thereby, the floating effect is sufficiently exhibited.
[0127]
That is, (1) the gate becomes floating most of the time except for writing. (2) The common floats most of the time except for writing. (3) Adjacent video signal lines are driven in the same layer. (4) The common is driven by the common inversion. Thus, the maximum power consumption reduction effect can be realized by combining these configurations.
[0128]
Embodiment 9 FIG.
FIG. 13 is a configuration diagram showing another embodiment of the liquid crystal display device according to the present invention, and shows another embodiment of connection between the common electrode drive circuit Cm and each counter voltage signal line CL via the switching circuit SW2. I have.
[0129]
FIG. 13A shows that each of the opposing voltage signal lines CL is connected, for example, two from the top, and opposing voltage signals are sequentially supplied via this connection. FIG. 13B shows each of the opposing voltage signal lines CL. For example, three voltage signal lines CL are connected from above, for example, from the upper side, and the counter voltage signals are sequentially supplied via these connection portions. Although not shown, four or more connections may be made.
[0130]
With such a configuration, as shown in FIG. 13C, the number of common drivers CD of the common electrode drive circuit Cm can be made smaller than the number of gate drivers GD of the scan signal drive circuit V.
[0131]
Therefore, for example, as shown in FIG. 14, the common driver CD of the common electrode driving circuit Cm is arranged in parallel with the gate driver GD of the scanning signal driving circuit V (FIG. 14A), or the video signal driving is performed. It can be arranged in parallel with the drain driver DD of the circuit He (FIG. 14B). Therefore, space saving of the liquid crystal display panel can be achieved.
[0132]
Embodiment 10 FIG.
FIG. 15 is an explanatory view showing another embodiment of the liquid crystal display device according to the present invention, and corresponds to FIG. 13A. In FIG. 15A, a plurality of counter voltage signal lines CL to which one scanning signal is supplied from a common electrode driving circuit Cm which is supplied by scanning are formed in a loop.
[0133]
That is, a redundant structure is provided for the disconnection of the counter voltage signal line CL. Even if the gate signal line GL and the counter voltage signal line CL are short-circuited, for example, the gate signal line GL and the counter voltage signal line CL are cut off on both sides of the short-circuited portion. It can be canceled and returned to a normal state.
[0134]
Also, in FIG. 15B, although the plurality of opposed voltage signals CL are not formed in a loop, the opposed voltage signals are simultaneously supplied from the other ends of the plurality of opposed voltage signals CL connected to each other at one end. By doing so, substantially the same configuration as that shown in FIG. 15A is formed in a loop, and the same function can be provided.
[0135]
Note that the configuration shown in FIG. 15 is such that each of the adjacent counter voltage signal lines CL has a redundant structure. However, as shown in FIGS. 16A and 16B, for example, one counter voltage signal line CL may be formed in a loop with the third counter voltage signal line CL. Needless to say. That is, each loop may be nested.
[0136]
16 (a) corresponds to FIG. 15 (a), and FIG. 16 (b) corresponds to FIG. 15 (b).
[0137]
Embodiment 11 FIG.
FIG. 17A is a plan view showing one embodiment of the pixel of the liquid crystal display device according to the present invention, and FIG. 17B is a cross-sectional view taken along line bb of FIG. 17A. ing.
[0138]
First, a semiconductor layer LTPS made of, for example, a polysilicon layer is formed on the liquid crystal side surface of the transparent substrate SUB1. The semiconductor layer LTPS is obtained by, for example, polycrystallizing an amorphous Si film formed by a plasma CVD apparatus using an excimer laser.
[0139]
The semiconductor layer LTPS is a thin film transistor TFT, and has a pattern formed so as to bypass a gate signal line GL described later twice, for example.
[0140]
Then, on the surface of the transparent substrate SUB1 on which the semiconductor layer LTPS is formed as described above, for example, SiO 2 Alternatively, a first insulating film INS made of SiN is formed.
[0141]
The first insulating film INS functions not only as a gate insulating film of the thin film transistor TFT but also as one of dielectric films of a capacitive element Cstg described later.
[0142]
On the upper surface of the first insulating film INS, a gate signal line GL extending in the x direction in the figure and juxtaposed in the y direction is formed, and this gate signal line GL is formed in a rectangular shape together with a drain signal line DL described later. Are defined.
[0143]
The gate signal line GL runs so as to cross the semiconductor layer LTPS twice, and a portion crossing the semiconductor layer LTPS functions as a gate electrode of the thin film transistor TFT.
[0144]
Further, between each gate signal line GL, a capacitance signal line CNL is formed in parallel with the gate signal line GL, for example, in the same step as the gate signal line GL. The capacitance signal line CNL forms one electrode of the capacitance element Cstg in the pixel region.
[0145]
After the formation of the gate signal line GL, an impurity is ion-implanted through the first insulating film INS, and a region of the semiconductor layer LTPS other than immediately below the gate signal line GL is made conductive. A source region and a drain region of the TFT are formed.
[0146]
A second insulating film GI is formed on the upper surface of the first insulating film INS so as to cover the gate signal line GL and the capacitance signal line CNL. 2 Alternatively, it is formed of SiN.
[0147]
On the surface of the second insulating film GI, a drain signal line DL extending in the y direction and juxtaposed in the x direction is formed. A part of the drain signal line DL is connected to the semiconductor layer LTPS through a through hole TH1 penetrating the second insulating film GI and the first insulating film INS thereunder. A portion of the semiconductor layer LTPS connected to the drain signal line DL is a region that becomes one region of the thin film transistor TFT, for example, a drain region.
[0148]
Further, a third insulating film PAS is formed on the surface of the second insulating film GI so as to cover the drain signal line DL. The third insulating film PAS is made of, for example, an organic material such as a resin, and serves as a protective film for preventing direct contact of the liquid crystal with the thin film transistor TFT together with the second insulating film GI. The reason why the third insulating film PAS is made of an organic material is to reduce the dielectric constant as a protective film and to planarize the surface.
[0149]
The pixel electrode PX is formed on the surface of the third insulating film PAS. This pixel electrode is made of, for example, ITO (Indium Tin Oxide), ITZO (Indium Tin Zinc Oxide), IZO (Indium Zinc Oxide), SnO 2 (Tin oxide), In 2 O 3 (Indium oxide) or the like, and is formed of a light-transmitting conductive layer, and is formed over most of the pixel region. The pixel electrode PX generates an electric field with a counter electrode (light-transmitting conductive layer) commonly formed in a pixel pixel region on a liquid crystal side surface of another transparent substrate opposed to the liquid crystal via a liquid crystal. At least, the light transmittance of the liquid crystal is controlled. The pixel electrode PX partially passes through the third insulating film PAS, the second insulating film GI, and the first insulating film INS under the pixel electrode PX, and passes through a through hole TH2 provided in the other region of the thin film transistor TFT, such as a source. Connected to the area.
[0150]
This pixel electrode PX also serves as the other electrode of the capacitance element Cstg formed in a region overlapping with the capacitance signal line CNL. In this case, the dielectric films of the capacitance element Cstg are the second insulating film GI and the third insulating film PAS.
[0151]
Here, the capacitance signal line CNL replaces the counter voltage signal line CL shown in FIG. 2 described above. As shown in the description of FIG. 2, for example, a voltage signal is scanned and supplied line by line. And the other capacitance signal lines CNL are in a floating state.
[0152]
By doing so, the parasitic capacitance at the intersection of the drain signal line DL and the capacitance signal line CNL can be significantly reduced.
[0153]
Embodiment 12 FIG.
FIG. 18A is a plan view showing one embodiment of the pixel of the liquid crystal display device according to the present invention, and FIG. 18B is a sectional view taken along line bb of FIG. (C) is a cross-sectional view taken along the line cc in FIG.
[0154]
The configuration is almost the same as that shown in FIG. 17, except that the counter electrode CT is formed on the surface side on which the thin film transistor TFT is formed, and the counter electrode CT and the pixel electrode PX are each formed into a band-like pattern in the pixel region. From the drain signal line DL side to the other drain signal line DL, for example, the counter electrode CT, the pixel electrode PX, and the counter electrode CT are arranged in this order. It is needless to say that the number of these electrodes is not specified.
[0155]
An electric field having a component substantially parallel to the surface of the transparent substrate SUB1 is generated between the pixel electrode PX and the counter electrode CT, and the light transmittance of the liquid crystal is controlled by the electric field.
[0156]
The pixel electrode PX is formed of a light-transmitting conductive layer such as ITO for improving the aperture ratio, and is disposed on the upper surface of the third insulating film PAS. The pixel electrode PX partially passes through the third insulating film PAS, the second insulating film GI, and the first insulating film INS under the other portion of the thin film transistor TFT through a through hole TH2 provided therethrough. Connected to the source area.
[0157]
The counter electrode CT is an electrode formed extending from the counter voltage signal line CL formed in the same configuration as the capacitance signal line CNL shown in FIG. 17 in the y direction in the figure. They are formed adjacent to each other.
[0158]
This counter voltage signal line CL is the same as that shown in FIG. 2 described above. As shown in the description of FIG. 2, for example, the counter voltage signal is scanned and supplied for each line, and Are set in a floating state.
[0159]
This is because the parasitic capacitance at the intersection of the drain signal line DL and the counter voltage signal line CL can be significantly reduced.
[0160]
In the embodiment described above, the pixel electrode PX is formed on the upper surface of the third insulating film PAS. However, as shown in FIG. 18D, it goes without saying that the third insulating film PAS may be formed in the lower layer, that is, in the same layer as the drain signal line DL. This is because a similar effect can be obtained.
[0161]
Embodiment 13 FIG.
FIG. 19A is a plan view showing another embodiment of the pixel of the liquid crystal display device according to the present invention, and corresponds to FIG. 18A. 19B is a cross-sectional view taken along line bb of FIG. 19A, and FIG. 19C is a cross-sectional view taken along line cc of FIG. 19A.
[0162]
18A is different from that of FIG. 18A in that first, the counter electrode CT and the counter voltage signal line CL connected to the counter electrode CT in the same layer as the pixel electrode PX formed on the upper surface of the third insulating film PAS. Is formed.
[0163]
The counter electrode CT and the counter voltage signal line CL are made of, for example, ITO (Indium Tin Oxide), ITZO (Indium Tin Zinc Oxide), IZO (Indium Zinc Oxide), or SnO. 2 (Tin oxide), In 2 O 3 It is composed of a light-transmitting conductive layer such as (indium oxide) to improve the aperture ratio of the pixel.
[0164]
Here, the counter voltage signal line CL is configured to be superimposed on the gate signal line GL for driving the pixel, the center axis of which is substantially coincident with that of the gate signal line GL, and the width thereof is equal to that of the gate signal line GL. It is formed larger than that of the line GL. The counter electrode CT is formed so as to overlap with the drain signal line DL. The center axis of the counter electrode CT substantially coincides with that of the drain signal line D, and the width thereof is larger than that of the drain signal line DL. Have been. This is to prevent the lines of electric force from the drain signal line DL or the gate signal line GL from being easily terminated to the counter voltage signal line CL and the counter electrode CT and not to the pixel electrode PX. This is because the lines of electric force reaching the electrodes PX cause noise.
[0165]
Further, the pixel electrode PX formed on the third insulating film PAS is drawn out to the lower layer of the third insulating film PAS through a through hole TH3 formed in the third insulating film PAS, and the lead line STM is connected to the pixel electrode. Like PX, it is formed so as to overlap with a part of the counter voltage signal line CL formed in the upper layer of the third insulating film PAS. This is because the capacitive element Cstg is formed in the overlapped portion.
[0166]
In such a configuration, the counter electrode CT of the pixel is separated from another adjacent counter voltage signal line CL different from the counter voltage signal line CL formed so as to be superimposed on the gate signal line GL for driving the pixel. That is, it is configured to be electrically disconnected. That is, the common voltage signal line CL common to the pixel columns arranged in the x direction in the drawing is electrically separated from other common voltage signal lines CL also common to the pixel columns arranged in the x direction in the drawing. Is formed.
[0167]
As described in the embodiment shown in FIG. 2, the counter voltage signal to each counter voltage signal line CL is scanned and supplied to each counter voltage signal line CL.
[0168]
Here, in order to sufficiently exert the function of the counter electrode CT of the pixel, the separation from the other counter voltage signal line CL is performed in the vicinity of the other counter voltage signal line CL.
[0169]
In the above-described embodiment, the third insulating film PAS is configured to use an organic material layer made of, for example, resin. The reason for reducing the dielectric constant of the protective film is as described above. This is because the effect of reducing the parasitic capacitance at the intersection of the drain signal line DL and the counter voltage signal line CL is achieved by reducing the dielectric constant of the protective film.
[0170]
However, the counter voltage signal to each counter voltage signal line CL is scanned and supplied for each counter voltage signal line CL, and at this time, the other counter voltage signal lines CL are set in a floating state, so that the drain signal lines The parasitic capacitance at the intersection of DL and the counter voltage signal line CL can be significantly reduced.
[0171]
Thus, there is an effect that the protective film can be formed only by the second insulating film GI (inorganic material layer) without providing the third insulating film PAS. Thereby, the formation of the organic film becomes unnecessary, and simplification of the process and cost reduction can be realized. Also, the yield can be improved.
[0172]
Further, in the above-described embodiment, the common voltage signal line CL common to the pixel columns arranged in the x direction in the drawing is connected to another adjacent common voltage signal line common to the pixel columns also arranged in the x direction in the drawing. This shows a configuration electrically separated from the line CL.
[0173]
However, for example, as shown in FIG. 15 or FIG. 16, when a plurality of opposed voltage signal lines CL are connected in a loop or when a similar function is provided, the plurality of opposed voltage signal lines CL Needless to say, it is not necessary to electrically separate the line CL from the line CL.
[0174]
Embodiment 14 FIG.
FIG. 20A is a plan view showing another embodiment of the pixel of the liquid crystal display device according to the present invention, and corresponds to FIG. 19A. 20B is a cross-sectional view taken along line bb of FIG. 20A, and FIG. 20C is a cross-sectional view taken along line cc of FIG. 20A.
[0175]
19A is different from that of FIG. 19A in that first, a counter voltage signal line CL (n + 2) formed to overlap a gate signal line GL (n + 1) for driving the pixel is located on the lower side of the pixel in the drawing. And is electrically separated from the counter electrode CT of the pixel. In other words, the counter electrode CT of the pixel is connected to the counter voltage signal line CL (n + 1) formed to overlap the gate signal line GL (n) for driving the pixel above the pixel. .
[0176]
Further, the capacitive element Cstg of the pixel is connected between the pixel electrode PX of the pixel and a counter voltage signal line CL (n + 1) formed so as to overlap a gate signal line GL (n) for driving a pixel above the pixel. Is formed.
[0177]
In this case, as shown in FIG. 20C, the capacitive element Cstg is connected to a lead line STM drawn out below the third insulating film PAS through a through hole TH3 formed in the third insulating film PAS and the counter voltage. The third insulating film PAS is configured as a dielectric film between the third insulating film PAS and the signal line CL (n + 1).
[0178]
The scanning direction of each gate signal line GL is such that the scanning direction is from the gate signal line GL (n) to the gate signal line GL (n + 1) from the upper side to the lower side in the drawing.
[0179]
That is, when a scanning signal is supplied to the gate signal line GL (n + 1) of the pixel (ON state), the counter voltage signal line CL (n + 1) superimposed on the gate signal line GL (n + 1) is in a floating state, and the counter electrode of the pixel is A counter voltage signal is supplied to CT from a counter voltage signal line CL (n + 1) superimposed on a gate signal line GL (n) for driving a pixel above the pixel.
[0180]
FIG. 20D shows, in the above-described configuration, the gate signal lines GL (n), GL (n + 1), GL (n + 2) and the opposing voltage signal lines CL (n), CL (n + 1), CL ( It is explanatory drawing which shows an ON (ON), OFF (OFF), floating (FT) state with respect to time of (n + 2). As is apparent from this figure, when the scanning signal is supplied to the gate signal line GL (ON) over all the pixels of the liquid crystal display unit AR, the counter voltage signal line CL superimposed on the scanning signal is in a floating state. Become.
[0181]
For this reason, the parasitic capacitance between the gate signal line GL and the counter voltage signal line CL can be significantly reduced, and a decrease in the writing rate can be avoided.
[0182]
Note that FIG. 20A is different from the case of FIG. 19A in that the drain signal line DL, the counter electrode CT, and the pixel electrode PX are each bent at the center of the pixel. This is because the polarization state of transmitted light changes depending on the incident direction of light incident on the liquid crystal display panel, and the light transmittance differs depending on the incident direction, even if the liquid crystal has the same molecular arrangement. The direction of the electric field acting between the electrodes in one region and the other region is made different from each other with a virtual line connecting the bending points of each electrode as a boundary, thereby compensating for the coloring of the image depending on the viewing angle. It is intended to be. Such a configuration can be applied to each pixel described above or another pixel described later.
[0183]
Embodiment 15 FIG.
FIG. 21A is a plan view showing another embodiment of the pixel of the liquid crystal display device according to the present invention, and corresponds to FIG. 20A. FIG. 21B is a cross-sectional view taken along line bb of FIG. 21A.
[0184]
The configuration different from the case of FIG. 20A is that the scanning direction of the gate signal line GL is different, and they are only driven from the lower pixel to the upper pixel in the figure. For this reason, in the naming of the adjacent gate signal lines GL (*) and the counter voltage signal lines CL (*), the * parts are replaced with each other.
[0185]
FIG. 21 (c) shows the gate signal lines GL (n), GL (n + 1), GL (n + 2) and the counter voltage signal lines CL (n), CL (n + 1), CL (n + 2) adjacent to each other. It is explanatory drawing which shows ON (ON), OFF (OFF), and floating (FT) state with respect to time.
[0186]
Also in the case of this embodiment, when a scanning signal is supplied to the gate signal line GL (n + 1) for driving the pixel (ON), the counter signal disposed so as to be superimposed on the gate signal line GL (n + 1). Since voltage signal line CL (n) is in a floating state, the parasitic capacitance between gate signal line GL (n + 1) and counter voltage signal line CL (n) can be significantly reduced.
[0187]
Further, the counter voltage signal line CL (n) can be in a floating state even when the gate signal line GL (n + 1) is changed from the ON state to the OFF state.
[0188]
For this reason, the gate signal line GL can be in a floating state for two consecutive lines for writing ON and OFF to the thin film transistor TFT, so that the OFF characteristic of the thin film transistor TFT can be improved.
[0189]
Embodiment 16 FIG.
FIG. 22A is a plan view showing another embodiment of the pixel of the liquid crystal display device according to the present invention, and corresponds to FIG. 21A. FIG. 22B is a cross-sectional view taken along line bb of FIG.
[0190]
21A is different from the case of FIG. 21A in that the auxiliary wiring layer CLA () is arranged so as to be close to a gate signal line GL (n + 1) for driving the pixel and another gate signal line GL (n + 2) adjacent thereto. n + 1) is formed in the same step as the formation of the gate signal line GL, for example. Thus, the auxiliary wiring layer CLA (n + 1) is formed of the same material as the material of the gate signal line GL, and has a low resistance.
[0191]
A counter voltage signal line CL (n + 1) is formed above the auxiliary wiring layer CLA (n + 1) so as to overlap with the gate signal line GL (n + 2). A part of the auxiliary wiring layer CLA (n + 1) is connected to each other through a through hole TH3 penetrating the third insulating film PAS and the second insulating film GI.
[0192]
The reason why the counter voltage signal line CL (n + 1) is formed so as to cover the auxiliary wiring layer CLA (n + 1) is to provide the counter voltage signal line CL (n + 1) with a shielding function.
[0193]
The counter voltage signal line CL and the counter electrode CT formed integrally therewith are made of, for example, ITO (Indium Tin Oxide), ITZO (Indium Tin Zinc Oxide), IZO (Indium Zinc Oxide), SnO. 2 (Tin oxide), In 2 O 3 (Indium oxide) and the like.
[0194]
These light-transmitting conductive layers increase the wiring resistance as compared with other metal layers and the like, but the disadvantage is avoided by the auxiliary wiring layer CLA. This can reduce the dullness of the waveform of the counter voltage signal supplied to the counter voltage signal line CL, and can prevent a luminance difference between the supply side of the counter voltage signal and the opposite side.
[0195]
Note that the present embodiment is not limited to the configuration shown in FIG. 22A, and the counter voltage signal line CL and the counter electrode CT are formed integrally and formed of a light-transmitting conductive layer as a material thereof. It can be applied to all cases.
[0196]
Embodiment 17 FIG.
FIG. 23A is a plan view showing another embodiment of the pixel of the liquid crystal display device according to the present invention, and corresponds to FIG. 22A. FIGS. 23B and 23B ′ are cross-sectional views taken along line bb of FIG. 23A.
[0197]
The difference from the case of FIG. 22A is that the connection between the auxiliary wiring layer CLA and the opposing voltage signal line CL arranged so as to be superimposed on the auxiliary wiring layer CLA is made by capacitive coupling.
[0198]
For example, as shown in FIG. 23 (b), for example, an opening (a recess may be provided) is provided in a portion of the third insulating film PAS where the capacitive coupling is performed with the auxiliary wiring layer CLA. The line CL is formed. A relatively thin second insulating film GI is interposed between the auxiliary wiring layer CLA and the counter voltage signal line CL in the portion where the capacitive coupling is performed, and the capacitance between the auxiliary wiring layer CLA and the counter voltage signal line CL is provided. A bond is made.
[0199]
FIG. 23B is a diagram showing another embodiment of the portion shown in FIG. 23B. As shown in FIG. 23B, the capacitive coupling between the auxiliary wiring layer CLA and the counter voltage signal line CL is performed. At the portion where the process is performed, a floating metal layer FTM may be formed between the second insulating film GI and the third insulating film PAS.
[0200]
Embodiment 18 FIG.
FIG. 24 is a plan view showing another embodiment of the pixel of the liquid crystal display device according to the present invention, and corresponds to FIG. 23A.
[0201]
The configuration different from the case of FIG. 23A is that the second auxiliary wiring layer CLA ′ is arranged so as to be close to the gate signal line GL for driving the pixel and to cross the pixel electrode PX and the counter electrode CT. The counter voltage signal line CL is provided so as not to be superimposed on the gate signal line GL.
[0202]
The second auxiliary wiring layer CLA 'is formed, for example, simultaneously with the formation of the gate signal line GL.
[0203]
The second auxiliary wiring layer CLA ′ common to the pixel columns arranged in the x direction in the drawing and the second auxiliary wiring layer CLA ′ common to the other similar pixel columns and the area outside the liquid crystal display area. , And are configured to electrically perform the same function.
[0204]
Thus, a capacitor Cstg can be formed in a region where the second auxiliary wiring layer CLA ′ intersects the pixel electrode PX. By providing the intersection of the second auxiliary wiring layer CLA 'with the counter electrode CT, the potentials of the second auxiliary wiring layer CLA' and the counter electrode CT can be stabilized.
[0205]
Embodiment 19 FIG.
FIG. 25A is a plan view showing one embodiment of the pixel of the liquid crystal display device according to the present invention, and corresponds to, for example, FIG. 18A. FIG. 25B is a cross-sectional view taken along line bb of FIG. 25A, and FIG. 25C is a cross-sectional view taken along line cc of FIG.
[0206]
In this embodiment, the patterns of the pixel electrode PX and the counter electrode CT are different, and the rest is almost the same as the configuration shown in FIG.
[0207]
First, a counter electrode CT is formed on the upper surface of the first insulating film INS. This counter electrode CT is formed in almost the entire pixel region, and is connected to the counter electrode CT in another pixel region adjacent in the x direction. . In other words, the counter electrode CT is formed continuously in each pixel region juxtaposed in the x direction, and formed so as to be electrically separated from the counter electrode CT of another pixel adjacent in the y direction. I have.
[0208]
The counter electrode CT also has a function of the counter voltage signal line CL, and is made of, for example, ITO (Indium Tin Oxide), ITZO (Indium Tin Zinc Oxide), IZO (Indium Zinc Oxide), or SnO. 2 (Tin oxide), In 2 O 3 (Indium oxide) and the like.
[0209]
In addition, the pixel electrode PX is formed on the upper surface of the third insulating film PAS, and is formed in most of the central region excluding the periphery in each pixel region. This material is also made of, for example, ITO (Indium Tin Oxide), ITZO (Indium Tin Zinc Oxide), IZO (Indium Zinc Oxide), SnO 2 (Tin oxide), In 2 O 3 (Indium oxide) and the like.
[0210]
The pixel electrode PX is formed, for example, by forming, for example, a "U" shaped opening having a top at the center of the pixel region in the y direction in the drawing.
[0211]
The pixel configured as described above can generate an electric field having a component substantially parallel to the surface of the transparent substrate SUB1 between the pixel electrode PX and the counter electrode CT, and can improve the aperture ratio.
[0212]
Further, in the above description, the counter electrode CT is formed on the upper surface of the first insulating film INS, but may be formed on the surface of the transparent substrate SUB1, for example, as shown in FIG. Of course.
[0213]
The reason why the pattern of the opening formed in the pixel electrode PX is as described above is that an area in which the direction of the electric field generated between the pixel electrode PX and the counter electrode CT is different is formed, and the image depending on the viewing angle is formed. This is for compensating for the coloring.
[0214]
FIG. 26A is a plan view showing another embodiment of the pixel of the liquid crystal display device according to the present invention, and corresponds to FIG. 25A. 26B is a cross-sectional view taken along line bb of FIG. 26A, and FIG. 26B is a cross-sectional view taken along line cc of FIG. 26A.
[0215]
The configuration different from the case of FIG. 25A is the pixel electrode PX and the counter electrode CT. That is, the pixel electrode PX is formed on the surface of the second insulating film GI, and is formed in most of the central area excluding the periphery of the pixel area. The material is formed of the above-described light-transmitting conductive layer.
[0216]
On the other hand, the counter electrode CT is formed in substantially the entire area of the pixel area, is connected to the counter electrode CT in another pixel area adjacent in the x direction, and has the function of the counter voltage signal line CL. It is electrically separated from the counter electrode CT of the pixel region adjacent in the y direction as in the case of FIG. Further, it is formed of a light-transmitting conductive layer as the material, similarly to the case of FIG.
[0219]
In each of the pixel regions of the counter electrode CT, for example, "U-shaped" openings having a top at the center thereof are formed side by side in the y direction in the drawing.
[0218]
The pixel configured as described above can also have the same function as the configuration illustrated in FIG.
[0219]
Embodiment 20 FIG.
FIG. 27A is a circuit diagram showing another embodiment of a connection portion between the above-described common electrode driving circuit Cm and each counter voltage signal line CL, and corresponds to FIG.
[0220]
4 is different from FIG. 4 in that the opposing voltage signal Vc supplied to the opposing voltage signal line CL via the switch SW5 (n) turned on by a signal from the common electrode driving circuit Cm is supplied from the OP amplifier OPA. It is configured to be supplied.
[0221]
The OP amplifier OPA boosts the AC voltage waveform supplied thereto, and uses the boosted signal as the counter voltage signal Vc. This boost utilizes, for example, an overshoot phenomenon that occurs in an OP amplifier or its transistor. By appropriately setting circuit constants, a counter voltage signal Vc as shown in FIG. 27B can be obtained.
[0222]
In FIG. 27 (b), a waveform A on the left side in the figure shows a counter voltage signal obtained via the OP amplifier OPA, and a waveform B on the right side in the figure shows the counter voltage signal supplied to the counter voltage signal line CL. In this case, the waveform of the counter voltage signal is shown from the near side to the far side from the supply end. As is clear from this figure, the counter voltage signal in which the waveform distortion has occurred on the side far from the supply side of the counter voltage signal line CL can sufficiently retain the shape of a rectangular wave.
[0223]
In such a configuration, since the signal is selectively supplied to each counter voltage signal line CL, the load is reduced to several hundredths compared to the conventional method in which all the counter voltage signal lines CL are simultaneously driven. It will be reduced in total. Therefore, the above-described waveform correction can be performed only by the OP amplifier OPA or a simple circuit using the transistor. The effect of the correction can be sufficiently exerted by the light load, and the components used in the correction circuit can be inexpensive components with low current resistance due to the dramatically light load. In addition, since the flowing current is ideally several hundredths, high reliability and long life can be realized.
[0224]
Incidentally, FIG. 27 (c) shows a conventional method in which all the opposing voltage signal lines CL are driven at the same time, and a waveform A on the right side in the drawing shows an opposing voltage signal, and a waveform B on the right side in the drawing shows that A counter voltage signal when supplied to the counter voltage signal line CL is shown. Waveform distortion occurs from the near side (near) to the far side (far away) from the supply end as shown in FIG. Cannot maintain the shape of the rectangular wave on the side far from the supply side.
[0225]
Embodiment 21 FIG.
FIG. 28 is a configuration diagram showing another embodiment of the liquid crystal display device according to the present invention.
[0226]
The common voltage signal line CL common to the pixel columns of the pixels arranged in parallel in the x direction is interposed by a large number of drain signal lines DL. For example, in SXGA, about 1280 lines are crossed.
[0227]
Then, as an ideal state, when completely the same signal is given to each of these drain signal lines DL, there is no influence on the counter voltage signal line CL from the drain signal line DL, but in an actual state, According to the image pattern displayed by the user, as shown in FIG. 28 (c), different patterns are displayed in the liquid crystal display AR for each region, for example, regions a and b.
[0228]
Therefore, a different voltage is supplied to each drain signal line DL for each region. At this time, each counter voltage signal line CL has an optimal voltage for the region a and an optimal voltage for the region b. And they will be different.
[0229]
Therefore, when writing a counter voltage signal to each counter voltage signal line CL to supply a counter voltage signal having a value corresponding to the actual image, so-called smear can be improved.
[0230]
FIG. 28A shows a state in which a signal is supplied from the video control circuit TCON to each of the gate driver GD, the drain driver DD, and the common driver CD of the liquid crystal display panel PNL, so that the liquid crystal display part AR of the liquid crystal display panel PNL is provided. It is designed to perform video. Further, a counter voltage signal Vc is supplied from the video control circuit TCON via a Vc generation circuit VcGN. Here, the Vc generation circuit VcGN converts the optimum data calculated by the video control circuit TCON into a Vc voltage by, for example, a DA converter or the like and outputs it.
[0231]
In FIG. 28A, the image signal Vsig input to the video control circuit TCOM is an image signal supplied from outside the liquid crystal display panel PNL.
[0232]
FIG. 28B is a diagram showing an operation flow of each circuit described above. First, the image signal Vsig is input to the video control circuit TCOM, and first, data of the video signal is measured in the video control circuit TCOM (step 1). Then, the optimum Vc is calculated from the measured data (step 2).
[0233]
The measurement of the video signal data in this case is
(1) In the example of the addition method
DLtotal = Σ (DLn): n = 1 to max
DLbest = DLtotal / DL number,
(2) In the example of the difference method
DLbest = VCcenter + Σ (DLn−VCcenter): n = 1 to max,
The above DLbest is calculated, and Vc = DLbest−α.
[0234]
Here, Dlbest is a calculated DL value for calculating an optimum value of Vc, and Vccenter is a VC value for calculation arbitrarily set. In this case, it is desirable to set the DL to a maximum-minimum average value or a value slightly lower than the average value. Further, α is a correction value in consideration of the dive voltage to the pixel and the like.
[0235]
A signal is supplied from the video control circuit TCOM to the gate driver GD, and the next gate signal line GL is selected based on the synchronization signal in the image signal (step 3).
[0236]
At this time, a signal is supplied from the video control circuit TCOM to the drain driver DD, and the information of the video signal for each line transferred from the video control circuit TCON is stored (step 4). Then, a video signal is output according to the synchronization signal (step 5).
[0237]
At this time, a signal is supplied from the video control circuit TCON to the Vc generation circuit VcGN, and Vc data is generated based on the signal (Step 6), and the data is changed to an optimum value of Vc (Step 7). ).
[0238]
At this time, a signal is supplied from the video control circuit TCOM to the common driver CD, and the next counter voltage signal line CL is selected by the synchronization signal in the image signal Vsig (step 8).
[0239]
Also in this embodiment, at least the counter voltage signal line CL when the counter voltage signal scanned at each counter voltage signal line CL is not supplied is set to the floating state. Needless to say, the present invention can also be applied to
[0240]
Embodiment 22 FIG.
FIG. 29A is a plan view showing another embodiment of the liquid crystal display device according to the present invention. The figure shows a gate driver GD, a common driver CD, and a drain driver DD arranged on a transparent substrate SUB1 on which a gate signal line GL, a counter voltage signal line CL, and a drain signal line DL (not shown) are formed. It is the figure shown.
[0241]
The gate driver GD and the common driver CD are arranged in parallel with one side of the transparent substrate SUB1, thereby providing an effect of reducing the width of a so-called frame of the liquid crystal display panel PNL.
[0242]
The gate drivers GD and the common drivers CD are alternately arranged. In this embodiment, the number of the common drivers CD is larger than the number of the gate drivers GD. The gate driver GD and the common driver CD have different drive voltages, and as shown in the drawing, the configuration in another chip can be configured differently in the configuration of another chip. Therefore, the number of drivers can be reduced by forming the chip in units of the number of terminals suitable for each, and space saving and cost reduction can be achieved.
[0243]
FIG. 29B is a plan view showing another embodiment of the liquid crystal display device according to the present invention, and corresponds to FIG. 29A.
[0244]
In the configuration different from the case of FIG. 29A, the number of common drivers CD is smaller than the number of gate drivers GD. Since the amplitude of the common voltage signal from the common driver CD is smaller than that of the scanning signal from the gate driver GD, the withstand voltage can be reduced. As a result, the output per chip can be increased by the common driver CD. Therefore, the above effect can be achieved by reducing the number of chips of the common driver CD from that of the gate driver GD.
[0245]
In this case, the number of chips of the common driver CD can be easily reduced by providing a plurality of the counter voltage signal lines CL for supplying the counter voltage signal C by scanning.
[0246]
In this embodiment, since it is inevitable that a portion where the gate signal line GL intersects with the counter voltage signal line CL near the gate driver GD and the common driver CD, the gate signal line GL is structurally configured. And the counter voltage signal lines CL need to have different layers with an insulating film interposed therebetween. For this reason, it is desirable that the arrangement of the gate signal line GL and the counter voltage signal line CL be as shown in, for example, FIG. 20, FIG. 25, or FIG.
[0247]
Embodiment 23 FIG.
FIG. 30A is a plan view showing another embodiment in which the gate drivers GD and the common drivers CD are alternately arranged on one side of the transparent substrate SUB1 as shown in the twenty-second embodiment. In FIG. 30A, the number of gate drivers GD is larger than that of the common driver CD.
[0248]
In this case, a data transfer method for transmitting a signal on the transparent substrate SUB1 can be easily realized. That is, the same start pulse is output from the video control circuit TCON to the gate driver GD and the common driver CD arranged electrically close to the video control circuit TCON. The scanning signal is sequentially scanned and output to the signal line GL, and at this time, the common driver CD sequentially scans and outputs the common voltage signal to each common voltage signal line CL assigned to it.
[0249]
Then, when the sequential supply of the scanning signal to each gate signal line GL by the gate driver GD and the sequential supply of the counter voltage signal to each counter voltage signal line CL by the common driver CD are completed, these gate drivers GD and The same start pulse is output from each of the common drivers CD to another gate driver GD arranged close to the gate driver GD and another common driver CD arranged close to the common driver CD. .
[0250]
That is, when the output of one chip is completed, the output of the output signal is instructed to the next chip, and the output is taken over to the next line.
[0251]
In this case, the scanning signal from each gate driver GD is output for each gate signal line GL, whereas the counter voltage signal C from each common driver CD is output for every plurality of counter voltage signal lines CL. It is supposed to be.
[0252]
For this reason, as shown in FIG. 30A, it is desirable to wire so that the start pulse from the video control circuit TCON is separately input to each of the gate driver GD and the common driver CD.
[0253]
As described above, since the output of the scanning signal from the common driver CD is output for each of the plurality of opposed voltage signal lines DL, the switching of the output of the common driver CD is performed every set n output of the gate driver GD. It is desirable that the common driver CD be set so as to multiply a certain time which is a switching timing in the chip by n times.
[0254]
FIG. 30 (b) is a side view of the gate driver GD mounted on the transparent substrate SUB1, and FIG. 30 (c) is a side view of the common driver CD. For example, these chips are provided with a mode switching terminal MJT. The mode switching terminal MJT is replaced by a short-circuiting line SCL formed on the surface of the transparent substrate SUB1 so that a short-circuited portion can be easily changed, for example, by changing n times n.
[0255]
For example, in the gate driver GD of FIG. 30 (b), the mode switching terminals MJT are open, so that n is not multiplied. However, in the common driver CD of FIG. 30 (c), the mode switching terminals MJT are short-circuited and every n lines. It is set to switch. The value of n can be easily dealt with by providing a plurality of values in advance in accordance with the number of n at the short-circuit location.
[0256]
FIG. 30D is a plan view showing another embodiment, and corresponds to FIG. 30A. FIG. 30D shows that by providing the inter-driver wirings in the gate driver GD and the common driver CD on the opposite sides of the driver, crossing of the wirings can be prevented. The transmission timing of the start pulse between the drivers is such that the supply of the counter voltage signal C of the common driver CD is performed in units of a plurality of counter voltage signal lines CL, so that the supply of the scanning signal G and the supply of the counter voltage signal C are shifted, and the intersection of the wirings When there is a part, there is a fear of malfunction due to the interference.
[0257]
Therefore, as in the embodiment shown in FIG. 30D, stable operation can be realized by arranging the wiring so as not to cross each other.
[0258]
Further, in this embodiment, each of the above drivers is shown by taking a chip (semiconductor chip) as an example. However, a driver TCP configured by a so-called tape carrier method may be used. Even in this case, the mode determination described above can be determined based on the presence or absence of the short-circuit line SCL on the transparent substrate SUB1.
[0259]
Here, the driver TCP configured by the tape carrier system is, as shown in FIG. 31A, a semiconductor chip CH is mounted on a flexible substrate FB, and each input terminal and each output terminal of the semiconductor chip CH are It is configured to be drawn out to each opposite side via an input wiring and an output wiring formed on the surface of the flexible substrate FB. The end (terminal) of the output wiring is electrically connected to, for example, the gate signal line GL or the counter voltage signal line CL that extends to the surface edge of the transparent substrate SUB1.
[0260]
In this case, the wiring MIL is configured to extend from each of the mode determination terminals of the semiconductor chip CH onto the flexible substrate FB, and as shown in FIG. 31B, these wirings KIL are short-circuited on the transparent substrate SUB1. What is necessary is just to position it on the wiring SCL.
[0261]
The present invention is not limited to such a case. If the driver TCP is separately configured for the gate driver GD and the common driver CD as shown in FIGS. Needless to say, a short-circuit line SCL for determination may be provided on the TCP. This is because only the driver TCP can be changed and the driver chip itself can be used in common.
[0262]
Embodiment 24 FIG.
FIG. 32A is a plan view illustrating another embodiment in which the gate drivers GD and the common drivers CD are alternately arranged on one side of the transparent substrate SUB1 as in the case of the twenty-third embodiment. Also in FIG. 32A, the number of gate drivers GD is larger than that of the common driver CD.
[0263]
As shown in FIG. 32A, a signal from the video control circuit TCON is first supplied to a gate driver GD close to the video control circuit TCON, and further supplied to a common driver CD close to the gate driver GD. It has become so.
[0264]
In this case, the signal supply to the common driver CD is made by a wiring layer on the transparent substrate SUB1 running in the mounting area of the gate driver GD.
[0265]
Further, the signal supply from the gate driver GD to another gate driver GD disposed next is performed by a wiring layer on the transparent substrate SUB1 which runs in a mounting area of the common driver CD disposed therebetween. Has become.
[0266]
Hereinafter, by repeating these, data transfer can be realized without the need for the wiring layers to cross each other. In addition, since the wiring layer for data transfer does not protrude to both sides of each of the arranged drivers, the area occupied by the frame of the so-called liquid crystal display panel can be reduced.
[0267]
FIG. 32B specifically shows a connection relationship between the gate driver GD and the common driver CD in FIG. 32A and the wiring layer. In the drawing, OTG indicates an output terminal group, ITG Denotes an input terminal group, SI denotes a signal input, and SO denotes a signal output.
[0268]
FIG. 32 (c) is a plan view showing still another embodiment, and corresponds to FIG. 32 (b).
[0269]
A configuration different from the case of FIG. 32B is that, for example, a wiring layer that runs in the area of the common driver CD and connects the gate drivers GD arranged on both sides of the common driver CD is connected to the common driver CD. In the chip. That is, a wiring layer (indicated by a dotted line in the figure) formed in the common driver CD has signal input SI and signal output SO terminals at both ends.
[0270]
In the case of the gate driver GD, the same configuration as that of the common driver CD is adopted.
[0271]
In this case, as shown in FIG. 32B, a mode selection terminal MST may be provided on each semiconductor chip, and the operation of the chip may be switched by judging connection / non-connection with the short-circuit line SCL provided on the transparent substrate SUB1 surface. .
[0272]
FIGS. 32D and 32E show that the short-circuit wiring SCL is used as the gate driver GD and the common driver GD, respectively, according to the connection / non-connection determination.
[0273]
By doing so, the gate driver GD and the common driver GD can have the same configuration, and they can be used as the gate driver GD or the common driver GD. Therefore, it is possible to reduce the number of component types and to facilitate the assembly.
[0274]
FIG. 32 (f) shows a configuration in which the number of common drivers CD is smaller than that of the gate driver GD. Therefore, two counter voltage signal lines CL having substantially the same number as the gate signal lines GL, for example, two from the top. In this example, counter voltage signals are sequentially scanned and supplied to these connected counter voltage signal lines.
[0275]
Embodiment 25 FIG.
FIG. 33A shows a case where the gate drivers GD and the common drivers CD are alternately arranged on one side of the transparent substrate SUB1 as in the example 24 and the like, and at least a pair of adjacently arranged gate drivers GD are arranged. FIG. 4 is a plan view showing a case where a common driver CD and a common driver CD are incorporated into one semiconductor chip.
[0276]
That is, when the gate signal line GL and the counter voltage signal line CL are arranged on the right side of the semiconductor chip CH in the drawing, the gate output terminals GTO are arranged along the side on the right side of the semiconductor chip CH in the drawing. The common output terminals CTO are arranged on the left side in the figure along the side.
[0277]
Each of the common output terminals CTO is disposed between the adjacent gate output terminals GTO, so that the gate output terminal GTO does not disturb the counter voltage signal CL to the common output terminal CTO. Can be formed to extend.
[0278]
A power supply terminal VV is formed near each of the sides other than the side where the gate output terminal GTO and the common output terminal CTO are arranged side by side, and a signal input terminal SI is connected to one of the sides. Is formed with a signal output terminal SO.
[0279]
In addition, in the semiconductor chip CH thus configured, as shown in FIG. 33B, a ground line GNDL that runs between the group of gate output terminals GTO and the group of common output terminals CTO in parallel with them is formed. Around the ground line GNDL, a common electrode drive circuit Cm is formed on the C circuit side CCS on the left side in the figure, and a scanning signal drive circuit V is formed on the G circuit side GCS on the right side in the figure. Has become.
[0280]
Furthermore, the semiconductor chip CH thus configured is divided into three sections in a direction orthogonal to the direction of the group of gate output terminals GTO and the group of common output terminals CTO, as shown in FIG. Circuits are incorporated with LR as a logic region, a left region CSR in the drawing as a common switch region, and a right region GSR in the drawing as a gate switch region.
[0281]
Here, it is not necessary for the semiconductor chip CH to include all of the above-described configurations, and it is sufficient that at least one configuration described below is provided.
[0282]
First, a gate output terminal GTO and a common output terminal CTO are provided on opposing sides, respectively. This is because the common electrode driving circuit Cm and the scanning signal line driving circuit V can be formed separately inside the chip, and their interference can be prevented.
[0283]
Next, the power supply terminal VV is provided on the side of the common output terminal CTO. This is because the scanning signal G and the counter voltage signal C have different output voltages, and the counter voltage signal C is less susceptible to power supply noise as the ON voltage is lower.
[0284]
Next, the common output terminals COT are arranged on the side far from the liquid crystal display unit AR. This is because the common potential is disposed outside and a shielding effect due to external noise can be obtained.
[0285]
Next, the ground line GNDL extends between the common electrode drive circuit Cm and the scan signal drive circuit V in the semiconductor chip CH. This is because each circuit can prevent mutual interference.
[0286]
Further, a logic circuit is arranged at the center in the semiconductor chip CH, and a gate switch circuit is arranged on one side and a common switch circuit is arranged on the other side. A common logic part is collectively arranged in the scanning signal driving circuit V and the common electrode driving circuit Cm with the driving voltage, and the switch parts having different driving voltages can be divided into the scanning signal driving circuit V and the common electrode driving circuit Cm. This is because the circuit scale can be reduced, the power consumption can be reduced, and interference can be prevented. In this case, the maximum voltage may have a relationship of gate switch area> common switch area> logic area.
[0287]
FIG. 33D is a plan view showing another embodiment, and corresponds to FIG. 33A. 33A, the common connection of the plurality of opposed voltage signal lines CL increases the terminal area of the common output terminal COT of the semiconductor chip CH, and the face-down of the common output terminal COT is performed. Is to be made by Thus, the circuit scale of the common electrode drive circuit Cm in the semiconductor chip CH can be reduced.
[0288]
FIG. 33E is a plan view showing another embodiment and corresponds to FIG. 33A. A configuration different from the case of FIG. 33A is a configuration in which one wiring is branched from each common output terminal COT of the semiconductor chip, and then connected to a plurality of opposed voltage signal lines CL.
[0289]
In this case, the connection area at each common output terminal COT can be increased, and the connection resistance can be reduced. Further, the size of each common output terminal can be reduced as compared with a case where the size is continuously formed. Thereby, there is an effect that the manufacturing of the connection portion of the semiconductor chip CH becomes easy.
[0290]
FIG. 33 (f) is a plan view showing another embodiment, which corresponds to FIG. 33 (a). The configuration different from the case of FIG. 33A is that each common output terminal COT of the semiconductor chip CH is connected to the counter voltage signal line CL, and a plurality of adjacent common output terminals COT are connected inside the chip. That is being done.
[0291]
With this configuration, the size of the common electrode drive circuit Cm can be reduced. Further, since the common output terminal COT can be formed at the same pitch as the gate output terminal GOT, the height of the terminals generated when the semiconductor chip CH and the terminal on the transparent substrate SUB1 are connected via an anisotropic conductive film, for example. Non-uniformity can be prevented. Thereby, connection stability is improved, and connection resistance can be reduced and reliability can be improved. In addition, the direct rate (the rate at which connection can be performed at one time without performing a regenerating operation due to poor connection) is improved, and cost can be reduced.
[0292]
Embodiment 26 FIG.
In the liquid crystal display device according to the present invention, as described in each of the above embodiments, both the gate signal line GL and the counter voltage signal line CL are in a floating state most of the time. This means that the corresponding semiconductor chip CH is idle during the time, and the use efficiency of the semiconductor chip per time becomes poor.
[0293]
Therefore, in this embodiment, both the scanning signal G and the counter voltage signal C are output from one output terminal of the semiconductor chip CH with a time difference provided, and the output destination of the signal is switched, thereby reducing the number of semiconductor chips. The goal is to reduce it.
[0294]
By doing so, for example, by outputting the scanning signal G and the counter voltage signal C from one terminal of the semiconductor chip CH, the number of the semiconductor chips can be reduced by half. In addition, since the common electrode driving circuit Cm and the scanning signal driving circuit V can be configured to be shared, the area occupied by the semiconductor chip is smaller than when the dedicated common electrode driving circuit Cm and the dedicated scanning signal driving circuit V are separately provided. It is possible to reduce the chip cost.
[0295]
As described above, when an output is supplied from the same output terminal of the semiconductor chip CH to both the gate signal line GL and the counter voltage signal line CL with a time difference, when writing a signal to each pixel, the gate signal line GL is used. In addition, it is necessary to simultaneously supply signals to the counter voltage signal lines CL.
[0296]
Since different values cannot be output to the same output terminal at the same time, a scanning signal G and a counter voltage signal C having different potentials are output to different terminals in plan view, and the signals are crossed by wiring. Therefore, it is necessary to supply the signal to the original gate signal line GL and the counter voltage signal line CL.
[0297]
At this time, as shown in FIG. 34A, when the gate signal G-ON is output first from the same output terminal, the counter voltage signal C-ON is supplied from an output two or more lines away. This is because it is necessary to supply the signal G-OFF after the scanning signal G-ON, and supply the counter voltage signal C-ON thereafter.
[0298]
In this case, as shown in FIG. 34 (b), after outputting the gate signal G-ON, three lines or more are provided until the counter voltage signal C-ON is supplied. May be provided. This is to sufficiently secure the time required for switching between the gate signal G and the counter voltage signal C.
[0299]
Further, as shown in FIG. 34 (c), the opposite voltage signal C-ON may be supplied first, and then the ON and OFF of the gate signal G may be sequentially output. The period from the supply of the voltage signal C to the supply of the gate signal G may be at least one line apart. In this case, the counter voltage signal C-ON is once raised to its potential state from the floating state, and thereafter the gate signal G-ON is supplied, so that the gate signal G-ON is apparently precharged. Therefore, the rise of the gate signal G-ON becomes steep, and the writing characteristics can be further improved. Further, since the number of wiring intersections is reduced, the yield is improved. In the floating state, a floating potential may be supplied from outside via a high resistance.
[0300]
FIG. 35 is an explanatory diagram schematically showing one embodiment of a circuit sharing the common electrode drive circuit Cm and the scanning signal drive circuit V, as described above, and outputs the signal shown in FIG. It has become.
[0301]
First, as shown in FIG. 35A, a signal supply terminal is provided on the right side in the figure, and these terminals are sequentially provided with a G-ON signal, a G-OFF signal, and a COM (opposite side) from the upper side in the figure. Voltage) signal, a G-ON signal, a G-OFF signal, a COM signal, a G-ON signal, a G-OFF signal, a COM signal,..., A COM signal. Each of these signals is always supplied. For example, a similar signal is supplied to another terminal to which the same G-ON signal is supplied to a terminal to which the G-ON signal is supplied. It has become.
[0302]
In addition, the terminals which are sequentially supplied with the G-ON signal, the G-OFF signal, and the COM signal and which are arranged adjacent to each other do not accept the above-mentioned signals at all, or one of the signals. One of the terminals X is connected to each terminal X via a scanning switch or the like. For example, in the case of FIG. 35A, a terminal X (n-2) is connected to a terminal to which a COM signal is supplied via the scanning switch SSa, and a terminal X (n-1) is connected to the scanning switch SSa. Is connected to a terminal to which a G-OFF signal is supplied, and a terminal X (n) is connected to a terminal to which a G-ON signal is supplied via the scanning switch SSa. The other terminals X are not supplied with any of the G-ON signal, the G-OFF signal, and the COM signal.
[0303]
Further, each of the terminals X receives, from the gate signal line GL and the counter voltage signal line CL, for example, via the scanning switch SSb, a signal from the terminal X at all, or specifies one of them. It is configured to accept only the signal lines that are connected. For example, in the case of FIG. 35A, the COM signal from the terminal X (n-2) in the figure is supplied to the counter voltage signal line CL (n) via the scanning switch SSb, and the terminal X (n-1) Is supplied to the gate signal line GL (n-1) via the scanning switch SSb, and the G-ON signal from the terminal X (n) is supplied to the gate signal line GL via the scanning switch SSb. (N).
[0304]
From this, the G-ON signal and the COM signal are supplied to the gate signal line GL (n) and the counter voltage signal line CL (n) of the n-th line, respectively, and (n- 1) The G-OFF signal is supplied to the gate signal line GL (n-1) of the line.
[0305]
In the next stage, as shown in FIG. 35B, the scan switches SSa and SSb are connected to the next line as they are while maintaining the connection relation between the input side and the output side with respect to the terminal X. Will be shifted. In the figure, a terminal X (n-1) is connected to a terminal to which a COM signal is supplied via the scanning switch SSa, and a terminal X (n) is a terminal to which a G-OFF signal is supplied via the scanning switch SSa. And the terminal X (n + 1) is connected to a terminal to which a G-ON signal is supplied via the scanning switch SSa. Then, the G-ON signal, the G-OFF signal, and the COM signal are not supplied to the other terminals X.
[0306]
In the case of FIG. 35 (b), the COM signal from the terminal X (n-1) in the figure is supplied to the counter voltage signal line CL (n + 1) via the scanning switch SSb, and the signal from the terminal X (n) is supplied. The G-OFF signal is supplied to the gate signal line GL (n) via the scanning switch SSb, and the G-ON signal from the terminal X (n + 1) is supplied to the gate signal line GL (n + 1) via the scanning switch SSb. Will be supplied.
[0307]
Accordingly, the G-OFF signal is supplied to the n-th gate signal line GL (n), and the counter voltage signal line CL (n) is in a floating state. On the other hand, the G-ON signal and the COM signal are supplied to the gate signal line GL (n + 1) and the counter voltage signal line CL (n + 1) of the next (n + 1) th line, respectively.
[0308]
At the next stage, as shown in FIG. 35 (c), the scan switches SSa and SSb are connected to the next line as they are while maintaining the connection relation between the input side and the output side with respect to the terminal X. Will be shifted. In the figure, a terminal X (n) is connected to a terminal to which a COM signal is supplied via the scanning switch SSa, and a terminal X (n + 1) is connected to a terminal to which a G-OFF signal is supplied via the scanning switch SSa. Further, the terminal X (n + 2) is connected to a terminal to which a G-ON signal is supplied via the scanning switch SSa. Then, the G-ON signal, the G-OFF signal, and the COM signal are not supplied to the other terminals X.
[0309]
In the case of FIG. 35 (c), the COM signal from the terminal X (n) in the figure is supplied to the counter voltage signal line CL (n + 2) via the scanning switch SSb, and the G-signal from the terminal X (n + 1) is supplied. The OFF signal is supplied to the gate signal line GL (n + 1) via the scanning switch SSb, and the G-ON signal from the terminal X (n + 2) is supplied to the gate signal line GL (n + 2) via the scanning switch SSb. Become so.
[0310]
Accordingly, the G-OFF signal is supplied to the (n + 1) th gate signal line GL (n + 1), and the counter voltage signal line CL (n + 1) is in a floating state. On the other hand, the G-ON signal and the COM signal are supplied to the gate signal line GL (n + 2) and the counter voltage signal line CL (n + 2) of the next (n + 2) th line, respectively.
[0311]
At the next stage, as shown in FIG. 35 (d), the scanning switches SSa and SSb are connected to the next line without changing the connection relation between the input side and the output side with respect to the terminal X. Will be shifted. In the figure, a terminal X (n + 1) is connected to a terminal to which a COM signal is supplied via the scanning switch SSa, and a terminal X (n + 2) is connected to a terminal to which a G-OFF signal is supplied via the scanning switch SSa. Further, a terminal X (n + 3) is connected to a terminal to which a G-ON signal is supplied via the scanning switch SSa. Then, the G-ON signal, the G-OFF signal, and the COM signal are not supplied to the other terminals X.
[0312]
In the case of FIG. 35 (d), the COM signal from the terminal X (n + 1) in the figure is supplied to the counter voltage signal line CL (n + 3) via the scanning switch SSb, and the G-signal from the terminal X (n + 2) is output. The OFF signal is supplied to the gate signal line GL (n + 2) via the scanning switch SSb, and the G-ON signal from the terminal X (n + 3) is supplied to the gate signal line GL (n + 3) via the scanning switch SSb. Become so.
[0313]
Accordingly, the G-OFF signal is supplied to the (n + 2) th gate signal line GL (n + 2), and the counter voltage signal line CL (n + 2) is in a floating state. On the other hand, the G-ON signal and the COM signal are supplied to the gate signal line GL (n + 3) and the counter voltage signal line CL (n + 3) of the next (n + 3) th line, respectively.
[0314]
This is sequentially repeated, and even in the case of shifting from the lowest line to the highest line, the scan switches SSa and SSb are shifted while maintaining the above-described relationship.
[0315]
FIG. 36 is an explanatory diagram schematically showing another embodiment of a circuit sharing the common electrode drive circuit Cm and the scan signal drive circuit V as described above, and outputs the signal shown in FIG. It is made to let.
[0316]
FIG. 36 is a diagram corresponding to FIG. 35, and the configuration different from the case of FIG. 35 is different only in the connection relationship between the input side and the output side with respect to the terminal X in the scanning switches SSa and SSb. is there.
[0317]
As shown in FIG. 35A, a terminal X (n-2) is connected to a terminal to which a G-OFF signal is supplied via the scanning switch SSa, and a terminal X (n-1) is connected to the scanning The terminal X (n) is connected via a switch SSa to a terminal to which a G-ON signal is supplied, and the terminal X (n) is connected via a scanning switch SSa to a terminal to which a COM signal is supplied. The other terminals X are not supplied with any of the G-ON signal, the G-OFF signal, and the COM signal.
[0318]
Further, in the case of FIG. 36A, the G-OFF signal from the terminal X (n-2) in the figure is supplied to the gate signal line GL (n-2) via the scanning switch SSb, and the terminal X (n -1) is supplied to the gate signal line GL (n-1) via the scanning switch SSb, and the COM signal from the terminal X (n) is supplied to the counter voltage signal via the scanning switch SSb. The signal is supplied to the line (n-1).
[0319]
At this stage, the gate signal line GL (n) of the n-th line and the counter voltage signal line CL (n) are each in a floating state, and the gate signal of the (n−1) -th line before the gate signal line GL (n). The G-ON signal is supplied to the line GL (n-1), and the COM signal is supplied to the counter voltage signal line CL (n-1).
[0320]
In the next stage, as shown in FIG. 36 (b), the scan switches SSa and SSb are connected to the next line as they are while maintaining the connection relation between the input side and the output side with respect to the terminal X, respectively. Will be shifted. In the figure, a terminal X (n-1) is connected to a terminal to which a G-OFF signal is supplied via the scanning switch SSa, and a terminal X (n) is supplied with a G-ON signal via the scanning switch SSa. The terminal X (n + 1) is connected to a terminal to which a COM signal is supplied via the scanning switch SSa. Then, the G-ON signal, the G-OFF signal, and the COM signal are not supplied to the other terminals X.
[0321]
In the case of FIG. 36B, the G-OFF signal from the terminal X (n-1) in the figure is supplied to the gate signal line GL (n-1) via the scanning switch SSb, and the terminal X (n ) Is supplied to the gate signal line GL (n) via the scanning switch SSb, and the COM signal from the terminal X (n + 1) is supplied to the counter voltage signal line CL (n) via the scanning switch SSb. ).
[0322]
Accordingly, the G-ON signal is supplied to the n-th gate signal line GL (n), and the COM signal is supplied to the counter voltage signal line CL (n).
[0323]
At the next stage, as shown in FIG. 36 (c), the scan switches SSa and SSb are connected to the next line as they are while maintaining the connection relation between the input side and the output side with respect to the terminal X. Will be shifted. In the figure, a terminal X (n) is connected to a terminal to which a G-OFF signal is supplied via the scanning switch SSa, and a terminal X (n + 1) is a terminal to which a G-ON signal is supplied via the scanning switch SSa. Further, the terminal X (n + 2) is connected to a terminal to which a COM signal is supplied via the scanning switch SSa. Then, the G-ON signal, the G-OFF signal, and the COM signal are not supplied to the other terminals X.
[0324]
In the case of FIG. 36 (c), the G-OFF signal from the terminal X (n) is supplied to the gate signal line (n) via the scanning switch SSb, and the G-OFF signal from the terminal X (n + 1). The ON signal is supplied to the gate signal line GL (n + 1) via the scanning switch SSb, and the COM signal from the terminal X (n + 2) is supplied to the counter voltage signal line CL (n + 1) via the scanning switch SSb. Become like
[0325]
Accordingly, the gate signal line GL (n + 2) of the next (n + 2) th line and the counter voltage signal line CL (n + 2) are in a floating state.
[0326]
At the next stage, as shown in FIG. 36 (d), the scan switches SSa and SSb are connected to the next line as they are while maintaining the connection relation between the input side and the output side with respect to the terminal X. Will be shifted. In the figure, a terminal X (n + 1) is connected to a terminal to which a G-OFF signal is supplied via the scanning switch SSa, and a terminal X (n + 2) is a terminal to which a G-ON signal is supplied via the scanning switch SSa. Further, the terminal X (n + 3) is connected to a terminal to which a COM signal is supplied via the scanning switch SSa. Then, the G-ON signal, the G-OFF signal, and the COM signal are not supplied to the other terminals X.
[0327]
In the case of FIG. 36 (d), the G-OFF signal from the terminal X (n + 1) in the figure is supplied to the gate signal line GL (n + 1) via the scanning switch SSb, and the G-OFF signal from the terminal X (n + 2). The -ON signal is supplied to the gate signal line GL (n + 2) via the scanning switch SSb, and the COM signal from the terminal X (n + 3) is supplied to the counter voltage signal line CL (n + 2) via the scanning switch SSb. Become so.
[0328]
Accordingly, the gate signal line GL (n + 3) of the next (n + 3) th line is in a floating state, and the G-ON signal and the COM signal are supplied to the counter voltage signal line CL (n + 3), respectively. .
[0329]
This is sequentially repeated, and even in the case of shifting from the lowest line to the highest line, the scan switches SSa and SSb are shifted while maintaining the above-described relationship.
[0330]
Note that FIGS. 35 and 36 illustrate signal supply from a terminal to which a G-ON signal, a G-OFF signal, and a COM (opposite voltage) signal are supplied to each gate signal line GL and each opposing voltage signal line CL. The timing is shown by the operation of the scanning switches SSa and SSb for easy understanding. However, it goes without saying that such a configuration may be any configuration, for example, using a transistor circuit or the like.
[0331]
Embodiment 27 FIG.
FIG. 37 is an explanatory diagram showing another embodiment of the liquid crystal display device according to the present invention, and is a flow chart showing control signals supplied to the gate driver GD, the drain driver DL, and the common driver CD.
[0332]
For example, as described in the embodiment (Embodiment 21) shown in FIG. 28, when there are a bright region and a dark region in the liquid crystal display part AR, each drain signal line DL is connected to each of the drain signal lines DL. A different signal is output for each area. That is, the voltage of the video signal D differs for each region, and thus the load on the drain signal line DL differs for each region. The fact that the loads are different means that the required currents are different.
[0333]
In the related art, a maximum load is assumed in advance, and the circuit is uniquely driven by the same bias current. However, in this case, more current than necessary is supplied even in a region that can be driven with a low current, so that unnecessary current consumption occurs and power consumption increases.
[0334]
Therefore, in the present embodiment, the power consumption is reduced by controlling the bias current according to the apparent load capacitance for each region of the liquid crystal display unit AR.
[0335]
In this case, the configuration described in this embodiment may be used alone. However, as shown in the above-described embodiment, the configuration described above is combined with the technique of simultaneously setting the gate signal line GL and the counter voltage signal line CL to the floating state. In particular, a remarkable effect is exhibited when used.
[0336]
This is because conventionally, the load of the video signal D is always heavy, and when each of the gate signal G and the counter voltage signal C is set to a floating state in most of the OFF state, the load of the video signal D becomes large. Ideally, it is dramatically reduced to several hundredths. Therefore, the bias current can be controlled with higher accuracy for each region, and furthermore, the power consumption of the video signal drive circuit He can be reduced.
[0337]
In FIG. 37A, first, an image signal Vsig is externally input to the video control circuit TCON. As shown in FIG. 37B, the video control circuit TCOM is configured to supply a signal to each of the gate driver GD, the drain driver DD, and the common driver CD of the liquid crystal display panel PNL. In this embodiment, as shown in the figure, the bias amount instruction signal BSS is input to the drain driver DD.
[0338]
The video control circuit TCON to which the image signal Vsig has been input first measures the data of the image signal Vsig in step 1. Then, in step 2, a necessary bias current is calculated from the measured data.
[0339]
Here, the calculation of the necessary bias current is set, for example, by the value of the video signal D, and for example, a value proportional to the voltage value determined by the video signal D can be used as the value of the bias current.
[0340]
From the video control circuit TCON to the gate driver GD, in step 3, the next gate signal line GL is selected by the synchronization signal in the image signal Vsig.
[0341]
Then, in step S4, the video signal D for each line transferred from the video control circuit TCON is first stored in the drain driver DD from the video control circuit TCON.
[0342]
Then, in step 5, the bias current of the output amplifier corresponding to each video signal line DL is set, and each video signal D is output by the synchronization signal.
[0343]
Further, in step 6, from the video control circuit TCON to the gate driver GD, the next counter voltage signal line CL is selected by the synchronization signal in the image signal Vsig.
[0344]
As another embodiment, when applied to a configuration in which the counter voltage signal line CL is in a floating state, as described in the above-described embodiment, the counter voltage on the counter voltage signal line CL is calculated by the sum of the drain signal lines DL of each line. It goes without saying that the amount of signal fluctuation may be calculated, and the value of the bias amount instruction signal BSS may be determined in consideration of the effect.
[0345]
The configuration of this embodiment may be used in combination with the configuration shown in Embodiment 21 in which the potential of the counter voltage signal in each counter voltage signal line CL is controlled according to the data of the drain signal line DL. It is.
[0346]
In this embodiment, the bias amount instruction signal from the video control circuit TCON to the drain driver DD is input to a bias amount input terminal BIT newly provided in the drain driver DD as shown in FIG. Needless to say, the transfer period of the bias amount data BQD may be provided in the data sent from the video control circuit TCON to the drain driver DD as shown in FIG. Absent.
[0347]
In FIG. 37C, reference symbol DIT indicates an image data input terminal, reference symbol SIT indicates a synchronization signal input terminal, and in FIG. 37D, reference symbols RDA, GDA, and BDA indicate red data, green data, and blue data, respectively. 2 shows the data for use.
[0348]
Embodiment 28 FIG.
FIGS. 38A and 38B are circuit diagrams showing another embodiment around the scanning signal drive circuit V on the side of the gate signal line GL, respectively, and other views around the common electrode drive circuit Cm on the side of the counter voltage signal line CL. 3 is a circuit diagram showing an embodiment of the present invention, and corresponds to FIGS. 3A and 4, respectively.
[0349]
In a structure in which most of the gate signal line GL and the counter voltage signal line CL are in a floating state as in the embodiment shown in FIGS. 3A and 4, the signal lines are used when SW1 and SW5 are not turned on. Since each is independent, the structure is weak against external static electricity. For this reason, disconnection and threshold value change are likely to occur due to static electricity in the manufacturing process. Therefore, in order to realize easy manufacturing, it is necessary to consider the static electricity.
[0350]
In the embodiment shown in FIG. 38, when the signal lines in the liquid crystal display unit AR have a floating structure, by connecting each signal line to a common line with a diode, rapid static electricity diffusion is realized when static electricity enters. The structure is strong against static electricity.
[0351]
That is, in FIG. 38A, when the gate signal line GLn among the gate signal lines GL is taken as an example, the connection between the connection portion of the switch SW1 (n) of the gate signal line GL and the signal line VgOFF is established. It is configured to be connected by a bidirectional diode BSD. In FIG. 38 (b), taking the counter voltage signal line CLn among the counter voltage signal lines CL as an example, the connection of the switch SW5 (n) of the counter voltage signal line CLn and the signal line Vc Between them by a bidirectional diode BSD.
[0352]
With such a configuration, as shown in FIG. 38A, when a high voltage is applied to the gate signal line GL, the high voltage can be quickly released from the gate signal line GL to the signal line VgOFF. become able to. By using a bidirectional diode BSD as an element for connecting the gate signal line GL and the signal line VgOFF, it is possible to cope with any polarity of static electricity. However, it goes without saying that the bidirectional diode BSD may be replaced by a diode of opposite polarity or a diode of one direction.
[0353]
In this embodiment, the signal line VgOFF is used as a signal line for releasing a high voltage. This is for improving the stability. However, needless to say, even for the signal line VgON, a dedicated bus line may be further provided and these wiring layers may be used.
[0354]
Also, as shown in FIG. 38B, even when a high voltage is applied to the counter voltage signal line CL, the high voltage can be quickly released from the counter voltage signal line CL to the signal line Vc. Become. Also in this case, it goes without saying that a dedicated bus line may be provided and this bus line may be used instead of the signal line Vc.
[0355]
FIGS. 39A and 39B are diagrams showing another embodiment in which a floating voltage line FVL is used in place of the dedicated bus line, corresponding to FIGS. 38A and 38B, respectively. It has become.
[0356]
With this configuration, it is possible to suppress the fluctuation of the potential of the floating gate signal line GL or the counter voltage signal line CL and to stabilize the countermeasure simultaneously with the countermeasure against static electricity.
[0357]
In this case, it is preferable that the potential of the floating voltage line FVL on the gate signal line GL side be lower than the potential of the floating voltage line FVL on the counter voltage signal line CL side. This is for maintaining the OFF state of the thin film transistor TFT satisfactorily.
[0358]
FIG. 40 is a circuit diagram showing another embodiment. When a floating voltage line FVL is used as another bus line as shown in FIGS. 39A and 39B, a gate signal line GL side is used. Needless to say, the floating voltage line FVL and the floating voltage line FVL on the counter voltage signal line DL side may be connected to each other by the bidirectional diode BSD.
[0359]
FIG. 41 is a circuit diagram showing another embodiment, in which the floating voltage line FVL on the gate signal line GL side is connected to the GND line GNDL via the bidirectional diode BSD, and the floating voltage line on the counter voltage signal line CL side is connected. The line FVL is also connected to the GND line GNDL via another bidirectional diode BSD. This is because a configuration that is more resistant to static electricity can be realized.
[0360]
Here, the bidirectional diode BSD has an equivalent circuit shown in FIG. That is, the configuration is such that a pair of diodes are connected in parallel while changing their polarities. Such a bidirectional diode BSD may be incorporated in a semiconductor chip constituting a driver, or may be formed on the surface of the transparent substrate SUB1 separately from the driver.
[0361]
In the latter case, for example, it can be configured as shown in FIG. FIG. 42 (b) is a plan view, which is drawn geometrically in correspondence with the equivalent circuit of FIG. 42 (a).
[0362]
In FIG. 42 (a), one diode is formed on the upper side in the figure, and this diode has one end on the left side of the semiconductor layer LTPS (1) in the figure as a cathode and the other end on the right side in the figure as an anode. Then, a gate electrode is formed on the semiconductor layer LTPS (1) between the cathode and the anode via an insulating film, and the gate electrode is connected to the anode. The other diode is formed on the lower side in the figure, and this diode has one end on the left side of the semiconductor layer LTPS (2) in the figure as an anode and one end on the right side in the figure as a cathode. Then, a gate electrode is formed on the semiconductor layer LTPS (2) between the anode and the cathode via an insulating film, and the gate electrode is connected to the cathode.
[0363]
FIG. 42 (c) is a cross-sectional view taken along line cc of FIG. 42 (b), and FIG. 42 (d) is a cross-sectional view taken along line dd of FIG. 42 (b). Here, the insulating film interposed between each of the semiconductor layers LTPS (1) and LTPS (2) and each of the gate electrodes formed thereon uses the first insulating film INS.
[0364]
Since the bidirectional diode BSD is formed in parallel with the thin film transistor TFT in the pixel of the liquid crystal display device, the configuration in the layer structure is similar to the thin film transistor TFT, and the gate electrode is connected to the anode or the cathode of the diode. This is because they only have a difference of whether or not they exist.
[0365]
The bidirectional diode BSD thus configured can be turned ON only when a high voltage is applied by using one potential of the wiring layer as the gate electrode potential as it is. If the wiring layer used as the gate electrode is reversed, the polarity can be reversed.
[0366]
In order to reduce the leakage current during normal operation, it is desirable to form the wiring layer with a gate electrode layer. Since ions are not implanted under the wiring layer at the time of ion implantation for lowering the resistance of the semiconductor layer, a high resistance state is obtained, and current leakage from the vicinity of the through hole to the region where the semiconductor layer ions are implanted can be reduced. is there. When the semiconductor layer is made of amorphous silicon, a high-resistance region can be formed by preventing the gate electrode from extending below the through hole.
[0367]
In addition, any structure can be used as long as it can be formed in various forms and can release the high voltage at the time of high voltage.
[0368]
Embodiment 29 FIG.
As a pixel of a liquid crystal display device, there is known a pixel provided with a pixel electrode and a counter electrode for generating an electric field between the pixel electrode on a liquid crystal side surface of one of the substrates disposed to face each other with the liquid crystal interposed therebetween. I have.
[0369]
The light transmittance of the liquid crystal is controlled by an electric field having a component parallel to the substrate between the pixel electrode and the counter electrode.
[0370]
In each of such pixels, a region in which the direction of the electric field is different in the region is formed, thereby compensating for coloring of an image depending on a viewing angle, which is a so-called multi-domain system. There is known a device in which the behavior of liquid crystal (rotation of liquid crystal molecules) in each region is transmitted from one end of the relatively strong electric field to the other end. This is because the force for rotating the liquid crystal molecules may be weak only by the electric field generated between the pixel electrode and the counter electrode arranged in parallel.
[0371]
However, since the pixel configured in this way transmits the behavior of the liquid crystal from one end of the relatively strong electric field to the other end, the response speed is slow, and it has been found that the improvement is desired.
[0372]
Further, the pixel disclosed in Japanese Patent Application Laid-Open No. 9-105908 has one end on the other end side having one end extending with the same width, and the other end being connected to the other end. It has been pointed out that the direction of the electric field generated therebetween is relatively non-uniform, and a so-called domain region is generated in this portion. As a result, light must be shielded and the so-called aperture ratio of the pixel has been reduced.
[0373]
In the following embodiments following this embodiment, a liquid crystal display device having pixels with improved response speed of liquid crystal is provided.
Further, the present invention provides a liquid crystal display device in which the aperture ratio of a pixel is improved.
[0374]
The outline of a typical one is briefly described as follows.
(1)
The liquid crystal display device according to the present invention has, for example, a first region and a second region divided into pixel regions,
Each region is surrounded by the first and second electrodes to form a region,
The first and second electrodes each have a long first electrode portion and a short second electrode portion,
The first electrode portion and the second electrode portion are connected with an obtuse angle relationship,
A second electrode portion of each of the first electrode and the second electrode is disposed so as to be a side farthest from each other in each region;
The obtuse angle is formed on a different side between the first region and the second region.
[0375]
(2)
For example, on the premise of the configuration (1), the obtuse angles are located on different sides with respect to the initial alignment direction.
[0376]
(3)
For example, it has first and second areas divided into pixel areas,
Each region has first and second electrodes,
In addition, the first and second electrodes extend in parallel and have an auxiliary region in which the main region and the first and second electrodes gradually approach each other,
The auxiliary areas are arranged at both ends of the pixel area, and are arranged so as to gradually approach each other in the opposite direction,
The first region and the second region are formed substantially line-symmetrically.
[0377]
(4)
For example, a pixel region includes a pixel electrode and a counter electrode that generates an electric field between the pixel electrode, and at least two divided regions surrounded by the pixel electrode and the counter electrode.
Each of these divisional regions has a rhombic shape, and these divisional regions are substantially line-symmetric with respect to the liquid crystal initial alignment direction and are formed back to back,
Each of these segmented regions has a first side that is back-to-back with one of the segmented regions, and a second side that intersects the first side at an end on one side of the first side with an opening at an obtuse angle. Is formed by being bordered by one of the pixel electrode and the counter electrode,
A third side parallel to the first side and a fourth side intersecting the third side at an end opposite to the one direction side at an obtuse angle with the third side are the pixels. It is characterized in that it is formed so as to be bordered by the other of the electrode and the counter electrode.
[0378]
(5)
For example, assuming the configuration of (4), the length of each of the first side and the third side of each divided area is set to be larger than the distance between the first side and the third side. It is.
[0379]
(6)
For example, on the premise of the configuration (4), it is assumed that the pixel electrode is supplied with a video signal from a drain signal line via a thin film transistor, and the drain signal line is formed so as to be substantially aligned with the initial liquid crystal alignment direction. It is a feature.
[0380]
(7)
For example, on the premise of the configuration (4), the electrode bordering the first side of each divided region is configured as a common electrode in each divided region.
[0381]
(8)
For example, on the premise of the configuration of (4), a plurality of divisional regions formed back-to-back in line symmetry are formed along the liquid crystal initial alignment direction, and border the first side and the second side of each of these divisional regions. The electrodes are integrally formed, and the electrodes bordering the third side and the fourth side are integrally formed.
[0382]
(9)
For example, assuming the configuration of (4), a pixel electrode is supplied with a video signal from a drain signal line via a thin film transistor, and the drain signal line is formed so as to be substantially aligned with the initial liquid crystal alignment direction. The second side of each of the divided regions is positioned on the video signal line supply side of the drain signal line.
[0383]
(10)
For example, assuming the configuration of (4), a pixel electrode is supplied with a video signal from a drain signal line via a thin film transistor, and the drain signal line is formed so as to be substantially aligned with the initial liquid crystal alignment direction. The fourth side of each segmented region is positioned on the video signal line supply side of the drain signal line.
[0384]
(11)
For example, on the premise of the configuration of (4), it is assumed that the electrodes bordering the first side and the second side of each divided area are pixel electrodes, and the electrodes bordering the third side and the fourth side are counter electrodes. It is a feature.
[0385]
(12)
For example, assuming the configuration of (11), the pixel electrode is supplied with a video signal from a drain signal line via a thin film transistor, and the drain signal line is formed so as to be substantially aligned with the initial liquid crystal alignment direction. The counter electrode is formed so as to cover the drain signal line via an insulating film.
[0386]
(13)
For example, on the premise of the configuration (12), the counter electrode is formed of a light-transmitting conductive layer.
[0387]
Hereinafter, this will be described in more detail with reference to the drawings.
FIG. 43A is a plan view showing another embodiment of the pixel of the liquid crystal display device according to the present invention, and is a diagram schematically showing the pattern and arrangement of the pixel electrode PX and the counter electrode CT.
[0388]
In FIG. 43A, the pixel area includes two areas divided in the x direction in the figure, that is, a first pixel area PAE1 and a second pixel area PAE2.
[0389]
Here, a gate signal line GL (not shown) runs in the x direction and a drain signal line DL (not shown) runs in the y direction. A first pixel area PAE1 and a second pixel area PAE2 are provided. It should be noted that the so-called initial alignment direction in this pixel is substantially matched with the y direction in the figure.
[0390]
Further, each of the first pixel area PAE1 and the second pixel area PAE2 has a rhombus shape elongated in the y direction.
[0391]
The first pixel area PAE1 is defined by the counter electrode CT on the left side and the lower side in the figure, and is defined by the pixel electrode PX on the right side and the upper side in the figure. The second pixel area PAE2 is defined by the pixel electrode PX on the left side and the upper side in the figure, and is defined by the counter electrode CT on the right side and the lower side in the figure.
[0392]
In this embodiment, the pixel electrode PX in the first pixel area PAE1 and the pixel area PX in the second pixel area PAE2 are common in a portion defined by the first pixel area PAE1 and the second pixel area PAE2.
[0393]
As shown in the figure, the first pixel area PAE1 is on the right side and the side of the pixel electrode PX is the first side A, and the upper side is the side of the pixel electrode PX is the second side. B, the angle formed by the first side A and the second side is an obtuse angle (> 90 °). If the side of the counter electrode CT on the left side of the first pixel area PAE1 is the third side C, and the side of the counter electrode CT on the lower side is the fourth side D, the third side C The angle formed by the side C and the fourth side D is an obtuse angle (> 90 °). That is, the first pixel region PAE1 has a diamond-shaped pattern, and two sides forming an angle having one obtuse angle are formed by sides of one electrode, and two sides forming another angle having an obtuse angle. The side is formed by the side of the other electrode.
[0394]
Further, the second pixel region PAE2 has a substantially line-symmetrical back-to-back relationship with the second pixel region PAE2 about the center axis of the pixel electrode PX shared with the pixel electrode PX of the first pixel region PAE1. Thus, the configuration is the same as that of the first pixel area PAE1.
[0395]
In the pixel having the pixel electrode PX and the counter electrode CT having such a pattern, the distribution of the electric field generated between the pixel electrode PX and the counter electrode CT is as shown in FIG. In both the PAE1 and the second pixel region PAE2, an electric field is generated in upper and lower portions thereof, that is, in the acute angle portion except for the obtuse portion of each of the rhombus-shaped corners in the first pixel region PAE1, for example. As the electric field becomes stronger, the direction of the electric field also becomes easier to rotate due to the torsion of the liquid crystal molecules LQM in one direction as shown in FIG. Here, in FIG. 43D, the symbol EAD indicates the initial alignment direction, and the liquid crystal molecules LQM on the left side of the figure are those in the first pixel area PAE1, and the liquid crystal molecules LQM on the right side are those in the second pixel area PAE2. Is shown.
[0396]
Therefore, as shown in FIG. 43 (c), the liquid crystal molecules LQM in the upper and lower portions of the first pixel region PAE1 and the second pixel region PAE2, that is, the regions surrounded by ○, are Driven by a high electric field, the rotational motion due to the torsion in one direction defined in each area is directly followed to other areas (areas at the center of the pixel) other than the respective areas, and high-speed and normal driving of liquid crystal molecules Can be achieved, and the occurrence of smear can be suppressed.
[0397]
The lengths of the first side portion A and the second side portion C in the first pixel region PAE1 and the second pixel region PAE2 are relatively longer than the distance between the respective sides and are arranged in parallel. Therefore, there is an effect that the production becomes easy and the yield is improved.
[0398]
In addition, at the time of the alignment treatment, the extending direction of the electrodes corresponding to the first side A and the second side C is substantially parallel to the initial alignment direction EAD. Is stable, so that the contrast cost is improved.
[0399]
Further, in each of the pixel regions PAE1 and PAE2 configured as described above, the liquid crystal molecules behave normally in any part of those regions, and for example, a part that becomes a so-called domain region can be eliminated. For this reason, in each of these regions, there can be no portion that is shielded from light by another member such as the black matrix BM.
[0400]
In the description of this embodiment, the electrode running in the center of the pixel is configured as the pixel electrode PX, and the electrodes arranged on both sides of the pixel electrode PX are configured as the counter electrode CT. It goes without saying that the counter electrode CT may be configured to be the counter electrode CT and the pixel electrode PX, respectively.
[0401]
Embodiment 30 FIG.
FIG. 44A is a plan view showing one embodiment of the pixel of the liquid crystal display device according to the present invention. 44 (b) is a cross-sectional view taken along line bb of FIG. 44 (a), and FIG. 44 (c) is a cross-sectional view taken along line cc of FIG. 44 (a).
[0402]
In the figure, first, a semiconductor layer PSI made of, for example, a polysilicon layer is formed on the surface of the transparent substrate SUB1 on the liquid crystal side. This semiconductor layer PSI is obtained by, for example, polycrystallizing an amorphous Si film formed by a plasma CVD apparatus using an excimer laser.
[0403]
The semiconductor layer PSI is that of the thin film transistor TFT, and has a pattern formed so as to bypass a gate signal line GL described later twice, for example.
[0404]
Then, on the surface of the transparent substrate SUB1 on which the semiconductor layer PSI is formed as described above, for example, SiO 2 Alternatively, a first insulating film INS made of SiN is formed.
[0405]
The first insulating film INS functions as a gate insulating film of the thin film transistor TFT.
[0406]
On the upper surface of the first insulating film INS, a gate signal line GL extending in the x direction in the figure and juxtaposed in the y direction is formed, and this gate signal line GL is formed in a rectangular shape together with a drain signal line DL described later. Are defined.
[0407]
The gate signal line GL runs so as to cross the semiconductor layer PSI twice, and the portion crossing the semiconductor layer PSI functions as a gate electrode of the thin film transistor TFT.
[0408]
After the formation of the gate signal line GL, an impurity is ion-implanted through the first insulating film INS to make the region of the semiconductor layer PSI other than immediately below the gate signal line GL conductive, thereby forming a thin film transistor. A source region and a drain region of the TFT are formed.
[0409]
A second insulating film GI is formed on the upper surface of the first insulating film INS so as to cover the gate signal line GL, for example, by SiO 2. 2 Alternatively, it is formed of SiN.
[0410]
On the surface of the second insulating film GI, a drain signal line DL extending in the y direction and juxtaposed in the x direction is formed. A part of the drain signal line DL is connected to the semiconductor layer PSI through a through hole TH1 penetrating the second insulating film GI and the first insulating film INS thereunder. A portion of the semiconductor layer PSI connected to the drain signal line DL is a region that becomes one region of the thin film transistor TFT, for example, a drain region.
[0411]
Further, a pixel electrode PX is formed on a surface of the second insulating film GI in a pixel region surrounded by the drain signal line DL and the gate signal line GL. The pixel electrode PX is composed of a band-shaped pattern running substantially in the center of the pixel region in the y direction and branch-shaped patterns extending from the left and right sides of the band-shaped pattern.
[0412]
More specifically, in the pixel electrode PX, one end of the strip-shaped pattern on the thin film transistor TFT side of the pixel region is connected to the third insulating film PAS, the second insulating film GI, and the first insulating film INS thereunder. It is connected to the other region of the thin film transistor TFT, for example, a source region, through a through hole TH2 provided therethrough.
[0413]
In the present embodiment, three branch-like patterns extending from the left and right sides of the band-like pattern extending from the connection portion of the source region to the other end thereof are provided at substantially equal intervals. It forms an obtuse angle (> 90 °) with the band-like pattern.
[0414]
Note that the tip of the branch pattern of the pixel electrode PX formed in the same layer as the drain signal line DL is physically separated so as to avoid electrical connection with the drain signal line DL. .
[0415]
Accordingly, in the pixel region surrounded by the drain signal line DL and the gate signal line GL, six regions defined by the pixel electrode PX are formed. These six regions form the same functionally independent pixel regions in relation to the later-described counter electrode CT. This will be described later.
[0416]
The pixel electrode PX may be made of metal, but in this embodiment, for example, ITO (Indium Tin Oxide), ITZO (Indium Tin Zinc Oxide), IZO (Indium Zinc Oxide), SnO 2 (Tin oxide), In 2 O 3 (Indium oxide) and the like. This is because the so-called aperture ratio is to be improved as much as possible.
[0417]
Further, a third insulating film PAS is formed on the surface of the second insulating film GI so as to cover the drain signal line DL and the pixel electrode PX. The third insulating film PAS is made of, for example, an organic material such as a resin, and serves as a protective film for preventing direct contact of the liquid crystal with the thin film transistor TFT together with the second insulating film GI. The reason why the third insulating film PAS is made of an organic material is to reduce the dielectric constant as a protective film and to planarize the surface.
[0418]
The counter electrode CT is formed on the upper surface of the third insulating film PAS. The counter electrode CT is formed integrally with the counter voltage signal line CL, and the counter voltage signal line CL covers a gate signal line GL (a lower gate signal line GL in the figure) for driving the thin film transistor TFT in the pixel region. Although it is formed, it is formed without covering another gate signal line GL (the upper gate signal line GL in the drawing) formed across the pixel region. This is because the counter voltage signal is supplied to the common voltage signal line CL common to the other pixels arranged in the x direction in the drawing with respect to the pixel shown in the drawing.
[0419]
The counter electrode CT is formed such that the strip pattern of the pixel electrode PX is positioned therebetween, and is overlapped with each of the drain signal lines DL. In this case, the counter electrodes CT superimposed on the drain signal lines DL are arranged so that their central axes are substantially coincident with each other, and the width thereof is formed larger than that of the drain signal lines DL. This is because the electric lines of force from the drain signal line DL are terminated on the counter electrode CT side to avoid termination on the pixel electrode PX side.
[0420]
Here, in this embodiment, the counter electrode CT superimposed on the drain signal line DL on one side and the counter electrode CT superimposed on the drain signal line DL on the other side are formed in a branch shape of the pixel electrode PX. It is configured to be connected to each other at the portion where the pattern is formed.
[0421]
That is, in the pixel region, the counter electrode CT forms a so-called ladder-like pattern, and has six identical functions together with the branch-like pattern of the pixel electrode PX by the connection portion on the branch-like pattern of the pixel electrode PX. It constitutes an independent pixel area.
[0422]
More specifically, the connection portion (connection pattern) between the counter electrode CT superimposed on the drain signal line DL on one side and the counter electrode CT superimposed on the drain signal line DL on the other side is connected to the pixel. It forms a pattern substantially similar to the branch pattern of the electrode PX, and is slightly shifted upward (in the y direction) in the figure without completely overlapping the branch pattern. And the rest are not superimposed.
[0423]
Accordingly, when one divided pixel region is observed, the pixel electrode PX (branched pattern) is formed above the pixel region without overlapping the counter electrode CT (connection pattern). The counter electrode CT (connection pattern) is formed below the region without overlapping the pixel electrode PX (branch pattern). This means that the pixel electrode PX (branched pattern) has a large effect on the upper side of the pixel region, and the counter electrode CT (connection pattern) has a large effect on the lower side.
[0424]
That is, it means that each of the divided pixel regions has the same effect as that of each of the pixel regions shown in FIG.
[0425]
From this, the pixel electrode PX (branched pattern) is superimposed on the divided pixel region adjacent to the counter voltage signal line CL in the pixel region surrounded by the drain signal line DL and the gate signal line GL. Although there is no connection pattern, the connection pattern overlapping the pixel electrode PX (branch pattern) is formed as a pattern as if it was moved in parallel in the (-) y direction. Similarly, the same applies to the divided pixel region on the side opposite to the side close to the counter voltage signal line CL in the pixel region surrounded by the drain signal line DL and the gate signal line GL.
[0426]
In this embodiment, the branch pattern of the pixel electrode PX and the connection pattern of the counter electrode CT are partially overlapped with each other because the capacitor Cstg is formed in the overlapped portion. It is.
[0427]
The counter electrode CT and the counter voltage signal line CL formed integrally may be made of metal, but in this embodiment, for example, ITO (Indium Tin Oxide), ITZO (Indium Tin Zinc Oxide) , IZO (Indium Zinc Oxide), SnO 2 (Tin oxide), In 2 O 3 (Indium oxide) and the like. This is because the so-called aperture ratio is to be improved as much as possible.
[0428]
In this embodiment, for example, a black matrix BM is formed on a liquid crystal side surface of another transparent substrate which is disposed to face the transparent substrate SUB1 with a liquid crystal interposed therebetween. And is formed along the gate signal line GL.
[0429]
The black matrix BM can be formed without covering each of the divided pixel regions. This is because, as described above, the liquid crystal can behave normally in any part of each pixel region, and there is no need to shield a part that is a so-called domain region.
[0430]
Even when the pixel electrode PX and the counter electrode CT that make up each of the divided pixel regions are used as a light-transmitting conductive layer, for example, by using a liquid crystal of a normally white mode, they are shielded from light. It can perform the function of a membrane.
[0431]
Accordingly, the above-described black matrix BM can be configured to cover only the thin-film transistor TFT, so that the thin-film transistor TFT can be deteriorated in characteristics due to light irradiation.
[0432]
Embodiment 31 FIG.
FIG. 45A is a plan view showing another embodiment of the pixel of the liquid crystal display device according to the present invention, and corresponds to FIG. 44A. Further, FIG. 45B is a cross-sectional view taken along line bb of FIG. 45A, and FIG. 45C is a cross-sectional view taken along line cc of FIG. 45A.
[0433]
44A is that the pixel electrode PX and the counter electrode CT (counter voltage signal line CL) are formed in the same layer and formed on the surface of the third insulating film PAS, respectively. It is in.
[0434]
The pixel region surrounded by the drain signal line CL and the gate signal line GL is divided into two regions by the pixel electrode PX. That is, the pixel electrode PX extends in the y direction from one end on the side of the gate signal line GL for driving the thin film transistor TFT, and has an obtuse (> 90 °) width at the other end close to the other gate signal line GL. It is formed so as to gradually become wider.
[0435]
On the other hand, as shown in FIG. 44A, the counter electrode CT extends from the counter voltage signal line CL covering the gate signal line GL driving the thin film transistor TFT along each drain signal line DL. And at the connection between the counter electrode CT and the counter voltage signal line CL, the width thereof is gradually reduced. As a result, the width of the counter electrode CT is gradually increased at an obtuse angle (> 90 °) as approaching the counter voltage signal line CL, and the angle of the obtuse angle is different from that of the pixel electrode PX. It is almost equal to the angle at which the width increases at the end.
[0436]
The one end of the pixel electrode PX is connected to a connection wiring CM formed on the surface of the second insulation film GI through a through hole TH3 penetrating the third insulation film PAS formed thereunder. CM is connected to the source region of the thin film transistor TFT through a through hole TH2 penetrating the second insulating film GI and the first insulating film INS formed thereunder. In this case, the connection wiring CM partially forms an overlapped portion with the counter voltage signal line CL, and the overlapped portion forms the capacitive element Cstg using the third insulating film PAS as a dielectric film. are doing.
[0437]
In the pixel of the liquid crystal display device configured as described above, a pixel region surrounded by the drain signal line DL and the gate signal line GL is divided into two regions by the pixel electrode PX and the counter electrode CT. 43, the strong electric field can be formed in the vicinity of the pixel electrode PX and the counter electrode CT, and the driving force controls the rotation direction of the liquid crystal in the remaining plane. The effect that can be achieved.
[0438]
Embodiment 32 FIG.
FIG. 46A is a plan view showing another embodiment of the pixel of the liquid crystal display device according to the present invention, and corresponds to FIG. 45A. FIG. 46B is a cross-sectional view taken along line bb of FIG. 46A, and FIG. 46C is a cross-sectional view taken along line cc of FIG. 46A.
[0439]
The configuration different from the case of FIG. 45A is in the counter voltage signal line CL, and the counter voltage signal line CL covers the gate signal line GL for driving the pixel, and the counter voltage signal line CL covers the pixel. That is, it is electrically separated from the formed counter electrode CT. The counter electrode CT is electrically connected to a gate signal line GL that drives the pixel and a counter voltage signal line CL that covers another gate signal line GL formed across the pixel. .
[0440]
The electrically separated portion between the counter voltage signal line CL covering the gate signal line GL for driving the pixel and the counter electrode CT of the pixel is covered with the light shielding film BM.
[0441]
With such a configuration, as described in the above-described embodiment, the write voltage can be improved because the counter voltage signal line CL on the gate signal line GL can be in a floating state when the gate signal line GL is written. .
[0442]
Further, as shown in FIG. 46A, a strong electric field can be formed in the vicinity of the pixel electrode PX and the counter electrode CT, and the rotation direction of the liquid crystal in the remaining plane is controlled using the strong electric field as a driving force. be able to. Therefore, it is necessary to further increase the electric field to be generated, and the above-described configuration in which the counter voltage signal line CL on the gate signal line GL can be floated when writing the gate signal line GL is extremely effective.
[0443]
Embodiment 33 FIG.
FIG. 47A is a plan view showing another embodiment of the pixel of the liquid crystal display device according to the present invention, and corresponds to FIG. 44A. FIG. 47B is a cross-sectional view taken along line bb of FIG. 47A, and FIG. 47C is a cross-sectional view taken along line cc of FIG. 47A.
[0444]
44A is different from that of FIG. 44A in that first, the counter electrode CT and the counter voltage signal line CL are formed on the surface of the third insulating film PAS. , ITO (Indium Tin Oxide), ITZO (Indium Tin Zinc Oxide), IZO (Indium Zinc Oxide), SnO 2 (Tin oxide), In 2 O 3 (Indium oxide) and the like.
[0445]
In order to reduce the overall electric resistance of the counter electrode CT and the counter voltage signal line CL, a counter voltage signal line CL ′ made of metal is newly provided, and the counter voltage signal line CL ′ is connected to the counter voltage signal line CL ′. The connection with the line CL is achieved.
[0446]
The counter voltage signal line CL ′ is formed adjacent to a gate signal line GL for driving the pixel and another gate signal line GL formed across the pixel, for example, forming the other gate signal line GL. Are formed at the same time, and are made of the same material as the other gate signal lines GL.
[0447]
The connection between the opposing voltage signal line CL 'and the opposing voltage signal line CL on the third insulating film PAS is made through a through hole TH4 penetrating the third insulating film PAS and the second insulating film GI (FIG. 47 (b) )reference).
[0448]
The counter voltage signal line CL 'and the gate signal line GL adjacent thereto are covered by the counter voltage signal line CL on the third insulating film PAS, and are integrally connected to the counter electrode CT of the pixel. The counter electrode CT of the pixel is electrically separated from the counter voltage signal line CL formed over the gate signal line GL for driving the pixel in the vicinity of the counter voltage signal line CL. ing.
[0449]
For this reason, the light-shielding film BM formed in the vicinity is formed so as to cover at least the electrically separated portion between the counter voltage signal line CL and the counter electrode CT.
[0450]
Further, the region surrounded by the drain signal line DL and the gate signal line GL is divided into six regions by the pixel electrode PX and the counter electrode CT, as in the case of FIG. However, there is a difference in that the outermost pattern formed in each region is upside down as compared with the case of FIG.
[0451]
That is, in the case of FIG. 44A, the pixel electrode PX extending in the y direction has a branch-like pattern so as to have an obtuse angle (> 90 °) from the side of the pixel connected to the thin film transistor TFT to the opposite direction. Accordingly, the connection pattern between the counter electrode CT on one drain signal line DL and the counter electrode CT on the other drain signal line DL also has a configuration similar to the branch pattern.
[0452]
In contrast, in the case of the present embodiment, the pixel electrode PX extending in the y direction has an obtuse angle (> 90 °) from the side of the pixel opposite to the side connected to the thin film transistor TFT toward the direction of the thin film transistor TFT. Thus, the connection pattern between the counter electrode CT on one drain signal line DL and the counter electrode CT on the other drain signal line DL is also similar to the branch pattern. Is what it is.
[0453]
The connection pattern of the counter electrode CT is arranged at a position where the branch pattern of the pixel electrode PX is shifted to the thin film transistor TFT side while leaving a partial overlap region with the branch pattern of the pixel electrode PX. This is because a capacitive element Cstg using the third insulating film PAS as a dielectric film is formed in a part of the overlapping region of the connection pattern of the counter electrode CT and the branch pattern of the pixel electrode PX.
[0454]
The pixel electrode PX may be made of metal or the like. For example, ITO (Indium Tin Oxide), ITZO (Indium Tin Zinc Oxide), IZO (Indium Zinc Oxide), SnO 2 (Tin oxide), In 2 O 3 Needless to say, it may be constituted by a light-transmitting conductive layer such as (indium oxide). This is to improve the so-called pixel aperture ratio as much as possible.
[0455]
Embodiment 34 FIG.
FIG. 48 is a plan view showing another embodiment of the pixel of the liquid crystal display device according to the present invention, and corresponds to FIG. 46 (a).
[0456]
46A is different from the case of FIG. 46A in that a gate signal line GL for driving the pixel and another gate signal line GL arranged with the pixel region interposed therebetween are formed of metal. The counter voltage signal line CL ′ is formed.
[0457]
On the upper surface of the third insulating film PAS above the counter voltage signal line CL ′ and the other gate signal line GL adjacent to the counter voltage signal line CL ′, the counter voltage signal line CL ′ and another gate signal line GL are also covered. Thus, a counter voltage signal line CL formed of a light-transmitting conductive film is formed. The counter voltage signal line CL is formed integrally with the counter electrode CT of the pixel.
[0458]
The configuration in which the pixel region surrounded by the gate signal line GL and the drain signal line DL is divided into two regions by the pixel electrode PX and the counter electrode CT is the same as that in the case of FIG. However, there is a difference in that each of these regions is formed as a pattern in which each region shown in FIG.
[0459]
In other words, the pixel electrode PX extending in the y direction in the figure has a pattern in which the width gradually increases as the pixel electrode PX spreads at an obtuse angle (> 90 °) as approaching the connection portion with the thin film transistor TFT. On the other hand, the counter electrode CT is formed in the peripheral portion except for the central portion of the pixel region. The counter electrode CT formed so as to overlap with each drain signal line DL has an obtuse angle as it approaches the side opposite to the side of the thin film transistor TFT. (> 90 °) and has a pattern whose width gradually increases.
[0460]
In this case, the spread angle of the pixel electrode PX and the spread angle of the counter electrode CT are substantially equal.
[0461]
In the pixel configured as described above, each of the divided regions is formed as a pattern in which the respective regions shown in FIG. 46A are inverted, so that the pixel shown in FIG. It has the same effect as in the case.
[0462]
Embodiment 35 FIG.
FIG. 49 is a plan view showing another embodiment of the pixel of the liquid crystal display device according to the present invention, and corresponds to FIG.
[0463]
A configuration different from the case of FIG. 48 is that a pixel region surrounded by a drain signal line DL and a gate signal line GL is divided into four by a pixel electrode PX and a counter electrode CT.
[0464]
That is, a pixel electrode PX extending in the y direction at the center of the pixel region is arranged, and one end of the pixel electrode PX and the other end opposite to the pixel electrode PX gradually increase in width in the extending direction. And reaches the vicinity of the counter voltage signal line CL. As a result, each end of the pixel electrode PX has a radially expanding shape, and each side of the expanding surface is at an obtuse angle (> 90 °) with respect to the linearly extending portion.
[0465]
On the other hand, each of the counter electrodes CT formed so as to cover each drain signal line DL sandwiching the pixel region has a protruding portion CTp extending toward the pixel electrode PX at a substantially central portion thereof. CTp has a shape in which the width gradually decreases as approaching the pixel electrode PX, and each side of the inclined surface forms an obtuse angle (> 90 °) with the linearly extending portion.
[0466]
Even in the case of such a configuration, each region obtained by dividing the pixel region by the pixel electrode PX and the counter electrode CT is the same as the configuration shown in FIG. 46A, and has the effects described in the description of the configuration. become.
[0467]
Further, by providing two or more of each of the divided regions, the area of each of the regions becomes relatively small, the intensity of the electric field by the pixel electrode PX and the counter electrode CT therein increases, and the response speed is improved. Can be achieved.
[0468]
Embodiment 36 FIG.
FIG. 50 is a plan view showing another embodiment of the pixel of the liquid crystal display device according to the present invention, and corresponds to FIG.
[0469]
The configuration different from the case of FIG. 49 is that a counter voltage signal line CL ′ extending in the x direction in the drawing runs in the center of the pixel region. The counter voltage signal line CL ′ is formed at the same time as, for example, the formation of the gate signal line GL, and at the protruding portion CTp of the counter electrode CT, the third insulating film PAS, It is connected to the counter electrode CT (counter voltage signal line CL) through a through hole TH penetrating through the second insulating film GI and the first insulating film INS.
[0470]
The counter voltage signal line CL ′ is formed of a material having a relatively small electric resistance such as a metal, and is provided to reduce the electric resistance of the counter voltage signal line CL formed integrally with the counter electrode CT. It is.
[0471]
Therefore, the counter electrode CT and the counter voltage signal line CL are, for example, ITO (Indium Tin Oxide), ITZO (Indium Tin Zinc Oxide), IZO (Indium Zinc Oxide), SnO 2 (Tin oxide), In 2 O 3 Needless to say, it may be constituted by a light-transmitting conductive layer such as (indium oxide). This is to improve the so-called pixel aperture ratio as much as possible.
[0472]
Embodiment 37 FIG.
FIG. 51 is a diagram showing another embodiment of the pixel of the liquid crystal display device according to the present invention, and corresponds to FIG. 49.
[0473]
49, the pixel region surrounded by the drain signal line DL and the gate signal line GL is divided into four regions by the pixel electrode PX and the counter electrode CT. Each pattern of the pixel electrode PX and the counter electrode CT is different.
[0474]
That is, the pixel electrode PX extending in the y direction at the center of the pixel region has a protruding portion PXp extending to the side of each counter electrode CT disposed with the pixel electrode PX interposed therebetween at a substantially central portion thereof. The projection PXp has such a shape that its width gradually decreases as approaching each counter electrode CT, and its inclined surface is at an obtuse angle (> 90 °) with respect to the linearly extending portion.
[0475]
On the other hand, the respective counter electrodes CT formed to cover the respective drain signal lines DL sandwiching the pixel region are formed in a radially expanding shape at portions connected to the counter voltage signal lines CL at their respective ends. The spread surface is at an obtuse angle (> 90 °) with respect to the linearly extending portion.
[0476]
Even in the case of such a configuration, each region obtained by dividing the pixel region by the pixel electrode PX and the counter electrode CT is the same as the configuration shown in FIG. 46A, and has the effects described in the description of the configuration. become.
[0477]
Further, by providing two or more of each of the divided regions, the area of each of the regions becomes relatively small, the intensity of the electric field by the pixel electrode PX and the counter electrode CT therein increases, and the response speed is improved. Can be achieved.
[0478]
Embodiment 38 FIG.
FIG. 52 is a view showing another embodiment of the pixel of the liquid crystal display device according to the present invention, and corresponds to FIG.
[0479]
The configuration different from the case of FIG. 50 is that a counter voltage signal line CL ′ extending in the x direction in the drawing runs in the center of the pixel region. The counter voltage signal line CL ′ is formed simultaneously with the formation of the gate signal line GL, for example. In this case, the width is formed slightly below the protrusion PXp below the pixel electrode PX so as not to protrude from the protrusion PXp. This is because the electrical resistance of the counter voltage signal line CL 'is to be reduced as much as possible.
[0480]
The counter voltage signal line CL ′ is connected to the counter voltage signal line CL in a region outside the liquid crystal display unit AR, and is provided to reduce the electric resistance of the counter voltage signal line CL.
[0481]
Therefore, the counter electrode CT and the counter voltage signal line CL are, for example, ITO (Indium Tin Oxide), ITZO (Indium Tin Zinc Oxide), IZO (Indium Zinc Oxide), SnO 2 (Tin oxide), In 2 O 3 Needless to say, it may be constituted by a light-transmitting conductive layer such as (indium oxide). This is to improve the so-called pixel aperture ratio as much as possible.
[0482]
Each of the above embodiments may be used alone or in combination. This is because the effects of the respective embodiments can be achieved independently or in synergy.
[0483]
【The invention's effect】
As is apparent from the above description, according to the liquid crystal display device of the present invention, when a video signal is supplied to the drain signal line, unnecessary power consumption can be significantly reduced. In addition, sufficient countermeasures against static electricity can be obtained.
[Brief description of the drawings]
FIG. 1 is an equivalent circuit diagram showing one embodiment of a liquid crystal display device according to the present invention.
FIG. 2 is a conceptual diagram showing one embodiment of a liquid crystal display device according to the present invention.
FIG. 3 is a specific circuit diagram and an operation diagram showing one embodiment of a switching circuit SW1 shown in FIG. 2;
FIG. 4 is a specific circuit diagram showing one embodiment of a switching circuit SW2 shown in FIG. 2;
FIG. 5 is a specific circuit diagram and an operation diagram showing another embodiment of the switching circuit SW1 shown in FIG. 2;
FIG. 6 is a diagram illustrating another embodiment of the liquid crystal display device according to the present invention, and is a diagram illustrating a driver in which the above-described switching circuit is incorporated in a drive circuit.
FIG. 7 is a diagram showing an arrangement state of the driver.
FIG. 8 is a diagram showing another embodiment of the liquid crystal display device according to the present invention, and is a circuit diagram in which a switching circuit SW2 for switching a counter voltage signal line is incorporated in a switching circuit SW1 on a scanning signal drive circuit side.
FIG. 9 is a timing operation diagram of the circuit shown in FIG. 8;
FIG. 10 is a configuration diagram showing another embodiment of the liquid crystal display device according to the present invention, showing a configuration that can repair a disconnection of a counter voltage signal line.
FIG. 11 is an explanatory view showing another embodiment of the liquid crystal display device according to the present invention, in which video signals having the same polarity are supplied to adjacent drain signal lines.
FIG. 12 is an explanatory diagram showing a disadvantage when video signals having different polarities are supplied to adjacent drain signal lines.
FIG. 13 is an explanatory diagram showing another embodiment of the liquid crystal display device according to the present invention, and is a diagram showing a configuration for simultaneously supplying a counter voltage signal to a plurality of counter voltage signal lines.
FIG. 14 is an explanatory diagram showing another embodiment of the liquid crystal display device according to the present invention, and is a diagram showing an arrangement of drivers on a transparent substrate surface.
FIG. 15 is an explanatory view showing another embodiment of the liquid crystal display device according to the present invention, wherein when a plurality of opposed voltage signal lines are simultaneously supplied with the opposed voltage signal lines, the plurality of opposed voltage signal lines are formed in a loop shape. FIG.
FIG. 16 is an explanatory view showing another embodiment of the liquid crystal display device according to the present invention, in which a plurality of opposing voltage signal lines for simultaneously supplying opposing voltage signals are arranged in a lake shape. It is a figure showing an example.
FIG. 17 is a configuration diagram showing one embodiment of a pixel of a liquid crystal display device according to the present invention.
FIG. 18 is a configuration diagram showing another embodiment of the pixel of the liquid crystal display device according to the present invention.
FIG. 19 is a configuration diagram showing another embodiment of the pixel of the liquid crystal display device according to the present invention.
FIG. 20 is a configuration diagram showing another embodiment of the pixel of the liquid crystal display device according to the present invention.
FIG. 21 is a configuration diagram showing another embodiment of the pixel of the liquid crystal display device according to the present invention.
FIG. 22 is a configuration diagram showing another embodiment of the pixel of the liquid crystal display device according to the present invention.
FIG. 23 is a configuration diagram showing another embodiment of the pixel of the liquid crystal display device according to the present invention.
FIG. 24 is a configuration diagram showing another embodiment of the pixel of the liquid crystal display device according to the present invention.
FIG. 25 is a configuration diagram showing another embodiment of the pixel of the liquid crystal display device according to the present invention.
FIG. 26 is a configuration diagram showing another embodiment of the pixel of the liquid crystal display device according to the present invention.
FIG. 27 is a configuration diagram showing another embodiment of the liquid crystal display device according to the present invention, which is a circuit diagram showing the periphery of a common electrode driving circuit and an explanatory diagram thereof.
FIG. 28 is a block diagram showing another embodiment of the liquid crystal display device according to the present invention, which is a flowchart showing control until an external image signal is output via each driver and an explanatory diagram thereof.
FIG. 29 is a configuration diagram showing another embodiment of the liquid crystal display device according to the present invention, showing an arrangement of each driver and the like.
FIG. 30 is a configuration diagram showing another embodiment of the liquid crystal display device according to the present invention, in which a gate driver and a common driver made of a semiconductor chip are connected by data transfer wiring.
FIG. 31 is a configuration diagram showing another embodiment of the liquid crystal display device according to the present invention, in which a gate driver and a common driver made of a TCP type semiconductor device are connected by data transfer wiring.
FIG. 32 is a configuration diagram showing another embodiment of the liquid crystal display device according to the present invention, and is a diagram showing a specific configuration in a case where a gate driver and a common driver made of a semiconductor chip are connected by data transfer wiring.
FIG. 33 is a configuration diagram showing another embodiment of the liquid crystal display device according to the present invention, showing another specific configuration in a case where a gate driver and a common driver made of a semiconductor chip are connected by data transfer wiring.
FIG. 34 is an explanatory diagram showing another embodiment of the liquid crystal display device according to the present invention, showing a signal waveform when a scanning signal and a counter voltage signal are transmitted from one circuit.
FIG. 35 is a view showing a switching operation of a switch in a case where a scanning signal and a counter voltage signal are transmitted from one circuit in the liquid crystal display device according to the present invention.
FIG. 36 is a view showing another switching operation of the switch when the scanning signal and the counter voltage signal are transmitted from one circuit in the liquid crystal display device according to the present invention.
FIG. 37 is a block diagram showing another embodiment of the liquid crystal display device according to the present invention, which is a flowchart showing control until an external image signal is output via each driver and an explanatory diagram thereof.
FIG. 38 is a block diagram showing another embodiment of the liquid crystal display device according to the present invention, showing that a circuit for countermeasures against static electricity is incorporated.
FIG. 39 is a block diagram showing another embodiment of the liquid crystal display device according to the present invention, showing that a circuit for countermeasures against static electricity is incorporated.
FIG. 40 is a block diagram showing another embodiment of the liquid crystal display device according to the present invention, and shows that a circuit for countermeasures against static electricity is incorporated.
FIG. 41 is a block diagram showing another embodiment of the liquid crystal display device according to the present invention, in which a circuit for countermeasures against static electricity is incorporated.
FIG. 42 is a configuration diagram showing another embodiment of the liquid crystal display device according to the present invention, showing a configuration of a bidirectional diode incorporated in a circuit for countermeasures against static electricity.
FIG. 43 is an explanatory view showing another embodiment of the pixel of the liquid crystal display device according to the present invention, showing the basic conditions thereof.
FIG. 44 is a configuration diagram showing another embodiment of the pixel of the liquid crystal display device according to the present invention.
FIG. 45 is a configuration diagram showing another embodiment of the pixel of the liquid crystal display device according to the present invention.
FIG. 46 is a configuration diagram showing another embodiment of the pixel of the liquid crystal display device according to the present invention.
FIG. 47 is a configuration diagram showing another embodiment of the pixel of the liquid crystal display device according to the present invention.
FIG. 48 is a configuration diagram showing another embodiment of the pixel of the liquid crystal display device according to the present invention.
FIG. 49 is a configuration diagram showing another embodiment of the pixel of the liquid crystal display device according to the present invention.
FIG. 50 is a configuration diagram showing another embodiment of the pixel of the liquid crystal display device according to the present invention.
FIG. 51 is a configuration diagram showing another embodiment of the pixel of the liquid crystal display device according to the present invention.
FIG. 52 is a configuration diagram showing another embodiment of the pixel of the liquid crystal display device according to the present invention.
FIG. 53 is an equivalent circuit diagram illustrating an example of a conventional liquid crystal display device.
[Explanation of symbols]
SUB: transparent substrate, AR: liquid crystal display, GL: gate signal line, DL: drain signal line, CL: counter voltage signal line, V: scanning signal drive circuit, He: video signal drive circuit, Cm: common electrode drive circuit , PX: pixel electrode, CT: counter electrode, Cstg: capacitor, TFT: thin film transistor, SW1, SW2: switching circuit, GD: gate driver, DD: drain driver, CD: common driver, INS: first insulating film, GI ... Second insulating film, PAS: Third insulating film, TH: Through hole, BM: Black matrix, BSD: Bidirectional diode, FVL: Floating voltage line, EAD: Initial alignment direction, PAE: Pixel divided area .

Claims (8)

一の方向に並設された画素列が該一の方向と交差する方向に並設されてマトリクス状に配置された各画素を有し、
各画素列を走査信号で選択し、この選択された各画素列の各画素に映像信号を供給するものであって、
映像信号を供給するドレイン信号線は走査信号を供給するゲート信号線と交差して配置され、
各ゲート信号線は、その駆動回路から走査された信号によってオンするスイッチを介して走査信号が供給され、該信号が次のゲート信号線に走査されて供給される際に、オフ信号によってオフされ、さらに次のゲート信号線に走査信号線が供給される際に、２つ前に走査信号が供給されたゲート信号線をフローティング状態とするように構成され、
かつ、各ゲート信号線は、それがフローティング状態となる部分とダイオードを
介して前記オフ信号が供給される信号線に接続されていることを特徴とする液晶表示装置。Pixel rows arranged in one direction have respective pixels arranged in a matrix and arranged in a direction intersecting with the one direction,
Each pixel row is selected by a scanning signal, and a video signal is supplied to each pixel of the selected pixel row,
A drain signal line for supplying a video signal is arranged to intersect with a gate signal line for supplying a scanning signal,
Each gate signal line is supplied with a scanning signal through a switch that is turned on by a signal scanned from the drive circuit, and is turned off by an off signal when the signal is scanned and supplied to the next gate signal line. And when the scanning signal line is supplied to the next gate signal line, the gate signal line to which the scanning signal was supplied two times before is configured to be in a floating state,
In addition, each gate signal line is connected to a signal line to which the off signal is supplied via a portion where the gate signal line becomes a floating state and a diode. 一の方向に並設された画素列が該一の方向と交差する方向に並設されてマトリクス状に配置された各画素を有し、
各画素列を走査信号で選択し、この選択された各画素列の各画素に映像信号を供給するものであって、
映像信号を供給するドレイン信号線は走査信号を供給するゲート信号線と交差して配置され、
各ゲート信号線は、その駆動回路から走査された信号によってオンするスイッチを介して走査信号が供給され、該信号が次のゲート信号線に走査されて供給される際に、オフ信号によってオフされ、さらに次のゲート信号線に走査信号線が供給される際に、２つ前に走査信号が供給されたゲート信号線をフローティング状態とするように構成され、
かつ、各ゲート信号線は、それがフローティング状態となる部分とダイオードを
介してフローティングされた電圧信号線に接続されていることを特徴とする液晶表示装置。Pixel rows arranged in one direction have respective pixels arranged in a matrix and arranged in a direction intersecting with the one direction,
Each pixel row is selected by a scanning signal, and a video signal is supplied to each pixel of the selected pixel row,
A drain signal line for supplying a video signal is arranged to intersect with a gate signal line for supplying a scanning signal,
Each gate signal line is supplied with a scanning signal through a switch that is turned on by a signal scanned from the drive circuit, and is turned off by an off signal when the signal is scanned and supplied to the next gate signal line. And when the scanning signal line is supplied to the next gate signal line, the gate signal line to which the scanning signal was supplied two times before is configured to be in a floating state,
In addition, each gate signal line is connected to a portion where the gate signal line becomes a floating state and a floating voltage signal line via a diode. 一の方向に並設された画素列が該一の方向と交差する方向に並設されてマトリクス状に配置された各画素を有し、
該画素には画素電極との間に電界を発生せしめる対向電極が備えられているとともに、順次選択される画素列の各画素の対向電極に対向電圧信号を前記選択に応じて供給する対向電圧信号線を備え、
前記画素電極に映像信号を供給するドレイン信号線は前記対向電圧信号線と交差して配置され、
各対向電圧信号線は、その駆動回路から走査された信号によってオンされるスイッチを介して対向電圧信号が供給され、該信号が次の対向電圧信号線に走査されて供給される際に前記次の対向電圧信号線の供給の前に対向電圧信号が供給された対向電圧信号線をフローティング状態とするように構成され、
かつ、各対向電圧信号線は、それがフローティング状態となる部分とダイオードを介して前記対向電圧信号が供給される信号線に接続されていることを特徴とする液晶表示装置。Pixel rows arranged in one direction have respective pixels arranged in a matrix and arranged in a direction intersecting with the one direction,
The pixel is provided with a counter electrode for generating an electric field between the pixel electrode and a counter voltage signal for supplying a counter voltage signal to the counter electrode of each pixel of the pixel column sequentially selected in accordance with the selection. Equipped with lines,
A drain signal line for supplying a video signal to the pixel electrode is disposed to intersect the counter voltage signal line,
Each counter voltage signal line is supplied with a counter voltage signal via a switch which is turned on by a signal scanned from the drive circuit, and when the signal is scanned and supplied to the next counter voltage signal line, The opposing voltage signal line to which the opposing voltage signal is supplied before the supply of the opposing voltage signal line is set to a floating state,
In addition, each of the counter voltage signal lines is connected to a signal line to which the counter voltage signal is supplied via a portion where the counter voltage signal line becomes a floating state and a diode. 一の方向に並設された画素列が該一の方向と交差する方向に並設されてマトリクス状に配置された各画素を有し、
該画素には画素電極との間に電界を発生せしめる対向電極が備えられているとともに、順次選択される画素列の各画素の対向電極に対向電圧信号を前記選択に応じて供給する対向電圧信号線を備え、
前記画素電極に映像信号を供給するドレイン信号線は前記対向電圧信号線と交差して配置され、
各対向電圧信号線は、その駆動回路から走査された信号によってオンされるスイッチを介して対向電圧信号が供給され、該信号が次の対向電圧信号線に走査されて供給される際に前記次の対向電圧信号線の供給の前に対向電圧信号が供給された対向電圧信号線をフローティング状態とするように構成され、
かつ、各対向電圧信号線は、それがフローティング状態となる部分とダイオードを介してフローティングされた電圧信号線に接続されていることを特徴とする液晶表示装置。Pixel rows arranged in one direction have respective pixels arranged in a matrix and arranged in a direction intersecting with the one direction,
The pixel is provided with a counter electrode for generating an electric field between the pixel electrode and a counter voltage signal for supplying a counter voltage signal to the counter electrode of each pixel of the pixel column sequentially selected in accordance with the selection. Equipped with lines,
A drain signal line for supplying a video signal to the pixel electrode is disposed to intersect the counter voltage signal line,
Each counter voltage signal line is supplied with a counter voltage signal via a switch which is turned on by a signal scanned from the drive circuit, and when the signal is scanned and supplied to the next counter voltage signal line, The opposing voltage signal line to which the opposing voltage signal is supplied before the supply of the opposing voltage signal line is set to a floating state,
In addition, each of the opposing voltage signal lines is connected to the floating voltage signal line via a portion where the counter voltage signal line becomes a floating state and a diode. 一の方向に並設された画素列が該一の方向と交差する方向に並設されてマトリクス状に配置された各画素を有し、
各画素列を走査信号で選択し、この選択された各画素列の各画素に映像信号とこの映像信号に対して基準となる基準信号を供給するものであって、
映像信号を供給するドレイン信号線は走査信号を供給するゲート信号線および基準信号線を供給する対向電圧信号線と交差して配置され、
前記基準信号は選択された画素列毎に供給されるとともに、該選択された画素列以外の他の画素列におけるゲート信号線の大部分と対向電圧信号線はそれぞれフローティング状態になるように構成され、
かつ、各ゲート信号線はそれがフローティングされる部分と第１のダイオードを介してフローティングされた第１の電圧信号線と接続され、各対向電圧信号線はそれがフローティングされる部分と第２のダイオードを介してフローティングされた第２電圧信号線と接続され、
第１の電圧信号線と第２の電圧信号線は第３のダイオードを介して接続されていることを特徴とする液晶表示装置。Pixel rows arranged in one direction have respective pixels arranged in a matrix and arranged in a direction intersecting with the one direction,
Each pixel column is selected by a scanning signal, and a video signal and a reference signal serving as a reference for the video signal are supplied to each pixel of the selected pixel column,
A drain signal line for supplying a video signal is disposed to intersect with a counter voltage signal line for supplying a gate signal line for supplying a scanning signal and a reference signal line,
The reference signal is supplied for each selected pixel column, and most of the gate signal lines and the counter voltage signal lines in the other pixel columns other than the selected pixel column are configured to be in a floating state. ,
Each gate signal line is connected to a floating portion and a first voltage signal line via a first diode, and each counter voltage signal line is connected to a floating portion and a second voltage signal line via a first diode. Connected to the floating second voltage signal line via a diode,
A liquid crystal display device, wherein the first voltage signal line and the second voltage signal line are connected via a third diode. 一の方向に並設された画素列が該一の方向と交差する方向に並設されてマトリクス状に配置された各画素を有し、
各画素列を走査信号で選択し、この選択された各画素列の各画素に映像信号とこの映像信号に対して基準となる基準信号を供給するものであって、
映像信号を供給するドレイン信号線は走査信号を供給するゲート信号線および基準信号線を供給する対向電圧信号線と交差して配置され、
前記基準信号は選択された画素列毎に供給されるとともに、該選択された画素列以外の他の画素列におけるゲート信号線の大部分と対向電圧信号線はそれぞれフローティング状態になるように構成され、
かつ、各ゲート信号線はそれがフローティングされる部分と第１のダイオードを介してフローティングされた第１の電圧信号線と接続され、各対向電圧信号線はそれがフローティングされる部分と第２のダイオードを介してフローティングされた第２電圧信号線と接続され、
第１の電圧信号線と第２の電圧信号線はそれぞれ第３のダイオード第４のダイオードを介して接地された信号線に接続されていることを特徴とする液晶表示装置。Pixel rows arranged in one direction have respective pixels arranged in a matrix and arranged in a direction intersecting with the one direction,
Each pixel column is selected by a scanning signal, and a video signal and a reference signal serving as a reference for the video signal are supplied to each pixel of the selected pixel column,
A drain signal line for supplying a video signal is disposed to intersect with a counter voltage signal line for supplying a gate signal line for supplying a scanning signal and a reference signal line,
The reference signal is supplied for each selected pixel column, and most of the gate signal lines and the counter voltage signal lines in the other pixel columns other than the selected pixel column are configured to be in a floating state. ,
Each gate signal line is connected to a floating portion and a first voltage signal line via a first diode, and each counter voltage signal line is connected to a floating portion and a second voltage signal line via a first diode. Connected to the floating second voltage signal line via a diode,
A liquid crystal display device, wherein the first voltage signal line and the second voltage signal line are connected to grounded signal lines via a third diode and a fourth diode, respectively. 前記ダイオードは双方向性ダイオードであることを特徴とする請求項１から６の何れかに記載の液晶表示装置。7. The liquid crystal display device according to claim 1, wherein the diode is a bidirectional diode. 前記双方向性ダイオードはその半導体層がポリシリコンからなり、ゲート信号線および対向電圧信号線が形成された基板上に形成されていることを特徴とする請求項７に記載の液晶表示装置。8. The liquid crystal display device according to claim 7, wherein the bidirectional diode has a semiconductor layer made of polysilicon and is formed on a substrate on which a gate signal line and a counter voltage signal line are formed.
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