JP2007034473A - Data processing method in simd type microprocessor - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To reduce the number of instruction execution cycles for effectively using a universal register which can be divided into a plurality of pieces, and performing image processing in an SIMD type microprocessor. <P>SOLUTION: As to an SIMD type microprocessor including an arithmetic logical arithmetic unit and a register for storing the arithmetic result, and having a plurality of processor elements for performing processing in a status that the register is divided, this data processing method is characterized to set data by the division units of the register based on the arrangement of processor elements and the division of the register. <P>COPYRIGHT: (C)2007,JPO&INPIT

Description

本発明は、ＳＩＭＤ型マイクロプロセッサに関し、特に、プロセッサエレメント内で演算結果を保持するレジスタを分割して使用する構造を備えるＳＩＭＤ型プロセッサエレメントに関する。   The present invention relates to a SIMD type microprocessor, and more particularly to a SIMD type processor element having a structure in which a register for holding an operation result is divided and used in the processor element.

近年、デジタル複写機やファクシミリ装置等の画像処理では、画素数の増加、画像処理の多様化などにより画質の向上が図られている。これらの画像処理では複数の画像データに対して同じ処理をすることが多い。そこで高速性を高めるために、１命令で複数のデータを同時処理するＳＩＭＤ（Ｓｉｎｇｌｅ Ｉｎｓｔｒｕｃｔｉｏｎ−ｓｔｒｅａｍ Ｍｕｌｔｉｐｌｅ Ｄａｔａ−ｓｔｒｅａｍ）型のマイクロプロセッサが用いられることが多い。   In recent years, in image processing such as digital copying machines and facsimile machines, image quality has been improved by increasing the number of pixels and diversifying image processing. In these image processing, the same processing is often performed on a plurality of image data. Therefore, in order to improve the high speed, a SIMD (Single Instruction-stream Multiple Data-stream) type microprocessor that simultaneously processes a plurality of data with one instruction is often used.

ＳＩＭＤ型マイクロプロセッサは、算術論理演算器（ＡＬＵ）と演算レジスタを備えたプロセッサエレメントと呼ばれるブロックを持つが、複数のデータを一度に処理するためにプロセッサエレメントを複数個装備している。また、プロセッサエレメントには算術論理演算器に利用する汎用レジスタが装備されており、該算術論理演算器は、汎用レジスタのデータと演算レジスタのデータとの演算、又は、汎用レジスタのデータと命令コード中に記述された数値データとの演算等を行う。   The SIMD type microprocessor has a block called a processor element having an arithmetic logic unit (ALU) and an arithmetic register, but has a plurality of processor elements for processing a plurality of data at a time. In addition, the processor element is equipped with a general-purpose register used for an arithmetic logic unit, and the arithmetic logic unit operates between the data of the general-purpose register and the data of the arithmetic register, or the data of the general-purpose register and the instruction code. Performs calculations with numerical data described in it.

ＳＩＭＤ型マイクロプロセッサは、１クロックサイクルで１命令を処理するから、１命令でプロセッサエレメントの個数分のデータを一度に処理することができる。ＳＩＭＤ型マイクロプロセッサの性能を表すには、動作周波数やプロセッサエレメントの個数、即ち１命令で処理できるデータの数などが重要であるが、一方で命令サイクル数も重要となる。つまり、同じ画像処理を行うのに必要な命令サイクルが少ないほうが性能がよいとされる。ただし、１命令で複雑な処理を行うとすれば、複雑な処理を行うための回路が必要となりコストが増加する。   Since the SIMD type microprocessor processes one instruction in one clock cycle, it can process data for the number of processor elements at one time with one instruction. In order to express the performance of the SIMD type microprocessor, the operating frequency and the number of processor elements, that is, the number of data that can be processed by one instruction, are important. On the other hand, the number of instruction cycles is also important. That is, the performance is better when the number of instruction cycles required to perform the same image processing is smaller. However, if complex processing is performed with one instruction, a circuit for performing complex processing is required, which increases costs.

ところで、１つのプロセッサエレメントで扱えるデータビットサイズを増やし、そのビットサイズを均等分割して一つのプロセッサエレメントで扱えるデータ数を増やしているＳＩＭＤ型マイクロプロセッサもある。このタイプのＳＩＭＤ型マイクロプロセッサでは、処理対象のデータのビットサイズが大きくても小さくても、扱うことができるというメリットがある。   Some SIMD type microprocessors increase the data bit size that can be handled by one processor element and increase the number of data that can be handled by one processor element by equally dividing the bit size. This type of SIMD microprocessor has the advantage that it can be handled regardless of whether the bit size of the data to be processed is large or small.

例えば、１つのプロセッサエレメントで扱えるデータビットサイズを６４ビット、プロセッサエレメントの個数を２５６個とした場合、１サイクルで同時に処理できるデータ数は、データサイズが６４ビットの場合は２５６データ、データサイズが３２ビットの場合は２分割できるため２５６×２＝５１２データ、データサイズが１６ビットに至っては４分割できるため２５６×４＝１０２４データである。   For example, if the data bit size that can be handled by one processor element is 64 bits and the number of processor elements is 256, the number of data that can be processed simultaneously in one cycle is 256 data when the data size is 64 bits. In the case of 32 bits, since it can be divided into two, 256 × 2 = 512 data, and when the data size reaches 16 bits, it can be divided into four, so that 256 × 4 = 1024 data.

上記のような分割のないＳＩＭＤ型マイクロプロセッサにおいてプロセッサエレメント（ＰＥ）に順に番号（ＰＥ番号）が付されているのと同様に、上記のように一つのプロセッサエレメントで扱えるデータ数を増やしているＳＩＭＤ型マイクロプロセッサにおいても、分割された個別データ単位に番号が順に付されることが、データ処理上望ましいことがある。例えば、プロセッサ設計段階におけるシミュレーションや、ＩＣ化されたときの選別におけるテストを行う場合である。   In the SIMD type microprocessor without division as described above, the number of data that can be handled by one processor element is increased as described above, in the same way that processor elements (PE) are numbered sequentially (PE number). Also in the SIMD type microprocessor, it may be desirable in terms of data processing that numbers are sequentially assigned to the divided individual data units. For example, it is a case where a simulation in a processor design stage or a test in selection when an IC is made.

しかし、プロセッサエレメントにおける汎用レジスタの分割に合わせて、ＰＥ番号を分割された個別データ単位に対応させて設定するという構成を実現する発明は為されていない。   However, no invention has been made to realize a configuration in which the PE number is set in correspondence with the divided individual data unit in accordance with the division of the general-purpose register in the processor element.

特許文献１の発明は、オペランドに指定したデータをレジスタ上に複数格納し、その複数データを一括して演算するとき、比較結果をフラグに残し高速に演算することを特徴とするプロセッサに関するが、レジスタにプロセッサエレメント毎で異なる値を入力する構成とはなっていない。特許文献２の発明は、プロセッサエレメントごとに固有の値とプロセッサエレメント共有の命令によって演算を行うＳＩＭＤ型並列装置に関するが、分割レジスタについての記述はなく、単体レジスタについての記載のみである。特許文献３の発明は、ＳＩＭＤ型マイクロプロセッサにおいてプロセッサエレメント毎に固有の値を入力できるようにし、各プロセッサエレメントに演算結果により以降の演算に条件を加える、条件フラグを作成する。更に特許文献４の発明は、グローバルプロセッサから各ＰＥに値を同時または条件をつけて設定することを目的とするものである。
特開２００１−２６５５９２公報 特開２００２−９１９２９公報 特開２００２−１０８８３２公報 特開２００１−２０２３５１公報 The invention of Patent Document 1 relates to a processor characterized by storing a plurality of data designated as operands on a register and performing a high-speed operation while leaving a comparison result in a flag when the plurality of data are calculated at once. The register is not configured to input different values for each processor element. The invention of Patent Document 2 relates to a SIMD type parallel device that performs an operation using a unique value for each processor element and an instruction shared by the processor element. However, there is no description of a division register, and only a description of a single register. The invention of Patent Document 3 makes it possible to input a unique value for each processor element in a SIMD type microprocessor, and creates a condition flag that adds a condition to the subsequent calculation depending on the calculation result for each processor element. Further, the invention of Patent Document 4 is intended to set a value from the global processor to each PE simultaneously or with a condition.
JP 2001-265592 A JP 2002-91929 A JP 2002-108832 A JP 2001-202351 A

本発明は、前述の汎用レジスタを複数分割し得るプロセッサエレメントを有するＳＩＭＤ型マイクロプロセッサおいて、複数分割される汎用レジスタを実効的に利用するデータ設定方法と、そのようなデータ設定を実現する手段を開発し、このことにより画像データ処理を行う命令実行サイクル数を減らすようにすることを目的としている。   The present invention provides a data setting method for effectively using a plurality of divided general purpose registers and means for realizing such data setting in a SIMD type microprocessor having a processor element capable of dividing a plurality of the general purpose registers. The purpose of this is to reduce the number of instruction execution cycles for image data processing.

本発明は、上記の目的を達成するためになされたものである。本発明に係る請求項１に記載のデータ処理方法は、
算術論理演算器と演算結果を保持するレジスタを含み前記レジスタが分割された状態で処理を行い得るプロセッサエレメントを、複数持つＳＩＭＤ型マイクロプロセッサにおいて、
プロセッサエレメントの配置、及びレジスタの分割に基づいて、レジスタの分割単位にデータを設定することを特徴とするデータ処理方法である。 The present invention has been made to achieve the above object. The data processing method according to claim 1 according to the present invention includes:
In a SIMD type microprocessor having a plurality of processor elements including an arithmetic logic unit and a register for holding an operation result and capable of performing processing in a state where the register is divided,
A data processing method characterized in that data is set in a register division unit based on an arrangement of processor elements and register division.

本発明に係る請求項２に記載のデータ処理方法は、
算術論理演算器と演算結果を保持するレジスタを含み前記レジスタが分割された状態で処理を行い得るプロセッサエレメントを、複数持つＳＩＭＤ型マイクロプロセッサにおいて、
プロセッサエレメント間では異なるが、各プロセッサエレメント内のレジスタの分割単位間では同じデータを設定することを特徴とするデータ処理方法である。 The data processing method according to claim 2 according to the present invention includes:
In a SIMD type microprocessor having a plurality of processor elements including an arithmetic logic unit and a register for holding an operation result and capable of performing processing in a state where the register is divided,
The data processing method is characterized in that the same data is set between the division units of the registers in each processor element, although it differs among the processor elements.

本発明に係る請求項３に記載のデータ処理方法は、
算術論理演算器と演算結果を保持するレジスタを含み前記レジスタが分割された状態で処理を行い得るプロセッサエレメントを、複数持つＳＩＭＤ型マイクロプロセッサにおいて、
レジスタの分割数をｉとし、各プロセッサエレメントには異なる番号ｎを付すとして、
プロセッサエレメントにおけるレジスタの分割単位の、上位ビット位置にあるものから、データとして（ｎ×ｉ）、（ｎ×ｉ＋１）・・・（ｎ×ｉ＋（ｉ−１））を設定することを特徴とするデータ処理方法である。 According to a third aspect of the present invention, there is provided a data processing method comprising:
In a SIMD type microprocessor having a plurality of processor elements including an arithmetic logic unit and a register for holding an operation result and capable of performing processing in a state where the register is divided,
The number of register divisions is i, and each processor element is given a different number n.
(N × i), (n × i + 1)... (N × i + (i−1)) are set as data from the register at the upper bit position of the register division unit in the processor element. Is a data processing method.

本発明に係る請求項４に記載のデータ処理方法は、
算術論理演算器と演算結果を保持するレジスタを含み前記レジスタが分割された状態で処理を行い得るプロセッサエレメントを、複数持つＳＩＭＤ型マイクロプロセッサにおいて、
レジスタの分割数をｉ、プロセッサエレメントの配置数をｍａｘとし、各プロセッサエレメントには異なる番号ｎを付すとして、
プロセッサエレメントにおけるレジスタの分割単位の、上位ビット位置にあるものから、データとして（ｎ）、（ｎ＋ｍａｘ）・・・（ｎ＋ｍａｘ×（ｉ−１））を設定することを特徴とするデータ処理方法である。 The data processing method according to claim 4 according to the present invention includes:
In a SIMD type microprocessor having a plurality of processor elements including an arithmetic logic unit and a register for holding an operation result and capable of performing processing in a state where the register is divided,
The number of register divisions is i, the number of processor elements arranged is max, and each processor element is given a different number n.
(N), (n + max)... (N + max × (i−1)) are set as data from the register in the higher order bit position of the register in the processor element. is there.

本発明に係る請求項５に記載のデータ処理方法は、
各プロセッサエレメントには異なる番号ＰＥｎを付すとして、
レジスタを分割しない状態で処理を行う場合には、各プロセッサエレメントに含まれるレジスタにはデータとして（ｎ）を設定することを特徴とする請求項１に記載のデータ処理方法である。 The data processing method according to claim 5 according to the present invention comprises:
Each processor element is given a different number PEn,
2. The data processing method according to claim 1, wherein when processing is performed without dividing the register, (n) is set as data in the register included in each processor element.

本発明を利用すれば、ＳＩＭＤ型マイクロプロセッサにおいて複数分割され得る汎用レジスタを実効的に利用でき、このことにより画像データ処理を行う命令実行サイクル数を減らすようにすることができる。   If the present invention is used, a general-purpose register that can be divided into a plurality of parts in the SIMD type microprocessor can be effectively used, thereby reducing the number of instruction execution cycles for performing image data processing.

以下、図面を参照して本発明に係るＳＩＭＤ型マイクロプロセッサ、及び該ＳＩＭＤ型マイクロプロセッサにおけるデータ処理方法を説明する。   Hereinafter, a SIMD type microprocessor according to the present invention and a data processing method in the SIMD type microprocessor will be described with reference to the drawings.

図１は、本発明を含む一般的なＳＩＭＤ型マイクロプロセッサ２の概略の構成を示すブロック図である。ＳＩＭＤ型マイクロプロセッサ２は、主としてプロセッサ２全体を制御するＣＩＳＣ型のグローバルプロセッサ（以下、ＧＰと言う。）４と、主として外部入出力装置からデータを入力しデータ処理を行い外部入出力装置にデータを出力するプロセッサエレメント３とから構成される。プロセッサエレメント３は、複数のデータを同時に処理するために複数用意されている。図１では、１個のＧＰ４と、（例えば）２５６個のプロセッサエレメント３とにより、ＳＩＭＤ型マイクロプロセッサ２が構成されている。   FIG. 1 is a block diagram showing a schematic configuration of a general SIMD type microprocessor 2 including the present invention. The SIMD type microprocessor 2 is mainly a CISC type global processor (hereinafter referred to as GP) 4 that controls the entire processor 2 and mainly inputs data from an external input / output device, performs data processing, and sends data to the external input / output device. And a processor element 3 for outputting. A plurality of processor elements 3 are prepared for simultaneously processing a plurality of data. In FIG. 1, a SIMD type microprocessor 2 is constituted by one GP 4 and (for example) 256 processor elements 3.

《第１の実施形態》
図２は、本発明の第１の実施形態に係るＳＩＭＤ型マイクロプロセッサ２の構成を示すブロック図である。ＧＰ４は、プログラムに記述された命令に従ってＳＣＵ（シーケンシャル・コントロール・ユニット；Ｓｅｑｕｅｎｔｉａｌ Ｃｏｎｔｒｏｌ Ｕｎｉｔ）３６でデコードされた制御信号を各プロセッサエレメント３に送って、プロセッサエレメント３の制御を行う。ＧＰ４は、算術論理演算装置（ＡＬＵ）（図示せず。）も保持している。ＧＰ４はＡＬＵの演算結果などを汎用レジスタ（Ｇレジスタ）３４に保持する。更にＧＰ４は汎用レジスタ（Ｇレジスタ）３４から一度に全プロセッサエレメント３にデータを転送する経路（ＧＡバス）３０も有する。 << First Embodiment >>
FIG. 2 is a block diagram showing a configuration of the SIMD type microprocessor 2 according to the first embodiment of the present invention. The GP 4 controls each processor element 3 by sending a control signal decoded by an SCU (Sequential Control Unit) 36 to each processor element 3 in accordance with an instruction described in the program. GP4 also holds an arithmetic logic unit (ALU) (not shown). The GP 4 holds the operation result of the ALU in the general-purpose register (G register) 34. The GP 4 also has a path (GA bus) 30 for transferring data from the general-purpose register (G register) 34 to all the processor elements 3 at a time.

プロセッサエレメント３は、（例えば）Ｒ０〜Ｒ３１までの３２本の汎用レジスタ１０と、汎用レジスタ１０からのデータをシフト処理若しくはデータ拡張処理するシフタ１２と、算術論理演算装置（ＡＬＵ）２０と、算術論理演算装置２０への２つの入力データを一旦保持する第１の記憶手段１６及び第２の記憶手段１８と、シフタ１２や算術論理演算装置２０の演算結果を保持する演算レジスタ（Ａレジスタ）２４と、演算結果により設定されるフラグデータを保持するＰＰレジスタ２２と、算術論理演算装置２０の結果をＡレジスタ２４に格納するか否かを制御する条件フラグを複数ビット持つＴレジスタ２６とから構成される。   The processor element 3 includes (for example) 32 general-purpose registers 10 from R0 to R31, a shifter 12 that shifts or extends data from the general-purpose register 10, an arithmetic logic unit (ALU) 20, an arithmetic unit First storage means 16 and second storage means 18 that temporarily hold two input data to the logical operation device 20, and an operation register (A register) 24 that holds the operation results of the shifter 12 and the arithmetic logic operation device 20. And a PP register 22 for holding flag data set according to the operation result, and a T register 26 having a plurality of bits for a condition flag for controlling whether or not the result of the arithmetic logic unit 20 is stored in the A register 24. Is done.

第１の記憶手段１６には、ＧＰ４のＳＣＵ３６で命令コードから抜き出された即値データを転送することも可能である。第１の記憶手段１６への即値データの転送はＩＭＭとして示されている。即値は命令コードに１種類しか含まれないため、通常全プロセッサエレメントのＩＭＭは、同じデータである。   It is also possible to transfer the immediate data extracted from the instruction code by the SCU 36 of GP4 to the first storage means 16. The transfer of immediate data to the first storage means 16 is indicated as IMM. Since only one type of immediate value is included in the instruction code, the IMM of all the processor elements is usually the same data.

図２に示す本発明の第１の実施形態に係るＳＩＭＤ型マイクロプロセッサ２では、プロセッサエレメントの数は２５６とし、特に指定のないレジスタのサイズは３２ビットとする。また、レジスタのサイズの３２ビットに対してレジスタの分割数は２とする。３２本の汎用レジスタ１０は、図示していないが、外部装置（例えば、画像データの格納されたメモリ）と接続している。２５６個のプロセッサエレメントにおける同一番号の汎用レジスタは、水平ラインの画像データを一度に保持したりする。   In the SIMD type microprocessor 2 according to the first embodiment of the present invention shown in FIG. 2, the number of processor elements is 256, and the register size not particularly specified is 32 bits. The number of register divisions is 2 for the register size of 32 bits. Although not shown, the 32 general-purpose registers 10 are connected to an external device (for example, a memory storing image data). The general-purpose registers having the same number in the 256 processor elements hold the image data of the horizontal line at a time.

更に、図２に示す本発明の第１の実施形態に係るＳＩＭＤ型マイクロプロセッサ２のプロセッサエレメント３には、ＰＥ番号を保持しているブロック（ＰＥ番号保持ブロック）２８を設けてある。前述のように、ＰＥ番号は、配列されるプロセッサエレメントに順に付される番号である。   Further, the processor element 3 of the SIMD type microprocessor 2 according to the first embodiment of the present invention shown in FIG. 2 is provided with a block (PE number holding block) 28 holding a PE number. As described above, the PE number is a number assigned to the arranged processor elements in order.

例えば、２５６個のプロセッサエレメント３が装備され汎用レジスタ１０が２分割され得る場合は、“分割される個別データ単位に付すべき番号”として０〜５１１（＝２９−１）まで必要になる。即ち、９ビットが必要となるため、“分割される個別データ単位に付すべき番号”をＡレジスタ２４のビット０〜８にロードする構成とする。また、同じく９ビットの“分割される個別データ単位に付すべき番号”をビット１６〜２４にロードする構成とする。 For example, when 256 processor elements 3 are installed and the general-purpose register 10 can be divided into two, 0 to 511 (= 2 9 −1) are required as “numbers to be assigned to individual data units to be divided”. That is, since 9 bits are required, the “number to be assigned to each divided data unit” is loaded into bits 0 to 8 of the A register 24. Similarly, a 9-bit “number to be assigned to each individual data unit to be divided” is loaded into bits 16 to 24.

なお以下では、“分割される個別データ単位に付すべき番号”を、「拡張ＰＥ番号」と称することとする。   Hereinafter, the “number to be assigned to each individual data unit to be divided” will be referred to as an “extended PE number”.

次に、本発明の第１の実施形態に係るＳＩＭＤ型マイクロプロセッサ２によるデータ処理方法を説明する。まず、ＰＥ番号保持ブロック２８から、ＰＥ番号がＡレジスタ２４にロードされる。なお、上述のように、２５６個のプロセッサエレメント３が装備され汎用レジスタ１０が２分割され得る場合は、拡張ＰＥ番号として０〜５１１（＝２９−１）まで必要になる。 Next, a data processing method by the SIMD type microprocessor 2 according to the first embodiment of the present invention will be described. First, the PE number is loaded into the A register 24 from the PE number holding block 28. As described above, when 256 processor elements 3 are installed and the general-purpose register 10 can be divided into two, 0 to 511 (= 2 9 −1) are required as extended PE numbers.

まず、ＰＥ番号をＡレジスタ２４のビット０〜８とビット１６〜２４にロードする。Ａレジスタ２４にロードされた後、Ａレジスタ２４のデータ、若しくは、命令に記述される即値データたるＩＭＭが、第１の記憶手段１６に保持され、Ａレジスタ２４のデータにつきシフタ１２を経由させたものが、第２の記憶手段１８に保持される。第１の記憶手段１６のデータと第２の記憶手段１８のデータがＡＬＵ２０にて演算され、その結果が再度Ａレジスタ２４に設定される。こうすることでＡレジスタ２４の上位１６ビットと下位１６ビットとにおいて、ＰＥ番号から作られるデータ（ここでは、拡張ＰＥ番号）を一度に設定することができる。上記のデータ処理方法は、ＡＬＵ２０を１回しか伝播しないため、クロックサイクルは１サイクルでしかない。   First, the PE number is loaded into bits 0 to 8 and bits 16 to 24 of the A register 24. After being loaded into the A register 24, the data in the A register 24 or the IMM as immediate data described in the instruction is held in the first storage means 16, and the data in the A register 24 is passed through the shifter 12. Things are held in the second storage means 18. The data in the first storage means 16 and the data in the second storage means 18 are calculated by the ALU 20 and the result is set in the A register 24 again. In this way, the data (here, the extended PE number) created from the PE number can be set at a time in the upper 16 bits and the lower 16 bits of the A register 24. Since the above data processing method propagates through the ALU 20 only once, the clock cycle is only one cycle.

《第２の実施形態》
本発明の第２の実施形態に係るＳＩＭＤ型マイクロプロセッサ２におけるデータ処理方法を説明する。第２の実施形態に係るデータ処理方法も、図１及び図２に構成を示すＳＩＭＤ型マイクロプロセッサ２を利用して行うものである。 << Second Embodiment >>
A data processing method in the SIMD type microprocessor 2 according to the second embodiment of the present invention will be described. The data processing method according to the second embodiment is also performed using the SIMD type microprocessor 2 having the configuration shown in FIGS.

まず、プロセッサエレメント３毎に異なる番号ｎ（ｎ＝０〜２５５）がＡレジスタ２４にロードされる。このとき例えば、各プロセッサエレメント３では、ＰＥ番号保持ブロック２８からＰＥ番号がＡレジスタ２４のビット０〜８とビット１６〜２４に設定される。このＡレジスタ２４の値がシフタ１２でのシフトなしに第２の記憶手段１８に保持され、一方第１の記憶手段１６にはＩＭＭから０が入力保持される。そして、第１の記憶手段１６と第２の記憶手段１８のデータがＡＬＵ２０にて論理和される、若しくは加算される。こうすることで、Ａレジスタ２４の上位１６ビットと下位１６ビットに、同じＰＥ番号が保持される。以上の処理を全プロセッサエレメント３で同時に行うため、結果的に図３に示すパターンＡのようにＡレジスタ２４が設定されることになる。このようなＡレジスタ２４のデータは、同じプロセッサエレメント３にて２分割された汎用レジスタ１０に同じ処理をする場合に用いることができる。   First, a different number n (n = 0 to 255) for each processor element 3 is loaded into the A register 24. At this time, for example, in each processor element 3, the PE number is set in bits 0 to 8 and bits 16 to 24 of the A register 24 from the PE number holding block 28. The value of the A register 24 is held in the second storage means 18 without being shifted by the shifter 12, while 0 is input and held in the first storage means 16 from the IMM. Then, the data of the first storage means 16 and the second storage means 18 are logically summed or added by the ALU 20. In this way, the same PE number is held in the upper 16 bits and the lower 16 bits of the A register 24. Since the above processing is performed simultaneously by all the processor elements 3, as a result, the A register 24 is set as in the pattern A shown in FIG. Such data in the A register 24 can be used when the same processing is performed on the general-purpose register 10 divided into two by the same processor element 3.

また、図３に示すＡレジスタ２４のパターンＡの設定は、別の手順でも実施できる。まず、各プロセッサエレメント３にて、ＰＥ番号保持ブロック２８からＰＥ番号をＡレジスタ２４のビット０〜８に設定する。このＡレジスタ２４の値をそのまま第１の記憶手段１６に保持し、一方Ａレジスタ２４の値をシフタ１２経由で１６ビット左シフトして第２の記憶手段１８に保持する。第１の記憶手段１６と第２の記憶手段１８のデータをＡＬＵ２０にて論理和すると、若しくは加算すると、図３に示すＡレジスタ２４のパターンＡが実現される。   Further, the setting of the pattern A of the A register 24 shown in FIG. 3 can be performed by another procedure. First, in each processor element 3, the PE number is set to bits 0 to 8 of the A register 24 from the PE number holding block 28. The value of the A register 24 is held in the first storage unit 16 as it is, while the value of the A register 24 is shifted to the left by 16 bits via the shifter 12 and held in the second storage unit 18. When the data of the first storage means 16 and the second storage means 18 are logically summed or added by the ALU 20, the pattern A of the A register 24 shown in FIG. 3 is realized.

図４に示すように、原稿をスキャナで読み取り画像処理をする場合、通常、ＳＩＭＤ型マイクロプロセッサに一度に入力されるデータは、主走査方向に連続する２５６個のデータの単位である（このデータの単位は、ＳＩＭＤ型マイクロプロセッサで１回で演算し得る最大量であるという意味で１ＳＩＭＤとも称される。）。各プロセッサエレメント３において２分割処理をする場合には、主走査方向の更なる１ＳＩＭＤ分のデータ、若しくは副走査方向の１ＳＩＭＤ分のデータを同時に処理できる。画像処理では副走査方向に隣接する同じ主走査方向位置では、同じ処理を行うことが多いため、副走査方向に隣接して同じ主走査方向位置にある上下２ＳＩＭＤ分のデータ処理には、パターンＡのような演算レジスタ（Ａレジスタ）２４を用意することが有効である。   As shown in FIG. 4, when a document is read by a scanner and image processing is performed, data input to the SIMD type microprocessor at a time is usually a unit of 256 data in the main scanning direction (this data). Is also referred to as 1 SIMD in the sense that it is the maximum amount that can be computed at one time by a SIMD microprocessor.) When each processor element 3 performs the two-division processing, it is possible to simultaneously process data for one more SIMD in the main scanning direction or one SIMD in the sub-scanning direction. In image processing, the same processing is often performed at the same main scanning direction position adjacent in the sub-scanning direction. Therefore, the pattern A is used for data processing for two upper and lower SIMDs adjacent to the sub-scanning direction and at the same main scanning direction position. It is effective to prepare an arithmetic register (A register) 24 such as

《第３の実施形態》
本発明の第３の実施形態に係るＳＩＭＤ型マイクロプロセッサ２におけるデータ処理方法を説明する。第３の実施形態に係るデータ処理方法も、図１及び図２に構成を示すＳＩＭＤ型マイクロプロセッサ２を利用して行うものである。 << Third Embodiment >>
A data processing method in the SIMD type microprocessor 2 according to the third embodiment of the present invention will be described. The data processing method according to the third embodiment is also performed using the SIMD type microprocessor 2 having the configuration shown in FIGS.

まず、各プロセッサエレメント３では、ＰＥ番号保持ブロック２８からＰＥ番号がＡレジスタ２４のビット０〜８とビット１６〜２４に設定される。このＡレジスタ２４の値がシフタ１２で１ビット左シフトされて第２の記憶手段１８に保持され、一方第１の記憶手段１６にはＩＭＭから“１”が入力保持される。第１の記憶手段１６と第２の記憶手段１８のデータがＡＬＵ２０にて加算される。こうすることで、ＰＥ番号が連続する複数のプロセッサエレメントの各々において、Ａレジスタ２４の上位１６ビットと下位１６ビットに、連続する拡張ＰＥ番号が保持されることになる。つまり、図３に示すパターンＢのようなＡレジスタ２４が１クロックサイクルで設定されることになる。   First, in each processor element 3, the PE number is set in bits 0 to 8 and bits 16 to 24 of the A register 24 from the PE number holding block 28. The value of the A register 24 is shifted by 1 bit to the left by the shifter 12 and held in the second storage unit 18, while “1” is input and held from the IMM to the first storage unit 16. The data in the first storage means 16 and the second storage means 18 are added by the ALU 20. In this way, in each of a plurality of processor elements having consecutive PE numbers, continuous extended PE numbers are held in the upper 16 bits and lower 16 bits of the A register 24. That is, the A register 24 like the pattern B shown in FIG. 3 is set in one clock cycle.

図４に示すような画像処理において、主走査方向に連続する２ＳＩＭＤ分の５１２個のデータを処理する場合、汎用レジスタ１０の分割単位に夫々に異なるデータを設定できることになり一度に５１２個のデータを扱えるＳＩＭＤ型マイクロプロセッサとすることができる。   In the image processing as shown in FIG. 4, when processing 512 pieces of data for 2 SIMD continuous in the main scanning direction, different data can be set for each division unit of the general-purpose register 10, and 512 pieces of data at a time. SIMD type microprocessor capable of handling

《第４の実施形態》
本発明の第４の実施形態に係るＳＩＭＤ型マイクロプロセッサ２におけるデータ処理方法を説明する。第４の実施形態に係るデータ処理方法も、図１及び図２に構成を示すＳＩＭＤ型マイクロプロセッサ２を利用して行うものである。 << Fourth Embodiment >>
A data processing method in the SIMD type microprocessor 2 according to the fourth embodiment of the present invention will be described. The data processing method according to the fourth embodiment is also performed using the SIMD type microprocessor 2 having the configuration shown in FIGS.

まず、各プロセッサエレメント３では、ＰＥ番号保持ブロック２８からＰＥ番号がＡレジスタ２４のビット０〜８とビット１６〜２４に設定される。このＡレジスタ２４の値がシフタ１２でのシフト無しで第２の記憶手段１８に保持され、一方第１の記憶手段１６にはＩＭＭから“２５６＝１００ｈ”（“ｈ”は１６進表記であることを示す。）が入力保持される。第１の記憶手段１６と第２の記憶手段１８のデータがＡＬＵ２０にて加算される。こうすることで、ＰＥ番号が連続するプロセッサエレメントにおいて、Ａレジスタ２４の上位１６ビットに連続する拡張ＰＥ番号が保持され、下位１６ビットにその後続の連続する拡張ＰＥ番号が保持されることになる。つまり、図３に示すパターンＣのようなＡレジスタ２４が１クロックサイクルで設定されることになる。   First, in each processor element 3, the PE number is set in bits 0 to 8 and bits 16 to 24 of the A register 24 from the PE number holding block 28. The value of the A register 24 is held in the second storage unit 18 without being shifted by the shifter 12, while the first storage unit 16 stores "256 = 100h" ("h" is in hexadecimal notation) from the IMM. Is input). The data in the first storage means 16 and the second storage means 18 are added by the ALU 20. In this way, in the processor element having continuous PE numbers, the extended PE number continuous in the upper 16 bits of the A register 24 is held, and the subsequent continuous extended PE number is held in the lower 16 bits. . That is, the A register 24 like the pattern C shown in FIG. 3 is set in one clock cycle.

《第５の実施形態》
本発明の第５の実施形態に係るＳＩＭＤ型マイクロプロセッサ２におけるデータ処理方法を説明する。第５の実施形態に係るデータ処理方法も、図１及び図２に構成を示すＳＩＭＤ型マイクロプロセッサ２を利用して行うものである。 << Fifth Embodiment >>
A data processing method in the SIMD type microprocessor 2 according to the fifth embodiment of the present invention will be described. The data processing method according to the fifth embodiment is also performed using the SIMD type microprocessor 2 having the configuration shown in FIGS.

このデータ処理方法は、汎用レジスタ１０をフルビットで使用する場合の方法である。このとき、各プロセッサエレメント３にてＰＥ番号保持ブロック２８からＰＥ番号をＡレジスタ２４のビット０〜８に設定することで、分割が無い３２ビット×２５６データのＳＩＭＤ型マイクロプロセッサに対応できることとなる。このようなＡレジスタ２４の設定は、上位ビットをマスクする制御信号をグローバルプロセッサ４から出力することでも実現できる。また、ＰＥ番号をＡレジスタ２４のビット０〜８とビット１６〜２４に設定し、シフタ１２で右に１６ビットシフトして第２の記憶手段１８に保持し、ＩＭＭから“０”を第１の記憶手段１６に入力保持し、第１の記憶手段１６と第２の記憶手段１８のデータをＡＬＵ２０で論理和若しくは加算することでも実現できる。   This data processing method is a method when the general-purpose register 10 is used with full bits. At this time, by setting the PE number from the PE number holding block 28 to the bits 0 to 8 of the A register 24 in each processor element 3, it is possible to cope with a SIMD type microprocessor of 32 bits × 256 data without division. . Such setting of the A register 24 can also be realized by outputting a control signal for masking the upper bits from the global processor 4. Also, the PE number is set to bits 0 to 8 and bits 16 to 24 of the A register 24, shifted by 16 bits to the right by the shifter 12 and held in the second storage means 18, and "0" is set from the IMM to the first. It can also be realized by holding the data in the storage means 16 and ORing or adding the data in the first storage means 16 and the second storage means 18 by the ALU 20.

《第６の実施形態》
以上の第１の実施形態から第４の実施形態に係るＳＩＭＤ型マイクロプロセッサにおいては、３２ビットの汎用レジスタが２分割されて使用されることを想定している。汎用レジスタが３２ビット以外のデータ幅、例えば６４ビットであっても、勿論、上記の第１〜第４の実施形態に係るデータ処理方法は実施できる。 << Sixth Embodiment >>
In the SIMD type microprocessors according to the first to fourth embodiments described above, it is assumed that a 32-bit general-purpose register is divided and used. Of course, even if the general-purpose register has a data width other than 32 bits, for example, 64 bits, the data processing methods according to the first to fourth embodiments can be implemented.

６４ビットの汎用レジスタ１０を１６ビット×４分割で使用する場合、プロセッサエレメント４の数を２５６個と仮定すると、拡張ＰＥ番号には０〜１０２３（＝２１０−１）の１０ビットが必要となる。従って、Ａレジスタ２４における（拡張）ＰＥ番号の設定ビットをビット０〜９、ビット１６〜２５、ビット３２〜４１、ビット４８〜５７の４箇所とする。なお、ＡＬＵ、シフタ、その他レジスタ、及びバスは、６４ビットに対応するものとなっていると仮定する。 When the 64-bit general-purpose register 10 is used in 16 bits × 4 divisions, assuming that the number of processor elements 4 is 256, 10 bits from 0 to 1023 (= 2 10 −1) are required for the extended PE number. Become. Therefore, the (extended) PE number setting bits in the A register 24 are set to four locations of bits 0 to 9, bits 16 to 25, bits 32 to 41, and bits 48 to 57. It is assumed that the ALU, shifter, other registers, and bus correspond to 64 bits.

図３に示すパターンＡを実現するには、まず、ＰＥ番号をＡレジスタ２４のビット０〜９、ビット１６〜２５、ビット３２〜４１、ビット４８〜５７に設定し、それをシフタ１２でのシフトなしで第２の記憶手段１８に保持する。一方、第１の記憶手段１６にはＩＭＭから０を入力保持する。第１の記憶手段１６と第２の記憶手段１８のデータをＡＬＵ２０にて論理和若しくは加算すれば、４分割されたＡレジスタ２４の夫々に同じ拡張ＰＥ番号を保持することができる。   In order to realize the pattern A shown in FIG. 3, first, the PE number is set to bits 0 to 9, bits 16 to 25, bits 32 to 41, and bits 48 to 57 of the A register 24. It holds in the second storage means 18 without shifting. On the other hand, the first storage means 16 holds 0 from the IMM. If the data of the first storage means 16 and the second storage means 18 are logically summed or added by the ALU 20, the same extended PE number can be held in each of the four divided A registers 24.

図３に示すパターンＢを実現するには、まず、ＰＥ番号をＡレジスタ２４のビット０〜９、ビット１６〜２５、ビット３２〜４１、ビット４８〜５７に設定し、それをシフタ１２で２ビット左シフトして第２の記憶手段１８に保持する。一方、第１の記憶手段１６にはＩＭＭから“１＿０００２＿０００３ｈ”（ここで、“＿”は１６ビット毎の区切りを示す表記である）を入力保持する。第１の記憶手段１６と第２の記憶手段１８のデータをＡＬＵ２０にて論理和若しくは加算すれば、４分割されたＡレジスタにおける分割単位の各々に、パターンＢのように、連続する拡張ＰＥ番号が保持されることになる。   In order to realize the pattern B shown in FIG. 3, first, the PE number is set to bits 0 to 9, bits 16 to 25, bits 32 to 41, and bits 48 to 57 of the A register 24. The bit is shifted left and held in the second storage means 18. On the other hand, “1 — 0002 — 0003h” (where “_” is a notation indicating a delimiter every 16 bits) is input and held in the first storage means 16. If the data in the first storage means 16 and the second storage means 18 are logically summed or added by the ALU 20, each extended unit number in the A register divided into four, like the pattern B, is continuous. Will be held.

図３に示すパターンＣを実現するには、まず、ＰＥ番号をＡレジスタ２４のビット０〜９、ビット１６〜２５、ビット３２〜４１、ビット４８〜５７に設定し、それをシフタ１２でのシフトなしで第２の記憶手段１８に保持する。一方、第１の記憶手段１６にはＩＭＭから“１００＿０２００＿０３００ｈ”を入力保持する。第１の記憶手段１６と第２の記憶手段１８のデータをＡＬＵ２０にて加算する。こうすることで、ＰＥ番号が連続するプロセッサエレメントにおいて、Ａレジスタ２４のビット４８〜５７に連続する拡張ＰＥ番号が保持され、続いてビット３２〜４１にその後続の連続する拡張ＰＥ番号が保持され、続いてビット１６〜２５にその後続の連続する拡張ＰＥ番号が保持され、更に続いてビット０〜９に更に後続の連続する拡張ＰＥ番号が保持されることになる。   In order to realize the pattern C shown in FIG. 3, first, the PE number is set to bits 0 to 9, bits 16 to 25, bits 32 to 41, and bits 48 to 57 of the A register 24. It holds in the second storage means 18 without shifting. On the other hand, “100 — 0200 — 0300h” is input and held from the IMM to the first storage means 16. The data in the first storage means 16 and the second storage means 18 are added by the ALU 20. In this way, in the processor elements having continuous PE numbers, the extended PE numbers that are continuous in bits 48 to 57 of the A register 24 are held, and subsequently, the subsequent continuous extended PE numbers are held in bits 32 to 41. Subsequently, the subsequent consecutive extended PE numbers are held in bits 16 to 25, and further, the subsequent continuous extended PE numbers are further held in bits 0 to 9.

本発明を含む一般的なＳＩＭＤ型マイクロプロセッサの概略の構成を示すブロック図である。1 is a block diagram showing a schematic configuration of a general SIMD type microprocessor including the present invention. FIG. 本発明の第１の実施形態に係るＳＩＭＤ型マイクロプロセッサの構成を示すブロック図である。1 is a block diagram showing a configuration of a SIMD type microprocessor according to a first embodiment of the present invention. 本発明における演算レジスタの設定のパターンを複数示す図である。It is a figure which shows multiple patterns of the setting of the arithmetic register in this invention. 原稿をスキャナで読み取り画像処理をする場合の主走査方向と副走査方向の関係を示す図である。FIG. 6 is a diagram illustrating a relationship between a main scanning direction and a sub-scanning direction when an original is read by a scanner and image processing is performed.

符号の説明Explanation of symbols

２・・・ＳＩＭＤ型マイクロプロセッサ、３・・・プロセッサエレメント、４・・・グローバルプロセッサ、８・・・演算アレイ、１０・・・汎用レジスタ、１２・・・シフタ、１６・・・第１の記憶手段、１８・・・第２の記憶手段、２０・・・ＡＬＵ、２４・・・Ａレジスタ（演算レジスタ）、２８・・・ＰＥ番号保持ブロック。

2 ... SIMD type microprocessor, 3 ... processor element, 4 ... global processor, 8 ... arithmetic array, 10 ... general-purpose register, 12 ... shifter, 16 ... first Storage means, 18... Second storage means, 20... ALU, 24... A register (operation register), 28.

Claims (5)

算術論理演算器と演算結果を保持するレジスタを含み前記レジスタが分割された状態で処理を行い得るプロセッサエレメントを、複数持つＳＩＭＤ型マイクロプロセッサにおいて、
プロセッサエレメントの配置、及びレジスタの分割に基づいて、レジスタの分割単位にデータを設定することを特徴とするデータ処理方法。 In a SIMD type microprocessor having a plurality of processor elements including an arithmetic logic unit and a register for holding an operation result and capable of performing processing in a state where the register is divided,
A data processing method comprising: setting data in a register division unit based on arrangement of processor elements and register division. 算術論理演算器と演算結果を保持するレジスタを含み前記レジスタが分割された状態で処理を行い得るプロセッサエレメントを、複数持つＳＩＭＤ型マイクロプロセッサにおいて、
プロセッサエレメント間では異なるが、各プロセッサエレメント内のレジスタの分割単位間では同じデータを設定することを特徴とするデータ処理方法。 In a SIMD type microprocessor having a plurality of processor elements including an arithmetic logic unit and a register for holding an operation result and capable of performing processing in a state where the register is divided,
A data processing method characterized in that the same data is set between the division units of the registers in each processor element, although it differs among processor elements. 算術論理演算器と演算結果を保持するレジスタを含み前記レジスタが分割された状態で処理を行い得るプロセッサエレメントを、複数持つＳＩＭＤ型マイクロプロセッサにおいて、
レジスタの分割数をｉとし、各プロセッサエレメントには異なる番号ｎを付すとして、
プロセッサエレメントにおけるレジスタの分割単位の、上位ビット位置にあるものから、データとして（ｎ×ｉ）、（ｎ×ｉ＋１）・・・（ｎ×ｉ＋（ｉ−１））を設定することを特徴とするデータ処理方法。 In a SIMD type microprocessor having a plurality of processor elements including an arithmetic logic unit and a register for holding an operation result and capable of performing processing in a state where the register is divided,
The number of register divisions is i, and each processor element is given a different number n.
(N × i), (n × i + 1)... (N × i + (i−1)) are set as data from the register at the upper bit position of the register division unit in the processor element. Data processing method. 算術論理演算器と演算結果を保持するレジスタを含み前記レジスタが分割された状態で処理を行い得るプロセッサエレメントを、複数持つＳＩＭＤ型マイクロプロセッサにおいて、
レジスタの分割数をｉ、プロセッサエレメントの配置数をｍａｘとし、各プロセッサエレメントには異なる番号ｎを付すとして、
プロセッサエレメントにおけるレジスタの分割単位の、上位ビット位置にあるものから、データとして（ｎ）、（ｎ＋ｍａｘ）・・・（ｎ＋ｍａｘ×（ｉ−１））を設定することを特徴とするデータ処理方法。 In a SIMD type microprocessor having a plurality of processor elements including an arithmetic logic unit and a register for holding an operation result and capable of performing processing in a state where the register is divided,
The number of register divisions is i, the number of processor elements arranged is max, and each processor element is given a different number n.
A data processing method characterized by setting (n), (n + max) (n + max × (i−1)) as data from a register division unit in a processor element which is in an upper bit position. 各プロセッサエレメントには異なる番号ｎを付すとして、
レジスタを分割しない状態で処理を行う場合には、各プロセッサエレメントに含まれるレジスタにはデータとして（ｎ）を設定することを特徴とする請求項１に記載のデータ処理方法。

Each processor element is given a different number n,
2. The data processing method according to claim 1, wherein when processing is performed without dividing the register, (n) is set as data in a register included in each processor element.

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