JPH0589262A - Processor address setting system - Google Patents

Processor address setting system

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Publication number
JPH0589262A
JPH0589262A JP17804091A JP17804091A JPH0589262A JP H0589262 A JPH0589262 A JP H0589262A JP 17804091 A JP17804091 A JP 17804091A JP 17804091 A JP17804091 A JP 17804091A JP H0589262 A JPH0589262 A JP H0589262A
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JP
Japan
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register
processor
shift
shift register
processors
Prior art date
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Pending
Application number
JP17804091A
Other languages
Japanese (ja)
Inventor
Hisao Shimazaki
久夫 嶋崎
Masahiro Yamada
雅弘 山田
Kiyoshi Hoshino
潔 星野
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Toshiba AVE Co Ltd
Original Assignee
Toshiba Corp
Toshiba AVE Co Ltd
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Publication date
Application filed by Toshiba Corp, Toshiba AVE Co Ltd filed Critical Toshiba Corp
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Abstract

PURPOSE:To impart and set individual addresses to plural processors by software with the conventional constitution of hardware. CONSTITUTION:A shift register 5 is provided for data exchange among plural processors P1 to P4. Prescribed value '0b is imparted one terminal of the shift register 5. An input means 102 imparts initial address to a prescribed register in a processor. A shift means 103 transfers contents of the prescribed register to the shift register 5 and shifts them by one stage, and an arithmetic means 105 compares contents of the prescribed register and those in the corresponding stage of the shift register with each other and holds contents of the prescribed register as they are in the case of disaccord between them but writes the result, which is obtained by subjecting contents of the shift register 5 to prescribed operation, in the prescribed register in the case of coincidence between them. A discriminating means 106 repeats the operation of the arithmetic means 105 and the shift means 103 and discriminates the frequency in repeat of this loop and terminates the processing at the time of arrival at a presribed frequency.

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【産業上の利用分野】この発明は、SIMD(single i
nstrution multiple data)方式で動作する複数のDSP
(digital signal processor) (以下単にプロセッサと
いう)を用いて並列信号処理を行う信号処理システムに
好適なプロセッサアドレス設定方式に関する。
BACKGROUND OF THE INVENTION The present invention relates to SIMD (single i
nstrution multiple data) multiple DSPs
The present invention relates to a processor address setting method suitable for a signal processing system that performs parallel signal processing using (digital signal processor) (hereinafter simply referred to as a processor).

【0002】[0002]

【従来例】複数のプロセッサを用いて映像信号を並列処
理するシステムが開発されている。複数のプロセッサを
用いるのは、映像信号のサンプリングレートが高いため
に、1つのプロセッサでは1つのデ−タに対して十分は
演算処理時間を確保できないからである。複数のプロセ
ッサ例えば1走査線分の画素数に対応した数のプロセッ
サを並列に用いると、1走査線分の画素を並列処理する
ことができ、1つのプロセッサは1画素の処理時間とし
て1走査期間の余裕ができる。また映像信号の場合、1
水平期間の各画素に対しては同じ内容の処理を行うこと
が多いために、このような場合は各プロセッサを同一プ
ログラムを用いて駆動することになる。
2. Description of the Related Art A system has been developed which processes a video signal in parallel using a plurality of processors. The reason for using a plurality of processors is that one processor cannot secure a sufficient calculation processing time for one piece of data due to the high sampling rate of the video signal. When a plurality of processors, for example, a number of processors corresponding to the number of pixels for one scanning line are used in parallel, pixels for one scanning line can be processed in parallel, and one processor can process one pixel for one scanning period. Can afford For video signals, 1
Since the same contents are often processed for each pixel in the horizontal period, in such a case, each processor is driven by using the same program.

【0003】図3は、従来のデジタル信号処理装置の構
成例である。入力端子200にはサンプリングレート4
fsc(fsc:色搬送波周波数)のデジタル映像信号が供
給されシフトレジスタ201により転送される。シフト
レジスタ201は、例えば910段(1走査線分に相
当)であり、各段にはプロセッサ202がそれぞれ接続
されている。つまり、シフトレジスタ201はシリアル
デ−タをパラレル変換している。複数のプロセッサ20
2は、それぞれ入力した画素を演算処理して出力する。
各プロセッサ202の出力は、シフトレジスタ206の
各段に入力される。シフトレジスタ206は、パラレル
デ−タをシリアルデ−タに変換して出力端子207に出
力する。
FIG. 3 shows an example of the configuration of a conventional digital signal processing device. Input terminal 200 has a sampling rate of 4
A digital video signal of fsc (fsc: color carrier frequency) is supplied and transferred by the shift register 201. The shift register 201 has, for example, 910 stages (corresponding to one scanning line), and a processor 202 is connected to each stage. That is, the shift register 201 converts parallel serial data. Multiple processors 20
2 performs arithmetic processing on each input pixel and outputs it.
The output of each processor 202 is input to each stage of the shift register 206. The shift register 206 converts the parallel data into serial data and outputs the serial data to the output terminal 207.

【0004】複数のプロセッサ202間でデ−タのやり
取りが必要な場合は、同図(B)に示すように通信用の
シフトレジスタ210が利用される。つまり、プロセッ
サの出力を必要なだけ右または左へシフトさせて所望の
プロセッサへ取り込むようにしている。
When data needs to be exchanged among a plurality of processors 202, a shift register 210 for communication is used as shown in FIG. In other words, the output of the processor is shifted to the right or the left as much as necessary so that the output of the processor is taken into the desired processor.

【0005】映像信号を処理において、各画素に対する
演算処理は、まったく同じ内容のことが多いために、各
プロセッサ202には同じ内容のプログラムが設定され
ている。このように、複数のプロセッサに全く同じ処理
をさせて複数のデ−タを並列に処理する方式はSIMD
方式と称される。この方式は、各プロセッサのプログラ
ムが全く同じであるから、各プロセッサが独立にプログ
ラムを持つ必要が無く、システム全体で1つのプログラ
ムメモリを持てばよい。よって、プログラムメモリを共
有化することによりシステム規模を縮小できるという利
点がある。
In the processing of the video signal, the arithmetic processing for each pixel often has exactly the same contents, so that the programs having the same contents are set in each processor 202. As described above, a method of causing a plurality of processors to perform the same processing to process a plurality of data in parallel is SIMD.
It is called a method. In this system, since the programs of the respective processors are exactly the same, it is not necessary for each processor to have an independent program, and it is sufficient for the entire system to have one program memory. Therefore, there is an advantage that the system scale can be reduced by sharing the program memory.

【0006】しかし一方では、SIDM方式の不都合な
点もある。例えば、走査線上のある座標の画素だけを処
理したい場合を考えてみる。この場合、SIDM方式で
あると、特定の画素を処理したいからその画素を入力す
るプロセッサのプログラムのみを変更するという訳には
いかない。このような場合は、各プロセッサにそのプロ
セッサがシステム全体の中でどの位置に当たるかという
情報、つまりアドレスを与え、そのアドレスをレジスタ
などに保存しておく。そして処理プログラム内で、この
アドレスを参照する条件分岐命令を持たせておき、条件
分岐により処理を切換えるという方法が採用される。
On the other hand, however, there are disadvantages of the SIDM system. For example, consider the case where only the pixel at a certain coordinate on the scan line is desired to be processed. In this case, in the SIDM system, since it is desired to process a specific pixel, it is not possible to change only the program of the processor that inputs the pixel. In such a case, each processor is given information about what position the processor corresponds to in the entire system, that is, an address, and the address is stored in a register or the like. Then, a method in which a conditional branch instruction for referencing this address is provided in the processing program and the processing is switched by the conditional branch is adopted.

【0007】図4(A)、図4(B)は上記の方法の用
いた例を説明するための図である。この例では4つのプ
ロセッサを用いた例を示している。今、このシステム
で、プロセッサ402、403は入力値をそのまま出力
し、プロセッサ404、405は入力値に関係なく0を
出力させるものとする。
FIGS. 4A and 4B are diagrams for explaining an example of using the above method. In this example, four processors are used. Now, in this system, the processors 402 and 403 output the input values as they are, and the processors 404 and 405 output 0 regardless of the input values.

【0008】まず最初に、各プロセッサの内部レジスタ
へアドレスデ−タを格納する。例えば、プロセッサの内
部レジスタの1つをレジスタR1としたとき、それぞれ
アドレスデ−タ1〜4を格納する。これはプロセッサ4
02、403、404、405のアドレスを表してい
る。
First, address data is stored in the internal register of each processor. For example, when one of the internal registers of the processor is the register R1, the address data 1 to 4 are stored respectively. This is processor 4
Addresses 02, 403, 404, and 405 are shown.

【0009】そして各プロセッサには図4(B)に示す
ようなプログラムが設定される。即ち、分岐501にお
いて、まず自己のアドレスが2以上であるか否かを判定
し、2以上であればステップ502に移行して、出力を
0にして出力し、2以下であればステップ503に移行
して入力をそのまま出力する処理を行う。これによりプ
ロセッサ402、403は入力値をそのまま出力し、プ
ロセッサ404、405は入力値に関係なく0を出力
し、上記の希望を実現することができる。
A program as shown in FIG. 4B is set in each processor. That is, in branch 501, first, it is determined whether or not the own address is 2 or more. If it is 2 or more, the process proceeds to step 502, the output is set to 0, and if it is 2 or less, the process proceeds to step 503. Perform the process of shifting and outputting the input as it is. As a result, the processors 402 and 403 output the input values as they are, and the processors 404 and 405 output 0 regardless of the input values, so that the above wish can be realized.

【0010】次に、上記のステップ501を設けた場
合、各プロセッサにはそれぞれ異なるアドレスを設定す
る必要がある。従来は、個々のプロセッサに対してハー
ド的に予め格納する手法が採用されている。しかしこれ
では、プロセッサの数が多いために多大な時間がかかっ
てしまう。そこで自動的に設定する方法を考えてみる。
Next, when the above step 501 is provided, it is necessary to set a different address for each processor. Conventionally, a method of preliminarily storing each processor in hardware is adopted. However, this takes a lot of time due to the large number of processors. So let's think about how to set it automatically.

【0011】図5(A)に示す例は、シフトレジスタ2
01の入力部にセレクタ601を設けた例である。セレ
クタ601は、アドレス信号602と映像信号603と
を選択的にシフトレジスタ201に供給することができ
る。アドレス設定モードにおいては、セレクタ601
は、アドレス信号602を選択導入する。アドレス信号
は、水平同期信号に同期しており、各画素に対応して0
から増えて行く例えばカウンタ出力である。1走査線分
の画素数になるとリセットされる。従って、1走査線の
画素数が910とすると、アドレス信号は0〜909ま
でを繰り返すのこぎり波となる(同図(B)参照)。こ
の繰り返しは、水平同期信号と同期させられるから、こ
のアドレス信号がそのままプロセッサ202(910番
目から1番目)までのアドレスとなる。このアドレス
は、各プロセッサ202のレジスタに取り込まれ設定さ
れる。このアドレス設定の後は、セレクタ601は、映
像信号を選択してシフトレジスタ201に取り込むよう
になる。
The example shown in FIG. 5A is a shift register 2
This is an example in which the selector 601 is provided in the input unit of 01. The selector 601 can selectively supply the address signal 602 and the video signal 603 to the shift register 201. In the address setting mode, the selector 601
Selectively introduces the address signal 602. The address signal is synchronized with the horizontal synchronizing signal, and is 0 for each pixel.
From the counter output, for example. It is reset when the number of pixels for one scanning line is reached. Therefore, if the number of pixels of one scanning line is 910, the address signal becomes a sawtooth wave that repeats from 0 to 909 (see FIG. 7B). Since this repetition is synchronized with the horizontal synchronizing signal, this address signal becomes the address of the processor 202 (910th to 1st) as it is. This address is fetched and set in the register of each processor 202. After this address setting, the selector 601 selects the video signal and stores it in the shift register 201.

【0012】図6は、別の例である。この例では、各プ
ロセッサ202に対して、直接セレクタ802からの出
力が供給されるようになっている。セレクタ802の入
力としては、カウンタ801からの出力が供給される。
この場合も、カウンタ801を水平同期信号に同期させ
て、0から1画素毎に増加させ、またこの増加に同期さ
せてセレクタ802の出力を切換えて、各プロセッサ2
02に異なるアドレスを入力することができる。以後
は、各プロセッサ202のレジスタに格納されているア
ドレスが先のフローチャートで説明したように利用され
る。
FIG. 6 shows another example. In this example, the output from the selector 802 is directly supplied to each processor 202. The output from the counter 801 is supplied to the input of the selector 802.
Also in this case, the counter 801 is synchronized with the horizontal synchronization signal to increase from 0 to 1 pixel at a time, and the output of the selector 802 is switched in synchronization with this increase so that each processor 2
You can enter a different address in 02. After that, the address stored in the register of each processor 202 is used as described in the above flowchart.

【0013】[0013]

【発明が解決しようとする課題】上記したアドレス設定
方法によると、いずれの方法も必ず何等かのハードウエ
アを追加してシステムを構成する必要がある。このハー
ドウエアは、プロセッサにアドレスを与えるだけの、小
規模な機能しかない割りには、ハードウエア構成に与え
る影響が多大である。
According to the above-mentioned address setting method, it is necessary to add some hardware to configure the system in each method. This hardware has a large effect on the hardware configuration, although it has only a small function for giving an address to the processor.

【0014】そこでこの発明では、ハードウエアは従来
の構成のままであっても、ソフトウエアにより複数のプ
ロセッサに対して個々のアドレスを与えて設定すること
ができるプロセッサアドレス設定方式を提供することを
目的とする。
In view of this, the present invention provides a processor address setting system in which individual addresses can be given to and set by a plurality of processors by software even if the hardware has a conventional configuration. To aim.

【0015】[0015]

【課題を解決するための手段】この発明は、シリアルデ
−タを取り込みパラレル変換する第1のシフトレジスタ
と、前記第1のシフトレジスタのパラレル変換出力をそ
れぞれ取り込み演算処理する同一プログラムで動作する
同一構成の複数のプロセッサと、前記複数のプロセッサ
の出力をパラレルに取り込みシリアルに変換して出力す
る第2のシフトレジスタとを有した並列演算型信号処理
装置において、
According to the present invention, a first shift register for taking in serial data and performing parallel conversion and a same program for taking in parallel conversion outputs of the first shift register and performing arithmetic processing are the same. A parallel operation type signal processing device having a plurality of processors having a configuration and a second shift register for taking outputs of the plurality of processors in parallel and converting the outputs into a serial output,

【0016】前記複数のプロセッサのデ−タをやり取り
するためにプロセッサ間に設けられデ−タをシフトする
第3のシフトレジスタと、前記第3のシフトレジスタの
一方の端に所定値を与える第1の入力手段と、前記複数
のプロセッサ設けられ、所定レジスタに初期プロセッサ
アドレスを与える第2の入力手段と、各プロセッサに設
けられ、前記所定レジスタの内容を前記第3のシフトレ
ジスタの対応する段に移し、かつ一方に1段シフトさせ
るシフト手段と、各プロセッサに設けられ、前記シフト
手段の動作の次に、前記所定レジスタの内容と前記第3
のシフトレジスタの対応する段の内容とを比較し、異な
る場合は前記所定レジスタをそのまま所定レジスタに保
持し、同じの場合は、前記第3のシフトレジスタの内容
に所定の演算を施した結果を前記所定レジスタに書き込
む演算手段と、前記演算手段の処理から前記シフト手段
の動作を実行させそのループの繰り返し回数を判定し、
所定回数になると終了させる判定手段とを備える。
A third shift register provided between the processors for exchanging data of the plurality of processors to shift data, and a third shift register for giving a predetermined value to one end of the third shift register. One input means, a plurality of processors for providing an initial processor address to a predetermined register, and a second input means for providing each processor with the contents of the predetermined register corresponding to the stage of the third shift register. And a shift means for shifting to one side by one step, and the contents of the predetermined register and the third register provided in each processor next to the operation of the shift means.
And the contents of the corresponding stages of the shift register are compared, and if different, the predetermined register is held in the predetermined register as it is, and if the same, the result of performing a predetermined operation on the contents of the third shift register is obtained. An arithmetic means for writing in the predetermined register and an operation of the shift means are executed from the processing of the arithmetic means to determine the number of repetitions of the loop,
And a determining unit that ends the process when the number of times reaches a predetermined number.

【0017】[0017]

【作用】上記の手段により、SIMD方式のプロセッサ
が備えているプロセッサ間の通信手段を利用して、自己
のプロセッサアドレスをソフト的に設定することがで
き、プロセッサには同一形式のアドレス演算手段を追加
すればよい。
According to the above means, the communication means between the processors of the SIMD type processor can be used to set its own processor address by software, and the processor is provided with the address arithmetic means of the same format. Just add it.

【0018】[0018]

【実施例】以下、この発明の実施例を図面を参照して説
明する。
Embodiments of the present invention will be described below with reference to the drawings.

【0019】図1(B)はこの発明の一実施例における
基本構成であり、同図(A)はその動作を説明するため
に示したフローチャートである。この例では、4個のプ
ロセッサP1、P2、P3、P4と、プロセッサ間通信
用のレジスタ5を取り出して示している。また同図
(A)には各プロセッサに内蔵されているアドレス設定
ルーチンを取り出して示している。シフトレジスタ5の
左端には、シフトレたときに常に0が入力するようにな
っている。
FIG. 1 (B) is a basic configuration of an embodiment of the present invention, and FIG. 1 (A) is a flow chart shown for explaining the operation thereof. In this example, four processors P1, P2, P3, P4 and a register 5 for inter-processor communication are extracted and shown. Further, FIG. 3A shows the address setting routine incorporated in each processor. At the left end of the shift register 5, 0 is always input when the shift is made.

【0020】ステップ101では、各プロセッサのレジ
スタR1に1が格納される。次のステップ102では、
レジスタR1の内容がシフトレジスタの対応する段に移
される。次にシフトレジスタ5のデ−タが右へ1段シフ
トされる。次にステップ104で、シフトレジスタ5の
対応する段の内容と、自己のレジスタR1の内容が比較
される。ここで、異なる場合は、シフトレジスタの内容
がそのま自己のレジスタR1に格納され(ステップ10
7)、異なる場合にはR1に+1の演算が行われ、その
結果が自己のプロセッサアドレスとしてレジスタR1に
格納される。そしてステップ106に移行して、(n−
2)回(nはプロセッサの数)処理が行われたか否かの
判断が行われる。図2は、上記の処理が行われるときの
デ−タの変化の様子を具体的に示している。プロセッサ
は1クロックにつき1命令実行するものとして示してい
る。
In step 101, 1 is stored in the register R1 of each processor. In the next step 102,
The contents of register R1 are transferred to the corresponding stages of the shift register. Next, the data in the shift register 5 is shifted to the right by one stage. Next, at step 104, the contents of the corresponding stage of the shift register 5 and the contents of its own register R1 are compared. Here, if they are different, the contents of the shift register are stored in their own register R1 (step 10).
7) If they are different, the operation of +1 is performed on R1 and the result is stored in the register R1 as its own processor address. Then, the process proceeds to step 106, where (n-
2) It is determined whether or not the process has been performed once (n is the number of processors). FIG. 2 specifically shows how the data changes when the above processing is performed. The processor is shown as executing one instruction per clock.

【0021】クロック1では、各プロセッサはステップ
101を実行し、レジスタR1に1を格納する。クロッ
ク2では、各プロセッサはステップ102を実行し、レ
ジスタR1の値をシフトレジスタ5の対応する段へ入力
する。クロック3で各プロセッサはステップ103を実
行しシフトレジスタ5を1段右へシフトさせる。このと
きシフトレジスタ5の一番左には0が入力される。
At clock 1, each processor executes step 101 and stores a 1 in register R1. At clock 2, each processor executes step 102 and inputs the value of register R1 into the corresponding stage of shift register 5. At clock 3, each processor executes step 103 to shift the shift register 5 to the right by one step. At this time, 0 is input to the leftmost side of the shift register 5.

【0022】クロック4では各プロセッサは、ステップ
104を実行し、各プロセッサ内のレジスタR1に格納
されている値と、各プロセッサと直接通信しているシフ
トレジスタに格納されている値とを比較する。そして両
者の値が等しいとき、クロック5で各プロセッサは、ス
テップ105を実行すし、レジスタR1の内容を1増や
して再びレジスタR1に格納する。また両者の値が異な
る場合には各プロセッサはステップ107を実行し、レ
ジスタR1の値はそのまま格納しておく。クロック5で
は、プロセッサP2、P3、P4がステップ105を実
行し、レジスタR1の格納値を1増やして2にする。プ
ロセッサP1のレジスタの格納値はそのままである。そ
してクロック6でこらの処理を何回したかの確認が行わ
れ、処理の終了か繰り返しかの判断が行われる。本例
は、すべてのプロセッサにアドレスを与える例であり、
プロセッサの数をnとしたとき(n−2)回の処理が必
要である。またこの例ではプロセッサの数が4であるか
ら、必要なループ回数は2である。クロック6ではルー
プ回数は0である。従って、ステップ102に戻る。
At clock 4, each processor performs step 104 to compare the value stored in register R1 within each processor with the value stored in the shift register in direct communication with each processor. .. When the two values are equal, each processor executes step 105 at clock 5, increments the content of the register R1 by 1 and stores it in the register R1 again. When the two values are different, each processor executes step 107, and the value of the register R1 is stored as it is. At clock 5, the processors P2, P3, and P4 execute step 105 to increase the value stored in the register R1 by 1 to 2. The value stored in the register of the processor P1 remains unchanged. Then, the clock 6 is used to confirm how many times these processes have been performed, and it is determined whether the processes have been completed or repeated. In this example, addresses are given to all processors.
When the number of processors is n, (n-2) times of processing is required. Further, in this example, the number of processors is 4, so the required number of loops is 2. At clock 6, the number of loops is zero. Therefore, the process returns to step 102.

【0023】クロック7〜クロック11の処理は、クロ
ック2〜クロック6の処理と同様であるが、クロック9
ではプロセッサP3、P4がステップ105を実行し、
レジスタR1の格納値を1増やして3にする。プロセッ
サP1、2はステップ107を実行するので、レジスタ
R1の格納値はそのままである。またクロック11で
は、ループ回数は1であるからステップ102に戻るこ
とになる。
The processing of clock 7 to clock 11 is the same as the processing of clock 2 to clock 6, but the processing of clock 9
Then, the processors P3 and P4 execute the step 105,
The value stored in the register R1 is incremented by 1 to 3. Since the processors P1 and P2 execute step 107, the value stored in the register R1 remains unchanged. Further, at the clock 11, since the number of loops is 1, the process returns to step 102.

【0024】クロック12〜クロック16の処理はクロ
ック2〜クロック6の処理と同様であるが、クロック1
4ではプロセッサP4がステップ105を実行しレジス
タR1の格納値を1増やして4にする。プロセッサP1
〜P3はステップ107を実行するのでレジスタR1の
値はそのままである。またクロック16ではループ回数
は2になるため処理を終了する。
The processing of clocks 12 to 16 is the same as the processing of clocks 2 to 6, but clock 1
In 4, the processor P4 executes step 105 to increase the value stored in the register R1 by 1 to 4. Processor P1
.. through P3 execute step 107, so the value of the register R1 remains unchanged. Further, at the clock 16, the number of loops becomes 2, so the processing ends.

【0025】上記のようにアドレス設定することによ
り、各プロセッサP1〜P4にはそれぞれアドレス1〜
4が設定されることになる。各プロセッサはまったく同
一プログラムを同じタイミングで同じ処理をしているに
もかかわらず、それぞれ異なるアドレスを格納するよう
になる。
By setting the addresses as described above, addresses 1 to 1 are assigned to the processors P1 to P4, respectively.
4 will be set. Each processor stores different addresses even though it processes the same program at the same timing and at the same timing.

【0026】[0026]

【発明の効果】以上説明したようにこの発明によれば、
ハードウエアは従来の構成のままであっても、ソフトウ
エアにより複数のプロセッサに対して個々のアドレスを
与えて設定することができる。
As described above, according to the present invention,
Even if the hardware has the conventional configuration, it is possible to give individual addresses to a plurality of processors and set them by software.

【図面の簡単な説明】[Brief description of drawings]

【図1】この発明の一実施例を示すフローチャート及び
基本構成図。
FIG. 1 is a flowchart and a basic configuration diagram showing an embodiment of the present invention.

【図2】この発明装置の動作を説明するために示した動
作説明図。
FIG. 2 is an operation explanatory view shown for explaining the operation of the device of the present invention.

【図3】並列型演算信号処理装置の構成説明図。FIG. 3 is an explanatory diagram of a configuration of a parallel type arithmetic signal processing device.

【図4】並列型演算信号処理装置のプロセッサアドレス
を用いた信号処理の例を示す説明図。
FIG. 4 is an explanatory diagram showing an example of signal processing using processor addresses of a parallel type arithmetic signal processing device.

【図5】この発明の前提となるプロセッサアドレスの設
定例を示す図。
FIG. 5 is a diagram showing an example of setting a processor address, which is a premise of the present invention.

【図6】同じくこの発明の前提となる他のプロセッサア
ドレスの設定例を示す図。
FIG. 6 is a diagram showing a setting example of another processor address which is also a premise of the present invention.

【符号の説明】[Explanation of symbols]

P1〜P4…プロセッサ、5…レジスタ。 P1 to P4 ... Processor, 5 ... Register.

───────────────────────────────────────────────────── フロントページの続き (72)発明者 星野 潔 神奈川県横浜市磯子区新杉田町8番地 株 式会社東芝映像メデイア技術研究所内 ─────────────────────────────────────────────────── ─── Continuation of the front page (72) Inventor Kiyoshi Hoshino 8 Shinshinsita-cho, Isogo-ku, Yokohama-shi, Kanagawa Prefecture

Claims (3)

【特許請求の範囲】[Claims] 【請求項1】 シリアルデ−タを取り込みパラレル変換
する第1のシフトレジスタと、前記第1のシフトレジス
タのパラレル変換出力をそれぞれ取り込み演算処理する
同一プログラムで動作する同一構成の複数のプロセッサ
と、前記複数のプロセッサの出力をパラレルに取り込み
シリアルに変換して出力する第2のシフトレジスタとを
有した並列演算型信号処理装置において、 前記複数のプロセッサのデ−タをやり取りするためにプ
ロセッサ間に設けられデ−タをシフトする第3のシフト
レジスタと、 前記第3のシフトレジスタの一方の端に所定値を与える
第1の入力手段と、 前記複数のプロセッサ設けられ、所定レジスタに初期プ
ロセッサアドレスを与える第2の入力手段と、 各プロセッサに設けられ、前記所定レジスタの内容を前
記第3のシフトレジスタの対応する段に移し、かつ一方
に1段シフトさせるシフト手段と、 各プロセッサに設けられ、前記シフト手段の動作の次
に、前記所定レジスタの内容と前記第3のシフトレジス
タの対応する段の内容とを比較し、異なる場合は前記所
定レジスタをそのまま所定レジスタに保持し、同じの場
合は、前記第3のシフトレジスタの内容に所定の演算を
施した結果を前記所定レジスタに書き込む演算手段と、 前記演算手段の処理から前記シフト手段の動作を実行さ
せそのループの繰り返し回数を判定し、所定回数になる
と終了させる判定手段とを備えたことを特徴とするプロ
セッサアドレス設定方式。
1. A first shift register for taking in serial data and performing parallel conversion, a plurality of processors having the same configuration and operating with the same program for taking in parallel conversion outputs of the first shift register and performing arithmetic processing, In a parallel operation type signal processing device having a second shift register which takes in outputs of a plurality of processors in parallel and converts them into a serial output, provided between the processors for exchanging data of the plurality of processors. A third shift register for shifting the received data, a first input means for giving a predetermined value to one end of the third shift register, and a plurality of processors provided with an initial processor address in the predetermined register. Second input means for giving and contents of the predetermined register provided in each processor Shift means for moving to a corresponding stage of the shift register and shifting one stage to one side, and provided to each processor, next to the operation of the shift means, the contents of the predetermined register and the correspondence of the third shift register If the difference is different, the predetermined register is held in the predetermined register as it is, and if the same, the result obtained by performing a predetermined operation on the content of the third shift register is written in the predetermined register. A processor address setting method comprising: a computing unit; and a determining unit that executes the operation of the shift unit from the processing of the computing unit, determines the number of times the loop is repeated, and terminates when the number of times reaches a predetermined number.
【請求項2】 前記演算手段は、前記比較結果におい
て、自己のプロセッサの所定レジスタの内容よりより隣
のプロセッサの所定レジスタの内容が大きいか等しいと
きには前記自己のプロセッサの所定レジスタの内容の値
を1増やす演算により自己のアドレスデ−タを作成する
手段を有したことを特徴とする請求項1記載のプロセッ
サアドレス設定方式。
2. The arithmetic means determines the value of the content of a predetermined register of its own processor when the content of the predetermined register of the adjacent processor is greater than or equal to the content of the predetermined register of its own processor in the comparison result. 2. The processor address setting system according to claim 1, further comprising means for creating its own address data by an operation of incrementing by one.
【請求項3】 前記演算手段は、前記比較結果におい
て、自己のプロセッサの所定レジスタの内容よりより隣
のプロセッサの所定レジスタの内容が大きいか等しいと
きには前記自己のプロセッサの所定レジスタの内容の値
を1減らす演算により自己のアドレスデ−タを作成する
手段を有したことを特徴とする請求項1記載のプロセッ
サアドレス設定方式。
3. The arithmetic means determines the value of the content of the predetermined register of the own processor when the content of the predetermined register of the adjacent processor is greater than or equal to the content of the predetermined register of the own processor in the comparison result. 2. The processor address setting system according to claim 1, further comprising means for generating its own address data by a calculation for reducing by one.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007034473A (en) * 2005-07-25 2007-02-08 Ricoh Co Ltd Data processing method in simd type microprocessor

Cited By (2)

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