JP2007028662A - D/a変換回路 - Google Patents
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Abstract
【解決手段】容量分割型のDACにおいて、各ビットに対応する容量を1つづつ設けるのではなく、下位ビットのデジタル信号の各ビットに対応する容量を1つづつ設けるだけにした。そして、リセット期間に、上位ビットのデジタル信号に対応する高さの電圧を、該容量の一方の電極(第1電極)に与えることで該容量を充電し、書き込み期間に、下位ビットのデジタル信号に対応する高さの電圧を、該容量のもう一方の電極(第2電極)に与えることで該容量を充電する。
【選択図】図1
Description
特に、半導体装置の駆動回路に用いられるDACに関する。また、このDACを用いた半導体装置に関する。
図1に本発明のDACの構成を示す。図1に示すDACは、抵抗分割回路(R−DAC)101において、上位n−mビットのデジタル信号を、プリチャージ用アナログ信号に変換している。
、…、CU[m−1]、CU[m]を有している。
=C、CU[2]=2C、CU[3]=22C、…、CU[m−1]=2m-2C、CU[m]=2m-1C(Cは定数)で表される。
=…=RL[2n-m]=R(Rは定数)で表される。また、2n-m個の抵抗RL[1]、RL[2]、RL[3]、…、RL[2n-m]は全て直列に接続されており、接続の両端に位置する抵抗RL[1]とRL[2n-m]は電源Bと電源Aにそれぞれ接続されている。
のそれぞれを介して、R−DAC101から出力されるように接続されている。
つまり、SWa[t](t=1〜n−m−1)がオンのとき、RL[t]とRL[t+1]の間の電圧と、R−DAC101の出力の電圧とが等しくなる。そしてSWa[n−m]がオンのとき、R−DAC101の出力は電源Aの電圧VAと等しくなるように接続されている。
、SWb[m]を介して、電源Cまたは電源Dに接続されている。
のスイッチングが制御される。
が、全て電源Cに接続される。
、SWa[3]、…、SWa[2n-m]は、オンとオフのどちらでも良い。
スイッチSWa[x]は上位ビットにより制御されているので、例えばxが1つ大きくなる直前の階調において、下位ビットは全ての容量が電源Dに接続されるような情報を有しており、CB=CTとなる。そして、xが1つ大きくなったときの階調において、下位ビットは全ての容量が電源Cに接続されるような情報を有しており、CB=0となる。
本実施の形態では、本発明のDACにおいて、R−DACの代わりにセレクタ回路を用いる構成について説明する。
、…、CU[m−1]、CU[m]を有している。
を介して、電源Cまたは電源Dに接続されるようになっている。
勿論、その他のSOI基板を使用することも可能である。
、モリブデン(Mo)から選ばれた元素、または前記元素を成分とする合金か、前記元素を組み合わせた合金膜で形成する。また、これらの元素の窒化物である窒化タングステン(WN)、窒化タンタル(TaN)、窒化チタン(TiN)、窒化モリブデン(MoN)やシリサイド化物であるタングステンシリサイド、タンタルシリサイド、チタンシリサイド、モリブデンシリサイドなどとの積層構造を形成しても良い。そして、第1の形状のマスク1007を形成する。第1の形状のマスク1007はフォトリソグラフィーの技術を用いてレジスト材料で形成する。
Claims (8)
- nビットのデジタル信号(nは自然数)をアナログ信号に変換するD/A変換回路であって、
第1電極と第2電極を有するm個(mはnより小さい自然数)の容量と、
第1端子と第2端子を有する2n-m個の抵抗と、
2n-m個の第1スイッチと、
m個の第2スイッチと、
1つの第3のスイッチと、を有し、
前記m個の容量の第1電極は、それぞれ互いに異なる前記第2スイッチを介して、第1の電源又は第2の電源のいずれか一方に選択的に接続され、
前記m個の容量の第2電極は、それぞれ前記第3のスイッチの一方の端子、及びアナログ信号が出力される出力線に接続され、
前記2n-m個の抵抗は、前記第1端子が他の抵抗の前記第2端子に接続されることで、直列に接続され、
前記2n-m個の抵抗のうち、前記第1端子が他の抵抗の前記第2端子に接続されていない抵抗は、前記第1端子が第3の電源に接続され、
前記2n-m個の抵抗のうち、前記第2端子が他の抵抗の前記第1端子に接続されていない抵抗は、前記第2端子が第4の電源に接続され、
前記2n-m個の抵抗の第2端子は、それぞれ互いに異なる前記第1スイッチの一方の端子に接続され、
前記2n-m個の第1スイッチの他方の端子は、それぞれ前記第3のスイッチの他方の端子に接続され、
プリチャージ期間において、n−mビットのデジタル信号によって、前記2n-m個の第1スイッチのいずれか1つがオンになり、前記m個の第2のスイッチにより、前記m個の容量の第1電極は全て前記第1の電源に接続され、前記第3のスイッチがオンになり、
書き込み期間において、mビットのデジタル信号によって前記第3のスイッチがオフになることを特徴とするD/A変換回路。 - nビットのデジタル信号(nは自然数)をアナログ信号に変換するD/A変換回路であって、
第1電極と第2電極を有するm個(mはnより小さい自然数)の容量と、
第1端子と第2端子を有する2n-m個の抵抗と、
2n-m個の第1スイッチと、
m個の第2スイッチと、
1つの第3のスイッチと、を有し、
前記m個の容量の第1電極は、それぞれ互いに異なる前記第2スイッチを介して、第1の電源又は第2の電源のいずれか一方に選択的に接続され、
前記m個の容量の第2電極は、それぞれ前記第3のスイッチの一方の端子、及びアナログ信号が出力される出力線に接続され、
前記2n-m個の抵抗は、前記第1端子が他の抵抗の前記第2端子に接続されることで、直列に接続され、
前記2n-m個の抵抗のうち、前記第1端子が他の抵抗の前記第2端子に接続されていない抵抗は、前記第1端子が第3の電源に接続され、
前記2n-m個の抵抗のうち、前記第2端子が他の抵抗の前記第1端子に接続されていない抵抗は、前記第2端子が第4の電源に接続され、
前記2n-m個の抵抗の第2端子は、それぞれ互いに異なる前記第1スイッチの一方の端子に接続され、
前記2n-m個の第1スイッチの他方の端子は、それぞれ前記第3のスイッチの他方の端子に接続され、
プリチャージ期間においてn−mビットのデジタル信号によって前記第3のスイッチがオンになり、
書き込み期間において、mビットのデジタル信号によって、前記m個の第2スイッチが制御され、前記m個の容量の第1電極は、それぞれ前記第1の電源又は前記第2の電源のいずれか一方に接続され、前記第3のスイッチがオフになることを特徴とするD/A変換回路。 - 請求項1又は2において、前記2n-m個の抵抗の抵抗値は同じであることを特徴とするD/A変換回路。
- 請求項1乃至3のいずれか1項において、前記m個の容量は、それぞれ容量値がC、2C、22C、…、2m-1Cで表されることを特徴とするD/A変換回路。
- nビットのデジタル信号(nは自然数)をアナログ信号に変換するD/A変換回路であって、
第1電極と第2電極を有するm個(mはnより小さい自然数)の容量と、
互いに電圧の値が異なる2n-m本の階調電圧線と、
2n-m個の第1スイッチと、
m個の第2スイッチと、
1つの第3のスイッチと、を有し、
前記m個の容量の記第1電極は、それぞれ互いに異なる前記第2スイッチを介して、第1の電源と第2の電源のいずれか一方に接続され、
前記2n-m本の階調電圧線は、それぞれ互いに異なる前記第1スイッチを介して、前記第3のスイッチの他方の端子に接続され、
プリチャージ期間において、n−mビットのデジタル信号によって2n-m個の第1スイッチのいずれか1つがオンになり、前記m個の容量の第1電極は全て前記第1の電源に接続され、前記第3のスイッチがオンになり、
書き込み期間において、mビットのデジタル信号によって前記第3のスイッチがオフになることを特徴とするD/A変換回路。 - nビットのデジタル信号(nは自然数)をアナログ信号に変換するD/A変換回路であって、
第1電極と第2電極を有するm個(mはnより小さい自然数)の容量と、
互いに電圧の値が異なる2n-m本の階調電圧線と、
2n-m個の第1スイッチと、
m個の第2スイッチと、
1つの第3のスイッチと、を有し、
前記m個の容量の前記第1電極は、それぞれ互いに異なる前記第2スイッチを介して、第1の電源と第2の電源のいずれか一方に接続され、
前記m個の容量の第2電極は、それぞれ前記第3のスイッチの一方の端子、及びアナログ信号が出力される出力線に接続され、
前記2n-m本の階調電圧線は、それぞれ互いに異なる前記第1スイッチを介して、前記第3のスイッチの他方の端子に接続され、
プリチャージ期間において、n−mビットのデジタル信号によって前記第3のスイッチがオンになり、
書き込み期間において、mビットのデジタル信号によって前記m個の第2スイッチが制御され、前記m個の容量の第1電極は、それぞれ前記第1の電源と第2の電源のいずれか一方に接続され、前記第3のスイッチがオフになることを特徴とするD/A変換回路。 - 請求項6又は7において、前記m個の容量は、それぞれその容量値がそれぞれC、2C、22C、・・・、2m-1Cで表されることを特徴とするD/A変換回路。
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JP2016080807A (ja) * | 2014-10-15 | 2016-05-16 | セイコーエプソン株式会社 | ドライバー及び電子機器 |
JP2016080806A (ja) * | 2014-10-15 | 2016-05-16 | セイコーエプソン株式会社 | ドライバー及び電子機器 |
US10297222B2 (en) | 2014-12-05 | 2019-05-21 | Seiko Epson Corporation | Driver and electronic device for suppressing a rise or fall in voltage at an output terminal in capacitive driving |
US11615756B2 (en) | 2017-12-22 | 2023-03-28 | Semiconductor Energy Laboratory Co., Ltd. | Display device, semiconductor device, and electronic device |
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