JP2007027913A - 半導体集積回路装置 - Google Patents

Abstract

【課題】画像表示用同期信号を生成する表示制御部を有する半導体集積回路装置において、ドットクロック等の画像表示用基準クロックが変更になっても、表示制御部の設定レジスタの値を変更する必要がなくなる技術を提供する。
【解決手段】外部から入力された入力ドットクロック２２に基づいて画像表示用同期信号（水平同期信号２６、垂直同期信号２７）を生成する表示制御部２を有し、その表示制御部２は、半導体集積回路装置で利用されるシステムクロック２１を用いて前記画像表示用同期信号の周期を調整する手段を有する。その調整手段は、システムクロック２１を用いて水平同期信号２６の周期を計測するカウンタ７と、水平同期信号２６の周期を設定する設定レジスタ８と、カウンタ７の値と設定レジスタ８の値とを比較し、その比較結果に基づいて水平同期信号２６の周期を調整する比較及び誤差調整部９とからなる。
【選択図】図２

Description

本発明は、半導体集積回路装置に関し、特に、水平同期信号、垂直同期信号等の画像表示用同期信号を生成する表示制御部を有するマイクロコンピュータ等の半導体集積回路装置の構成に適用して有効な技術に関する。

本発明者が検討した技術として、例えば、画像表示用同期信号を生成する表示制御部を有する半導体集積回路装置においては、以下の技術が考えられる。

現状の表示制御システムでは、画像表示用同期信号（水平・垂直同期信号）の周期は、表示制御部の動作の基礎となるドットクロックに基づいて設定されている。表示方式が決まっていれば、例えばＮＴＳＣ方式とすると、水平同期信号は１５．７３４ｋＨｚ、垂直同期信号は５９．９４Ｈｚと固定である。これらの画像表示用同期信号はドットクロックが基準となって生成されている。

そして、モニタの性能によりドットクロックを決め、表示方式に合わせて、表示制御部の設定レジスタに格納する値を求めている。

ところで、前記のような技術について、本発明者が検討した結果、以下のようなことが明らかとなった。

画像表示用同期信号は、ドットクロックが基準となっていることから、ドットクロックが変更となると、上記画像表示用同期信号を生成するための制御用の設定値を変更しなければならないという問題がある。この状況は、特に、製品の開発段階で画像を出力するモニタが変更となり、モニタの表示性能に合わせてドットクロックの変更が必要となった場合に発生する。

以上のように、表示方式が決まっている場合には、必要とされる画像表示用同期信号は固定であるのに、モニタと同期させるためには、モニタの表示性能に合わせたドットクロックを入力する。画像表示用同期信号はドットクロックに基づいて設定されているため、ドットクロックが変更となった場合は、表示制御部の設定レジスタに格納する設定値の変更、再計算が必要となるという問題がある。

そこで、本発明の目的は、画像表示用同期信号を生成する表示制御部を有する半導体集積回路装置において、ドットクロック等の画像表示用基準クロックが変更になっても、表示制御部の設定レジスタの値を変更する必要がなくなる技術を提供することにある。

本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

すなわち、本発明による半導体集積回路装置は、外部から入力された画像表示用基準クロックに基づいて画像表示用同期信号を生成する表示制御部を有するものであって、その表示制御部は、半導体集積回路装置で利用されるシステムクロックを用いて画像表示用同期信号の周期を調整する手段を有するものである。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。

ドットクロック等の画像表示用基準クロックが変更になっても、表示制御部の設定レジスタの値を変更する必要がなくなる。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一部材には原則として同一の符号を付し、その繰り返しの説明は省略する。

図１は本発明の一実施の形態による半導体集積回路装置を利用した画像表示システムの概略構成を示す図、図２は本実施の形態の半導体集積回路装置において、表示制御部の構成を示すブロック図である。

まず、図１により、本実施の形態による半導体集積回路装置の構成の一例を説明する。本実施の形態の半導体集積回路装置は、例えば、外部から入力された入力ドットクロック２２等の画像表示用基準クロックに基づいて、水平同期信号２６、垂直同期信号２７等の画像表示用同期信号を生成する表示制御部２を有するマイクロコンピュータ１とされる。マイクロコンピュータ１は、例えば、表示制御部２、ＣＰＵ（中央処理装置）１２、システムクロック生成回路１３、描画部１４、メモリインタフェース１５などから構成されている。

バス１６は、ＣＰＵ１２とメモリインタフェース１５とを接続する高速（例えば２００ＭＨｚ）のバスである。バス１７は、表示制御部２と描画部１４とメモリインタフェース１５とを接続する低速（例えば１００ＭＨｚ）のバスである。システムクロック生成回路１３から表示制御部２に、システムクロック２１が入力している。マイクロコンピュータ１は、メモリインタフェース１５を介して外部のメモリ１８と接続されている。表示制御部２から外部のディスプレイ１９に、アナログ赤信号（Ｒ）２３、アナログ緑信号（Ｇ）２４、アナログ青信号（Ｂ）２５の表示画像信号と、水平同期信号２６、垂直同期信号２７の画像表示用同期信号が出力している。また、入力ドットクロック２２が表示制御部２に外部から入力している。また、外部のモジュールから供給される外部クロック１１が、システムクロック生成回路１３に入力している。

メモリ１８には、画像表示データなどが保存され、ＣＰＵ１２が画像データの読み書きを行い、描画部１４において画像データの描画処理を行い、表示制御部２において表示装置であるディスプレイ１９に画像を表示するための制御を行う。

図２に示すように、表示制御部２は、同期信号生成部３、画像処理部４、画像変換回路２９、ドットクロック生成部３０などから構成されている。同期信号生成部３は、水平同期信号生成部５、カウンタ７、水平同期信号の周期を設定する設定レジスタ（第１のレジスタ）８、比較及び誤差調整部９、垂直同期信号生成部３１などから構成されている。水平同期信号生成部５には、水平同期信号の周期を決定する水平走査周期設定レジスタ（第２のレジスタ）６が含まれている。垂直同期信号生成部３１には、垂直同期信号の周期を決定する垂直走査周期設定レジスタ３２が含まれている。

また、マイクロコンピュータ１の外部からドットクロック生成部３０に、入力ドットクロック２２が入力し、入力ドットクロック２２でドットクロック２８が生成され、ドットクロック２８が画像処理部４と水平同期信号生成部５とに入力している。

画像変換回路２９には、システムクロック生成回路１３で生成されたシステムクロック２１と、画像の入力データが入力している。画像処理部４には、画像変換回路２９からの表示データと、ドットクロック２８とが入力され、ドットクロック２８と同期をとっている。画像処理部４において表示画像を処理し、画像処理部４から、表示画像信号としてアナログ赤信号２３、アナログ緑信号２４、アナログ青信号２５が出力している。

なお、システムクロック２１は、ドットクロック２８よりも充分速い。

水平同期信号生成部５からは、水平同期信号２６が外部に出力している。また、水平同期信号２６は、垂直同期信号生成部３１にも入力している。垂直同期信号生成部３１では、垂直走査周期設定レジスタ３２の値と水平同期信号２６に基づいて垂直同期信号２７を生成し、垂直同期信号２７が外部に出力している。

さらに、カウンタ７には、システムクロック２１と水平同期信号２６が入力し、カウンタ７からは、水平同期信号２６の周期の測定値７１が比較及び誤差調整部９へ出力している。設定レジスタ８には、水平同期信号の設定したい周期に相当する設定値が保存され、その設定値８１が比較及び誤差調整部９へ出力している。

比較及び誤差調整部９では、カウンタ７から出力された測定値７１と、設定レジスタ８から出力された設定値８１を入力し、それらの値を比較し、その比較結果に基づいて誤差調整を行い、制御信号（インクリメント、デクリメント）９１を水平同期信号生成部５に出力している。水平同期信号生成部５において、制御信号９１により、水平走査周期設定レジスタ６の値がインクリメント又はデクリメントされ、水平同期信号２６の周期が調整される。

なお、カウンタ７は、水平同期信号２６を測定する機能を有するものであれば、他のものであってもよい。また、設定レジスタ８は、設定値を保持する機能を有するものであれば、他のものであってもよい。また、比較及び誤差調整部９は、測定値と保持されている設定値とを比較し、誤差を調整する機能を有するものであれば、他のものであってもよい。

すなわち、本実施の形態による半導体集積回路装置は、外部のモジュールから供給される外部クロック１１を用いて生成され、表示制御部２が動作するシステムクロック２１を利用するものである。このシステムクロック２１がドットクロック２８よりも充分早いことから、表示制御部２が内部で生成する水平同期信号２６の１サイクルの時間長（周期）をカウンタ７で独自に測定し、比較及び誤差調整部９により、設定レジスタ８が保持する要求される設定値との差を求め、その結果をフィードバック（反映）することで自動調整を行う。なお、設定レジスタ８の設定値は、水平同期信号２６の発生間隔を、基準とするシステムクロック２１の１クロック間隔で除した値とする。

図３は、同期信号生成部３における水平同期信号の調整動作を示すフローチャート、図４は、合わせ込み時の同期回路の変化様子を示す図である。図３及び図４により、水平同期信号の合わせ込みの動作を説明する。

まず、ステップＳ３０１において、設定レジスタ８に合わせ込む値（設定したい周期に相当する値）を予め設定する。

次に、ステップＳ３０２において、カウンタ７により、システムクロック２１を基準にして水平同期信号２６の周期を測定する。すなわち、内部のクロックを基準にして水平同期信号間をカウントする。この様子を図４（ａ）に示す。

ステップＳ３０３において、比較及び誤差調整部９により、カウンタ７における測定値７１と設定レジスタ８における設定値８１とを比較する。

測定値７１と設定値８１とが等しい場合（設定値＝測定値）は、そのまま設定終了となる。

測定値７１が設定値８１より小さい場合（設定値＞測定値）は、ステップＳ３０４で、水平走査周期設定レジスタ６の値をインクリメントする。この時の様子を図４（ｂ）に示す。そして、ステップＳ３０２〜Ｓ３０３と同様にして、ステップＳ３０５で水平同期信号間をカウントし、ステップＳ３０６で測定値７１と設定値８１とを比較し、設定値≦測定値となるまでステップＳ３０４〜Ｓ３０６を繰り返し、測定値７１が設定値８１と等しいか大きくなった時に設定終了となる。

測定値７１が設定値８１より大きい場合（設定値＜測定値）は、ステップＳ３０７で、水平走査周期設定レジスタ６の値をデクリメントする。この時の様子を図４（ｃ）に示す。そして、ステップＳ３０２〜Ｓ３０３と同様にして、ステップＳ３０８で水平同期信号間をカウントし、ステップＳ３０９で測定値７１と設定値８１とを比較し、設定値≧測定値となるまでステップＳ３０７〜Ｓ３０９を繰り返し、測定値７１が設定値８１と等しいか小さくなった時に設定終了となる。

図５、図６及び図７に、本実施の形態に係る半導体集積回路装置の信号の関係を示す。図５は、水平同期信号２６と垂直同期信号２７との関係を示す。図６は、図５の水平同期信号の（１）部分を拡大した図であり、画像データ出力のイメージを示す。図７は、図６の水平同期信号をさらに拡大した図であり、システムクロックによる水平同期信号の周期測定の様子を示す。

図５に示すように、水平同期信号２６は１ラインを表示する周期を表し、垂直同期信号２７は１画面を表示する周期を示す。図６に示すように、ドットクロック２８の１サイクルで１ドット分の表示を行う。また図７に示すように、システムクロック２１はドットクロック２８よりも充分速く、そのシステムクロック２１により水平同期信号２６の１サイクルの時間長を測定する。

本実施の形態に係る回路を使用して水平同期信号の調整を行うタイミングは、本実施の形態に係るマイクロコンピュータが起動した時、または、入力ドットクロック２２が変更となった時である。また、常に水平同期信号２６を監視して調整を随時行ってもよいが、一度調整が済めば、次の調整をするタイミング（起動時、入力ドットクロック２２変更時）までは調整の必要がないため、終了フラグを立てるなどにより自動調整を終了してもよい。

本実施の形態に係る回路を使用するための設定手順は、以下のとおりである。まず、表示方式が確定すれば、水平同期信号２６の周期が決まる。また、製品開発において、システムクロック２１が決まれば、カウンタ７によりカウントする最小単位が決まる。この２つの値から［（水平同期信号の１周期時間）÷（システムクロックの１周期時間）］により設定レジスタ８に設定する値が決まる。このように、設定に必要となる項目は少なく、ユーザ（セットメーカ）が製品を開発する上で初期の段階で決まる値を用いて、設定レジスタ８に設定する値が求められることから、設定も容易であるといえる。

本実施の形態に係る回路は、既存の回路に追加する形で行い、既存の構成を残して行う。これにより、前回路との互換性を保ち、追加する回路が容易になり、制御の容易性、設定の変更が必要な時のみ動作させることが可能となる。

したがって、本実施の形態に係る半導体集積回路装置によれば、モニタ変更やチップ外部と同期するために、入力ドットクロックの変更が生じても、水平同期信号を自動で調整することができる。

また、同期信号が自動調整されるので、そのための設定値の計算をする必要はなくなる。そのため、ユーザ（セットメーカ）の製品開発において、製品展開のためのモニタの変更や、開発環境（表示モニタ）の差異などから生じる設定値の変更を行わなくてよく、煩雑な再計算の手間を省くことができる。また、外部と同期して表示制御部が動作する時に、たとえ外部から入力される入力ドットクロックが分からなくても、設定値を変えることなく同期信号を生成することができる。

本実施の形態に係る半導体集積回路装置は、カーナビゲーション用コア内蔵ＬＳＩなどで最も効果を発揮する。また、内部で同期信号を生成するすべての製品に対して応用可能である。

次に、本実施の形態に係る半導体集積回路装置の応用例を説明する。

図８は、外部の同期発生回路と同期させる場合の接続例を示す図である。外部から表示するデータを入力し、その画像に対して本実施の形態に係る半導体集積回路装置により、絵を重ねるなどの加工を加える場合に、データの読み込みタイミングや表示タイミングを合わせるために、表示制御部２が外部デバイスと同期して動作する必要がある。例えば、外部デバイスとしてビデオ入力デバイス、ＴＶチューナなどの同期信号発生回路３３を考えた場合、外部デバイスからドットクロックを入力することとなり、その結果ドットクロックが変更となる。本実施の形態に係る半導体集積回路装置を用いることで、外部から入力されたドットクロックに対して、表示形式に合わせた表示用同期信号を生成することができる。

図９は、１画面内で異解像度の画像を表示する一例を示す説明図である。表示制御部としては、ドットクロックに依存せずに同期信号を調整するので、同じ画面内で解像度を変更しても表示が可能となる。例えば、解像度の違う画面を、１つの画面で画面分割による表示が可能となる。図９に示すように、１ライン毎にドットクロックを切り替える動作を行っても、本実施の形態に係る半導体集積回路装置は、水平同期信号はシステムクロック基準のため、設定を変えずに同期信号を出力できる。

また、外部からの入力により同期するのではなく、内部で同期信号を生成するモジュールに対して応用が可能である。シリアル通信などを想定しており、その通信レートの自己補整や、同期信号を生成するために入力されるクロックが状況に応じて変更となる場合には特に有効であり、自動で合わせ込むことができる。

今後、アナログＲＧＢデータではなくデジタルＲＧＢデータを扱うようになるが、最終的にモニタに出力する段階で表示用同期信号を必要とすることは変わらず、今後も本実施の形態に係る半導体集積回路装置は有効である。

以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

例えば、前記実施の形態においては、マイクロコンピュータについて説明したが、これに限定されるものではなく、他の半導体集積回路装置、例えばＤＳＰなどについても適用可能である。

本発明は、半導体集積回路装置、電子機器等の製造業において利用可能である。

本発明の一実施の形態による半導体集積回路装置を利用した画像表示システムの概略構成を示す図である。 本発明の一実施の形態による半導体集積回路装置において、表示制御部の構成を示すブロック図である。 本発明の一実施の形態による半導体集積回路装置において、同期信号生成部における水平同期信号の調整動作を示すフローチャートである。 本発明の一実施の形態による半導体集積回路装置において、水平同期信号の合わせ込み時の同期回路の変化様子を示す図である。 本発明の一実施の形態による半導体集積回路装置において、水平同期信号と垂直同期信号との関係を示す図である。 本発明の一実施の形態による半導体集積回路装置において、画像データ出力のイメージを示す図である。 本発明の一実施の形態による半導体集積回路装置において、システムクロックによる水平同期信号の周期測定の様子を示す図である。 本発明の一実施の形態による半導体集積回路装置の応用例において、外部の同期発生回路と同期させる場合の接続例を示す図である。 本発明の一実施の形態による半導体集積回路装置の応用例において、１画面内で異解像度の画像を表示する一例を示す説明図である。

符号の説明

１ マイクロコンピュータ
２ 表示制御部
３ 同期信号生成部
４ 画像処理部
５ 水平同期信号生成部
６ 水平走査周期設定レジスタ（第２のレジスタ）
７ カウンタ
８ 設定レジスタ（第１のレジスタ）
９ 比較及び誤差調整部
１１ 外部クロック
１２ ＣＰＵ
１３ システムクロック生成回路
１４ 描画部
１５ メモリインタフェース
１６，１７ バス
１８ メモリ
１９ ディスプレイ
２１ システムクロック
２２ 入力ドットクロック
２３ アナログ赤信号
２４ アナログ緑信号
２５ アナログ青信号
２６ 水平同期信号
２７ 垂直同期信号
２８ ドットクロック
２９ 画像変換回路
３０ ドットクロック生成部
３１ 垂直同期信号生成部
３２ 垂直走査周期設定レジスタ
３３ 同期信号発生回路
７１ 測定値
８１ 設定値
９１ 制御信号

Claims (5)

1. 外部から入力された画像表示用基準クロックに基づいて画像表示用同期信号を生成する表示制御部を有する半導体集積回路装置であって、
   前記表示制御部は、前記半導体集積回路装置で利用されるシステムクロックを用いて前記画像表示用同期信号の周期を調整する手段を有することを特徴とする半導体集積回路装置。
2. 請求項１記載の半導体集積回路装置において、
   前記画像表示用同期信号の周期を調整する手段は、
   前記システムクロックを用いて前記画像表示用同期信号の周期を計測するカウンタと、
   前記画像表示用同期信号の周期を設定する第１のレジスタと、
   前記カウンタの値と前記第１のレジスタの値とを比較し、その比較結果に基づいて前記画像表示用同期信号の周期を調整する誤差調整部とを有することを特徴とする半導体集積回路装置。
3. 請求項２記載の半導体集積回路装置において、
   前記表示制御部は、前記画像表示用同期信号の周期を決定する第２のレジスタを有し、
   前記カウンタの値と前記第１のレジスタの値とを比較した結果、前記第１のレジスタの値が前記カウンタの値よりも大きい場合は、前記第２のレジスタの値をインクリメントし、
   前記第１のレジスタの値が前記カウンタの値よりも小さい場合は、前記第２のレジスタの値をデクリメントする手段を有することを特徴とする半導体集積回路装置。
4. 請求項１記載の半導体集積回路装置において、
   前記システムクロックの周波数は、前記画像表示用基準クロックの周波数よりも高いことを特徴とする半導体集積回路装置。
5. 請求項１記載の半導体集積回路装置において、
   前記画像表示用基準クロックはドットクロックであり、前記画像表示用同期信号は水平同期信号であることを特徴とする半導体集積回路装置。

Images