JP2007013057A - 成膜方法および半導体レーザ素子の電極形成方法 - Google Patents

Abstract

【課題】 被処理対象物に与えるダメージを抑え、かつ成膜速度の高い成膜方法、および格子欠陥の発生を抑制した半導体レーザ素子の電極形成方法を提供する。
【解決手段】 エアリッジ構造を有する半導体レーザ素子１のオーミックメタル層１１の積層方向Ｚの一方側の表面６６上に、高周波スパッタリングを用いてＲＦバリアメタル層１３を形成する。次にＲＦバリアメタル層１３の積層方向Ｚの一方側の表面６７上に、直流スパッタリングを用いてＤＣバリアメタル層１４を形成し、ＲＦバリアメタル層１３およびＤＣバリアメタル層１４から成るバリアメタル層を形成する。次にＤＣバリアメタル層１４の積層方向Ｚの一方側の表面７１上に、直流スパッタリングを用いてボンディングメタル層を形成し、バリアメタル層およびボンディングメタル層１５から成る第２電極１２を形成する。
【選択図】 図１

Description

本発明は、成膜方法および半導体レーザ素子の電極形成方法に関する。

被処理対象物の表面に薄膜を成膜する方法として、直流スパッタリングおよび高周波スパッタリングがある。この直流スパッタリングおよび高周波スパッタリングのうちのいずれか一方を用いてエアリッジ構造を有する半導体レーザ素子の電極を形成することができる（たとえば特許文献１参照）。

特開２００３−３１９０５号公報

高周波スパッタリングは、電極に印加する交流電圧の半周期の間だけしか成膜することができないなどの理由から、直流スパッタリングに比べると成膜速度が低くなる。したがって、高周波スパッタリングのみを用いて予め定める厚みの層を形成するには、多くの時間を要するという問題が生じる。

また直流スパッタリングは、高周波スパッタリングに比べて高密度のプラズマが成膜すべき被処理対象物付近に発生する。直流スパッタリングを行なうと、高密度かつ高温のプラズマが被処理対象物に接することによって被処理対象物が高温となり、被処理対象物に損傷を与えるという問題が生じる。たとえば高周波スパッタリングを用いて半導体レーザ素子の電極を形成する場合、高密度かつ高温のプラズマによって、半導体レーザ素子のクラッド層および活性層に損傷を与え、格子欠陥が生じる。半導体レーザ素子のクラッド層および活性層に格子欠陥が生じると、閾値電流が上昇したり、外部微分量子効率が低下したり、半導体レーザ素子の寿命が短くなったりするなど、半導体レーザ素子の特性に悪影響をもたらし、半導体レーザ素子の歩留りが低下するという問題が生じる。エアリッジ構造の半導体レーザ素子は、リッジの両側面に半導体結晶から成る層が無く、埋め込みリッジ構造の半導体レーザ素子に比べて電極と活性層とがより近接する構造を有する。したがって、エアリッジ構造を有する半導体レーザ素子の電極を直流スパッタリングによって形成する場合には、クラッド層および活性層は、埋め込みリッジ構造を有する半導体レーザ素子に比べてプラズマの影響をより受けることとなり、より格子欠陥が生じ、半導体レーザ素子の特性により悪影響を与えるという問題が生じる。

また放電を生じさせるための電極に印加する電圧を抑えることによって、プラズマの密度を低下させ、プラズマによって被処理対象物に与えるダメージを低減してスパッタリングを行なう方法も考えられるが、この場合には、成膜速度が低くなり、予め定める厚み層を形成するために、多くの時間を要するという問題が生じる。

したがって本発明の目的は、被処理対象物に与えるダメージを抑え、かつ成膜速度の高い成膜方法、および格子欠陥の発生を抑制した半導体レーザ素子の電極形成方法を提供することである。

本発明は、被処理対象物の一表面上に、高周波スパッタリングを用いて第１の成膜速度で第１スパッタリング層部分を形成し、
第１スパッタリング層部分の厚み方向一表面上に、直流スパッタリングを用いて第１の成膜速度よりも高い第２の成膜速度で前記第１スパッタリング層部分と同一成分の第２スパッタリング層部分を積層することによってスパッタリング層を形成することを特徴とする成膜方法である。

本発明に従えば、被処理対象物に接する第１スパッタリング層部分は、高周波スパッタリングを用いて形成される。高周波スパッタリングは、直流スパッタリングに比べて被処理対象物に与えるダメージが小さいので、第１スパッタリング層部分を形成するときに被処理対象物に与えるダメージを抑制することができる。また第１スパッタリング層部分は、第２スパッタリング層部分を形成するときに、被処理対象物がプラズマから受けるダメージを防ぐ保護層として機能する。これによって、第２スパッタリング層部分を直流スパッタリングを用いて形成しても、被処理対象物が受けるダメージを抑制することができる。

また、第２スパッタリング層部分は、直流スパッタリングを用いて第１の成膜速度よりも高い第２の成膜速度で作成されるので、第２スパッタリング層部分を高周波スパッタリングを用いて第１の成膜速度で形成するよりも、より早くスパッタリング層を形成することができる。

また本発明は、前記高周波スパッタリングでは、５００Ｗ以上かつ８００Ｗ未満の電力を電極に供給して、放電を生じさせることを特徴とする。

５００Ｗ未満の小さい電力を電極に供給して高周波スパッタリングを行なうと、プラズマが安定して発生せず、密度分布が不均一でかつ平均密度の小さいプラズマが発生する。したがって、５００Ｗ未満の小さい電力を電極に供給して高周波スパッタリングを行なうと、成膜速度が低くなり、かつ不均一な膜厚の第２スパッタリング層部分が形成される。また８００Ｗ以上の電力を電極に供給して高周波スパッタリングを行なうと、高周波スパッタリングといえども、被処理対象物に接するプラズマ密度が大きくなり、被処理対象物に与えるダメージが大きくなる。本発明に従えば、５００Ｗ以上かつ８００Ｗ未満の電力を電極に供給して放電を生じさせ、高周波スパッタリングを行なうので、成膜速度が高く、かつ被処理対象物に与えるダメージを抑制して第１スパッタリング層部分を形成することができる。

また本発明は、前記第１スパッタリング層部分は、５０ｎｍ以上かつ７０ｎｍ未満の厚みに形成されることを特徴とする。

第１スパッタリング層部分の厚さが薄く、５０ｎｍ未満であれば、第１スパッタリング層部分が被処理対象物の保護層として有効に機能せず、第２スパッタリング層部分を形成するときに、被処理対象物がダメージを受ける。また７０ｎｍ以上の厚さの第１スパッタリング層部分を高周波スパッタリングを用いて形成するには、多くの時間を要する。本発明に従えば、第１スパッタリング層部分は、５０ｎｍ以上かつ７０ｎｍ未満の厚みであるので、第２スパッタリング層部分を形成するときに被処理対象物の保護層として有効に機能し、被処理対象物に与えるダメージを抑制することができる。また、第１スパッタリング層部分を形成するために、それほど多くの時間を要しない。

また本発明は、前記直流スパッタリングでは、１０００Ｗ以上かつ２０００ｋＷ未満の電力を電極に供給して、放電を生じさせることを特徴とする。

１０００Ｗ未満の電力を電極に供給して放電を生じさせ、高周波スパッタリングを行う場合、成膜速度が低くなり、第２スパッタリング層部分を形成するために多くの時間を要する。また２０００ｋＷ以上の電力を電極に供給して放電を生じさせ、高周波スパッタリングを行う場合、第１スパッタリング層部分に接するプラズマの密度が高くなる。したがって、第１スパッタリング層部分の厚さが５０ｎｍ以上かつ７０ｎｍ未満の厚みであっても、第１スパッタリング層部分が被処理対象物の保護層として有効に機能せず、第２スパッタリング層部分を形成するときに、被処理対象物がダメージを受ける。本発明に従えば、１０００Ｗ以上かつ２０００ｋＷ未満の電力を電極に供給して、放電を生じさせ、直流スパッタリングを行なうので、成膜速度が高く、かつ被処理対象物に与えるダメージを抑制して第２スパッタリング層部分を形成することができる。

また本発明は、前記高周波スパッタリングでは、スパッタガスの圧力を０．３Ｐａ以上かつ０．７Ｐａ未満とすることを特徴とする。

高周波スパッタリングを行うときのスパッタガスの圧力が小さく、０．３Ｐａ未満であれば、放電が起こらず、プラズマが発生しないので、スパッタリングを行なうことができない。またスパッタガスの圧力が大きく、０．７Ｐａ以上であれば、スパッタガスによってスパッタされた粒子の平均自由行程が短くなり、スパッタされた粒子が被処理対象物に堆積する確率が低くなり、成膜速度が低くなる。本発明に従えば、スパッタガスの圧力を０.３Ｐａ以上かつ０．７Ｐａ未満で高周波スパッタリングを行なうので、成膜速度の高いスパッタリングを行なうことができる。

また本発明は、前記成膜方法を用いて、エアリッジ構造を有する半導体レーザ素子の電極を形成することを特徴とする半導体レーザ素子の電極形成方法である。

本発明に従えば、前述した成膜方法を用いてエアリッジ構造を有する半導体レーザ素子の電極を形成するので、高周波スパッタリングのみを用いて電極を形成するよりも、電極を形成するために要する時間を短くすることができる。また、直流スパッタリングのみを用いて電極を形成するよりも、電極を形成するときに発生する半導体レーザ素子の活性層およびクラッド層の格子欠陥を抑制することができる。これによって、格子欠陥の少ない活性層およびクラッド層を有するエアリッジ構造の半導体レーザ素子を作成することができる。

また本発明は、前記半導体レーザ素子は、複数の電極形成層から成る電極形成体を含んで構成され、
前記電極は、電極形成体を構成する複数の電極形成層のうちの、半導体レーザ素子の活性層に最も近接する電極形成層を構成し、
電極形成体を構成する複数の電極形成層のうちの、半導体レーザ素子の活性層に最も近接する電極形成層を除く残余の電極形成層を、直流スパッタリングを用いて形成することを特徴とする。

本発明に従えば、電極形成体を形成するときに、活性層およびクラッド層に最もダメージを与えることとなる活性層に最も近接する電極形成層を前述した成膜方法を用いて形成するので、電極形成体を形成するときに発生する活性層およびクラッド層の格子欠陥を抑制することができる。また前述した成膜方法を用いて形成される電極形成層は、他の電極形成層を形成するときに、活性層およびクラッド層がプラズマから受けるダメージを防ぐ保護層として機能する。これによって、電極形成体を構成する複数の電極形成層のうちの、半導体レーザ素子の活性層に最も近接する電極形成層を除く残余の層を直流スパッタリングを用いて形成しても、活性層およびクラッド層は、ダメージを受けない。

また、電極形成体を構成する複数の電極形成層のうちの、半導体レーザ素子の活性層に最も近接する電極形成層を除く残余の層を、直流スパッタリングを用いて形成するので、これらの層を高周波スパッタリングを用いて形成するよりも、より早く電極形成体を形成することができる。

本発明によれば、第１スパッタリング層部分を高周波スパッタリングを用いて形成するので、被処理対象物に与えるダメージを抑制して、第１および第２スパッタリング層部分から成るスパッタリング層を形成することができる。また、スパッタリング層を、成膜速度が異なる高周波スパッタリングおよび直流スパッタリングを用いて形成するので、高周波スパッタリングのみを用いてスパッタリング層を形成する場合に比べて、短時間でスパッタリング層を形成することができる。

また本発明によれば、５００Ｗ以上かつ８００Ｗ未満の電力を電極に供給して放電を生じさせ、高周波スパッタリングを行なうので、成膜速度が高くなり、かつ被処理対象物に与えるダメージを抑制して第１スパッタリング層部分を形成することができる。

また本発明によれば、第１スパッタリング層部分は、５０ｎｍ以上かつ７０ｎｍ未満の厚みであるので、第２スパッタリング層部分を形成するときに被処理対象物の保護層として有効に機能し、被処理対象物に与えるダメージを抑制することができる。また短時間で第１スパッタリング層部分を形成することができる。

また本発明によれば、１０００Ｗ以上かつ２０００ｋＷ未満の電力を電極に供給して、放電を生じさせ、直流スパッタリングを行なうので、被処理対象物に与えるダメージを抑制して、短時間で第２スパッタリング層部分を形成することができる。

また本発明によれば、スパッタガスの圧力を０.３Ｐａ以上かつ０．７Ｐａ未満で高周波スパッタリングを行なうので、短時間で第１スパッタリング層部分を形成することができる。

また本発明によれば、前述した成膜方法を用いてエアリッジ構造を有する半導体レーザ素子の電極を形成するので、短時間で電極を形成することができる。また格子欠陥の少ない活性層およびクラッド層を有するエアリッジ構造の半導体レーザ素子を作成することができる。これによって、閾値電流が小さく、外部微分量子効率が高く、かつ素子寿命の長い特性の良い半導体レーザ素子を作成することができる。

また本発明によれば、複数の電極形成層のうちの半導体レーザ素子に最も近接する電極形成層のみを、前述した成膜方法を用いて形成するので、電極形成体を形成する時間を短縮することができ、かつ特性の良い半導体レーザ素子を作成することができる。

図１は、本発明の実施の形態の成膜方法および半導体レーザ素子の電極形成方法を用いて作成した半導体レーザ素子１の構造を模式的に示す斜視図である。半導体レーザ素子１は、第１電極２、基板３、バッファ層４、ｎ型クラッド層５、活性層６、ｐ型クラッド層７、通電容易層８、キャップ層９、電流ブロック層１０、オーミックメタル層１１、および電極形成体である第２電極１２を含んで構成される。半導体レーザ素子１は、エアリッジ構造を有する。

第２電極１２は、第１スパッタリング層部分であるＲＦバリアメタル層１３、第２スパッタリング層部分であるＤＣバリアメタル層１４、およびボンディングメタル層１５を含んで構成される。以後ＲＦバリアメタル層１３とＤＣバリアメタル層１４とを合わせてバリアメタル層と記載する場合がある。従来の技術では、バリアメタル層を高周波（Radio
Frequency：略称ＲＦ）スパッタリングおよび直流（Direct Current：略称ＤＣ）スパッタリングのうちのいずれか一方によって形成していたが、本実施の形態では、バリアメタル層をＲＦスパッタリングおよびＤＣスパッタリングの両方を用いて形成する。具体的には、ＲＦバリアメタル層１３をＲＦスパッタリングを用いて形成し、ＤＣバリアメタル層１４をＤＣスパッタリングを用いて形成する。

図２は、半導体レーザ素子１を作成する流れを表すフローチャートである。半導体レーザ素子１は、実際には半導体レーザ素子１の元となる複数の半導体レーザ前駆体１６から成る半導体ウェハを作成し、この半導体ウェハを劈開することによって作成されるが、以後説明の便宜のために、１つの半導体レーザ前駆体１６が劈開された後の状態を仮想して、半導体レーザ素子１を作成する行程について説明する。

図３は、ステップｓ７終了後の半導体レーザ前駆体１６を模式的に示す斜視図である。半導体レーザ素子１の作成を開始すると、ステップｓ０からステップｓ１に移る。

ステップｓ１では、ｎ型ＧａＡｓから成る基板３の厚み方向一表面１７上に、有機金属気相成長（Metal Organic Chemical Vapor Deposition：略称ＭＯＣＶＤ）法によって、予め定める第１の厚みｈ１のバッファ層４を積層する。バッファ層４は、たとえばＳｉをドーピングしたｎ型ＧａＡｓから成る。予め定める第１の厚みｈ１は、２５０ｎｍに選ばれる。以後、バッファ層４が積層される方向を、積層方向Ｚと記載する場合がある。バッファ層４は、基板３とｎ型クラッド層５との格子不整合を緩和する機能を有する。次にステップｓ２に移る。

ステップｓ２では、バッファ層４の積層方向Ｚの一表面２１上に、ＭＯＣＶＤ法によって、予め定める第２の厚みｈ２のｎ型クラッド層５を積層する。ｎ型クラッド層５は、たとえばＳｉをドーピングしたｎ型Ｉｎ_０．５（Ｇａ_０．３Ａｌ_０．７）_０．５Ｐから成る。ドーピングしたＳｉの濃度は、３×１０^１７〜４×１０^１７ｃｍ^−３に選ばれる。また第２の厚みｈ２は、２．２μｍに選ばれる。ｎ型クラッド層５は、キャリア電子と光とを活性層６に閉じ込める機能を有する。次にステップｓ３に移る。

図４は、活性層６を模式的に示す正面図である。ステップｓ３では、ｎ型クラッド層５の厚み方向Ｚの一表面２２上に、予め定める第３の厚みｈ３の活性層６を積層する。活性層６は、第１光ガイド層２３、多重量子井戸（Multi Quantum Well：略称ＭＱＷ）活性層２４、および第２光ガイド層２５を含んで構成される。まずｎ型クラッド層５の積層方向Ｚの一表面２２上に、ＭＯＣＶＤ法によって、Ｉｎ_０．５（Ｇａ_０．５Ａｌ_０．５）_０．５Ｐから成る予め定める第４の厚みｈ４の第１光ガイド層２３を積層する。次に、第１光ガイド層２３の積層方向Ｚの一表面３１上に、ＭＯＣＶＤ法によって、ＭＱＷ活性層２４を積層する。ＭＱＷ活性層２４は、Ｉｎ_０．６５Ｇａ_０．３５Ｐから成る予め定める第５の厚みｈ５の井戸層２７と、Ｉｎ_０．５（Ｇａ_０．５Ａｌ_０．５）_０．５Ｐから成る予め定める第６の厚みｈ６の障壁層２６とが複数層交互に積層されて形成される。次に、ＭＱＷ活性層２４の積層方向Ｚの一表面３２上に、ＭＯＣＶＤ法によって、Ｉｎ_０．５（Ｇａ_０．５Ａｌ_０．５）_０．５Ｐから成る予め定める第７の厚みｈ７の第２光ガイド層２５を積層する。第１光ガイド層２３および第２光ガイド層２５は、光を活性層６に閉じ込める機能を有する。また、井戸層２７および障壁層２６は、キャリア電子をＭＱＷ活性層２４に閉じ込める機能を有する。予め定める第３の厚みｈ３は、１４０ｎｍに選ばれる。予め定める第４の厚みｈ４および第７の厚みｈ７は、５０ｎｍに選ばれる。予め定める第５の厚みｈ５は、５ｎｍに選ばれる。予め定める第６の厚みｈ６は、６ｎｍに選ばれる。次にステップｓ４に移る。

ステップｓ４では、活性層６の積層方向Ｚの一表面３３上に、ＭＯＣＶＤ法によって、予め定める第８の厚みｈ８のｐ型クラッド層７を積層する。ｐ型クラッド層７は、たとえばＺｎをドーピングしたｐ型Ｉｎ_０．５（Ｇａ_０．３Ａｌ_０．７）_０．５Ｐから成る。ドーピングしたＺｎの濃度は、９×１０^１７ｃｍ^−３に選ばれる。予め定める第８の厚みｈ８は、１．５μｍに選ばれる。ｐ型クラッド層７は、ｎ型クラッド層５と同様に、キャリア電子と光とを活性層６に閉じ込める機能を有する。次にステップｓ５に移る。

ステップｓ５では、ｐ型クラッド層７の積層方向Ｚの一表面３４上に、ＭＯＣＶＤ法によって、予め定める第９の厚みｈ９の通電容易層８を積層する。通電容易層８は、たとえばＺｎをドーピングしたp型Ｉｎ_０．５Ｇａ_０．５Ｐから成る。予め定める第９の厚みｈ９は、５０ｎｍに選ばれる。通電容易層８のバンドギャップは、ｐ型クラッド層７のバンドギャップとキャップ層９のバンドギャップの中間に選ばれ、通電を容易にする機能を有する。予め定める第９の厚みｈ９は、５０ｎｍに選ばれる。次にステップ６に移る。

ステップｓ６では、通電容易層８の積層方向Ｚの一表面３５上に、ＭＯＣＶＤ法によって、第１０の厚みｈ１０のキャップ層９を積層する。キャップ層９は、たとえばＺｎをドーピングしたｐ型ＧａＡｓから成る。予め定める第１０の厚みｈ１０は、０．５μｍに選ばれる。キャップ層９のバンドギャップの大きさは、通電容易層８のバンドギャップよりも大きいので、キャップ層９は、キャリア電子が逆流するのを防ぎ、キャリア電子を活性層６に閉じ込める機能を有する。次にステップｓ７に移る。

ステップｓ７では、キャップ層９の積層方向Ｚの一表面３６上に、フォトリソグラフィによって、感光性樹脂から成る予め定める第１１の厚みｈ１１のストライプ状の窓領域形成用マスク層３７を形成する。

半導体レーザ前駆体１６を劈開して得られる４つの面のうち、レーザ光が出射する１対の対向する面を第１出射面４１および第２出射面４２とそれぞれ記載する。第１出射面４１と第２出射面４２とは平行である。また、半導体レーザ前駆体１６を劈開して得られる４つの面のうち、第１出射面４１および第２出射面４２に垂直な１対の対向する面を第１側面４３および第２側面４４とそれぞれ記載する。第１側面４３と第２側面４４とは、平行である。また、第１出射面４１、第２出射面４２、第１側面４３および第２側面４４は、それぞれ積層方向Ｚに平行である。第１出射面４１および第２出射面４２に垂直な方向を、縦方向Ｘと記載する。また第１側面４３および第２側面４４に垂直な方向を、横方向Ｙと記載する。

窓領域形成用マスク層３７は、第１出射面４１を含む仮想平面と第２出射面４２を含む仮想平面との間に、第１側面４３から第２側面４４にわたって延びる。また窓領域形成用マスク層３７の縦方向Ｘに垂直な一方の側面４５は、第１出射面４１から予め定める第１の幅Ｗ１離間し、窓領域形成用マスク層３７の縦方向Ｘに垂直な他方の側面４７は、第２出射面４２から予め定める第１の幅Ｗ１離間する。予め定める第１の幅Ｗ１は、２０μｍに選ばれる。予め定める第１１の厚みｈ１１は、３．０μｍに選ばれる。次にステップｓ８に移る。

図５は、ステップｓ９終了後の半導体レーザ前駆体１６を模式的に示す斜視図である。ステップｓ８では、まずたとえばＲＦスパッタリングを用いて、窓領域形成用マスク層３７の積層方向Ｚの一表面４７上と、キャップ層９の積層方向Ｚの一表面３６のうち、窓領域形成用マスク層３７に接する部分を除く残余の表面３６上とにＺｎＯから成るＺｎＯ膜を形成する。次にフォトリソグラフィによって、ＺｎＯ膜のうち、窓領域形成用マスク層３７の積層方向Ｚの一表面３６上に形成されている部分をレジスト剥離液などによって除去する。すなわちＺｎＯ層は、第１出射面４１を含む仮想平面と窓領域形成用マスク層３７の縦方向Ｘの一方の側面４５を含む仮想平面との間、および第２出射面４２を含む仮想平面と窓領域形成用マスク層３７の縦方向Ｘの他方の側面４６を含む仮想平面との間に形成される。次にステップｓ９に移る。

ステップｓ９では、半導体レーザ前駆体１６にアニール処理を行い、ＺｎＯ膜を拡散源としてＺｎをｎ型クラッド層５の途中まで拡散させ、窓領域５１を形成する。具体的には、半導体レーザ前駆体１６の雰囲気の温度を、予め定める第１の温度Ｔ１とし、予め定める第１の時間Ｊ１アニール処理を行う。予め定める第１の温度Ｔ１は、４８０°〜５５０°に選ばれ、予め定める第１の時間Ｊ１は、約２時間に選ばれる。アニール処理は、少なくともＺｎが活性層６まで拡散されるまで行なう必要がある。窓領域５１は、Ｚｎが拡散された領域、すなわちキャップ層９、通電容易層８、ｐ型クラッド層７、活性層６、およびｎ型クラッド層５の途中までの各層の、縦方向Ｘの両端部によって構成される。活性層６の縦方向Ｘの両端部にＺｎを拡散することによって、活性層６の縦方向Ｘの両端部の結晶構造が乱され、活性層６の縦方向Ｘの両端部のバンドギャップの大きさが、活性層６の縦方向Ｘの中央部のバンドギャップの大きさに比べて大きくなる。したがって活性層６の縦方向Ｘの両端部は、レーザ光を吸収し難い構造となる。これによって、第１出射面４１および第２出射面４２の光学的端面破壊（Catastrophic Optical Damage：略称ＣＯＤ）を抑制する。次にステップｓ１０に移る。

ステップｓ１０では、たとえばウェットエッチングによって窓領域形成用マスク層３７およびＺｎＯ膜を除去してキャップ層９を露出させる。窓領域形成用マスク層３７およびＺｎＯ膜をウェットエッチングによって除去するとしたけれども、ドライエッチングによって除去してもよい。次にステップｓ１１に移る。

図６は、ステップｓ１１終了後の半導体レーザ前駆体１６を模式的に示す斜視図である。ステップｓ１１では、化学気相成長（Chemical Vapor Deposition：略称ＣＶＤ）法およびフォトリソグラフィによって、キャップ層９の積層方向Ｚの一表面３６上にＳｉＯ_２から成る予め定める第１２の厚みｈ１２のリッジ形成用マスク層５２を形成する。リッジ形成用マスク層５２は、第１側面４３と第２側面４４との中間に、第１出射面４１から第２出射面４２にわたって延び、その横方向Ｙの幅は、予め定める第２の幅Ｗ２である。第１側面４３と第２側面４４との中間とは、具体的には、第１側面４３と第２側面４４との中央部である。予め定める第１２の厚みｈ１２は、２００ｎｍに選ばれ、予め定める第２の幅Ｗ２は、２．０μｍに選ばれる。次にステップｓ１２に移る。

図７は、ステップｓ１２終了後の半導体レーザ前駆体１６を模式的に示す斜視図である。ステップｓ１２では、リッジ形成用マスク層５２をマスクとしてたとえばドライエッチングを行い、積層方向Ｚの一方側から、キャップ層９、通電容易層８、およびｐ型クラッド層７の一部をこの順に除去する。これによって、第１側面４３および第２側面４４の中間に、第１出射面４１から第２出射面４２にわたって延び、横方向Ｙの幅が予め定める第３の幅Ｗ３、積層方向Ｚの厚みが予め定める第１３の厚みｈ１３のストライプ状のリッジが形成される。第１側面４３および第２側面４４の中間とは、具体的には、第１側面４３および第２側面４４の中央部である。予め定める第３の幅Ｗ３は、リッジ形成用マスク層の予め定める第２の幅Ｗ２とほぼ等しく、約２．０μｍに選ばれる。予め定める第１３の厚みｈ１３は、約１．５μｍに選ばれる。次にステップｓ１３に移る。

図８は、ステップｓ１３終了後の半導体レーザ前駆体１６を模式的に示す斜視図である。ステップｓ１３では、たとえばウェットエッチングによって、リッジ形成用マスク層５２を除去する。リッジ形成用マスク層５２をウェットエッチングによって除去するとしたけれども、たとえばドライエッチングによって除去してもよい。次にステップｓ１４に移る。

図９は、ステップｓ１５終了後の半導体レーザ前駆体１６を模式的に示す斜視図である。ステップｓ１４では、まずＣＶＤ法によって、半導体レーザ前駆体１６の積層方向Ｚの一方側から、ＳｉＯ_２から成る予め定める第１４の厚みｈ１４の誘電体膜を成膜して、電流ブロック層１０を形成する。予め定める第１４の厚みｈ１４は、約２００ｎｍに選ばれる。この電流ブロック層１０は、抵抗率が高く、キャリア電子を通過させない機能を有する。電流ブロック層１０は、ＳｉＯ_２から成るとしたけれども、抵抗率の高いＳｉＮなどによって形成されてもよい。次にステップｓ１５に移る。

ステップｓ１５では、キャップ層９の積層方向Ｚの一表面３６上に形成された電流ブロック層１０の一部をたとえばウェットエッチングにより除去して開口部５８を形成し、キャップ層９の一部を露出させる。具体的には、フォトリソグラフィによって、電流ブロック層１０の積層方向Ｚの一方側の表面５３上に、レジスト層を形成し、次にキャップ層９の積層方向Ｚの一表面３６上のレジスト層に、第１側面４３と第２側面との中間に縦方向Ｘに延びる幅１．５μｍの開口を形成する。第１側面４３と第２側面との中間とは、具体的には、第１側面４３と第２側面との中央部である。レジスト層に開口を形成するときには、レジスト層の縦方向Ｘの両端部を除去せずに残しておく。このようにして開口が形成されたレジスト層をマスクとして、たとえばウェットエッチングによって、キャップ層９の積層方向Ｚの一表面３６上に形成された電流ブロック層１０の一部を除去して、キャップ層９を露出させ、開口部５８を形成する。レジスト層の縦方向Ｘの両端部は、除去されずに残されているので、キャップ層９の積層方向Ｚの一表面３６上に形成された電流ブロック層１０のうち、縦方向Ｘの両端部５４は、エッチングされずに残る。次にレジスト層をたとえばウェットエッチングによって除去する。このようにキャップ層９の縦方向Ｘの両端部の表面３６上に電流ブロック層１０が形成されているので、半導体レーザ素子１に電流を注入しても、窓領域５１には電流が流れず、活性層６の縦方向Ｘの両端部には、キャリア電子が注入されにくくなる。したがって活性層６の縦方向Ｘの両端部では、ホールと電子との結合が生じにくくなり、光強度が、活性層６の縦方向Ｘの中央部に比べて弱くなり、ＣＯＤを抑制することができる。次にステップｓ１６に移る。

図１０は、ステップｓ１６終了後の半導体レーザ前駆体１６を模式的に示す斜視図である。ステップｓ１６では、電流ブロック層１０の積層方向Ｚの一方側の表面５３上、および電流ブロック層１０から露出するキャップ層９の積層方向Ｚの一表面３６上に、蒸着法によって、ＡｕＺｎから成る予め定める第１５の厚みｈ１５のオーミックメタル層１１を形成する。予め定める第１５の厚みｈ１５は、３０〜５０ｎｍに選ばれる。オーミックメタル層１１を電流ブロック層１０と第２電極１２との間に形成することによって、半導体レーザ素子１に加える電圧と電流との関係を表す電圧―電流特性が直線性を示す。オーミックメタル層１１は、ＡｕＺｎから成るとしたけれども、電圧―電流特性が直線性を示すようになる物質であればよく、ＡｕＢｅなどによって形成されてもよい。次にステップｓ１７に移る。

図１１は、ステップｓ１７終了後の半導体レーザ前駆体１６を模式的に示す図である。図１２は、スパッタリング装置５５を模式的に示す図である。ステップｓ１７では、被処理対象物である半導体レーザ前駆体１６に、ＲＦスパッタリングを行なう。スパッタリング装置５５は、電源部５６、スパッタ室５７、Ａｒガス導入部６１、排気部６２、第１電極部６３、および第２電極部６４を含んで構成される。

排気部６２は、スパッタ室５７内のガスを排出する。Ａｒガス導入部６１は、スパッタ室５７内にスパッタガスであるＡｒガスを導入する。スパッタ室５７内には、第１電極部６３と第２電極部６４とが対向して配置される。第１電極部６３は、電気的に接地される。第２電極部６４は、電源部５６に電気的に接続される。半導体レーザ前駆体１６とＭｏから成るターゲット６５とは、対向して配置される。半導体レーザ前駆体１６は、具体的には第１電極部６３の積層方向Ｚの一方側の表面部に設けられ、第１電極部６３に電気的に接続される。ターゲット６５は、具体的には第２電極部６４の積層方向Ｚの他方側の表面部に設けられ、第２電極部６４に電気的に接続される。電源部５６は、直流電源および交流電源を含んで構成され、第１電極部６３および第２電極部６４に、直流電力および交流電力のいずれか一方を選択的に供給する。交流電力の周波数は、電波法で定められた工業バンドの周波数１３．５６ＭＨｚである。ターゲット６５と半導体レーザ前駆体１６との間隔は、小さいほど成膜速度が高くなるが、形成される膜の膜厚が均一でなくなる。またターゲット６５と半導体レーザ前駆体１６との間隔は、大きいほど形成される膜の膜厚が均一となるが、成膜速度が低くなる。したがって、ターゲット６５と半導体レーザ前駆体１６との間隔は、成膜速度と膜厚の均一性との兼ね合いから、成膜速度が高くかつ膜厚が均一となる間隔に選ばれる。ターゲット６５と半導体レーザ前駆体１６との間隔は、たとえば５０ｎｍ〜１００ｎｍに選ばれる。

ステップｓ１７では、まず排気部６２によってスパッタ室５７内のガスを排出してスパッタ室５７内を真空にし、次にＡｒガス導入部６１からＡｒガスを導入して、スパッタ室５７内のＡｒガスの圧力を、予め定める第１の圧力Ｐ１にする。予め定める第１の圧力Ｐ１は、０．３Ｐａ以上かつ０．７Ｐａ未満に選ばれる。好ましくは、予め定める第１の圧力Ｐ１は、０．５Ｐａ以上かつ０．７Ｐａ未満に選ばれる。次に、交流電源によって電源部５６から第１電極部６３および第２電極部６４に、高周波の予め定める第１の電力ＰＷ１を予め定める第２の時間Ｊ２供給してＲＦスパッタリングを行なう。予め定める第１の電力ＰＷ１は、５００Ｗ以上かつ８００Ｗ未満に選ばれる。これによって、オーミックメタル層１１の積層方向Ｚの一方側の表面６６上に、Ｍｏから成る第１６の厚みｈ１６のＲＦバリアメタル層１３が形成される。ＲＦバリアメタル層１３の第１の成膜速度は、０．１ｎｍ／ｓｅｃ〜０．３ｎｍ／ｓｅｃである。予め定める第１６の厚みｈ１６は、５０ｎｍ以上かつ７０ｎｍ未満に選ばれる。ＲＦバリアメタル層１３は、Ｍｏから成るとしたけれども、Ｔｉ、ＴｉＷ，およびＴｉＮなどによって形成されてもよい。次にステップｓ１８に移る。

図１３は、ステップｓ１８終了後の半導体レーザ前駆体１６を模式的に示す斜視図である。ステップｓ１８では、ＲＦスパッタリングに引き続き、ＤＣスパッタリングを行なう。まずＡｒガス導入部６１からＡｒガスを導入し、スパッタ室５７内のＡｒガスの圧力を、予め定める第２の圧力Ｐ２にする。予め定める第２の圧力Ｐ２は、０．３Ｐａ以上かつ０．７Ｐａ未満に選ばれる。次に、直流電源によって電源部５６から第１電極部６３および第２電極部６４に、直流の予め定める第２の電力ＰＷ２を予め定める第３の時間Ｊ３供給してＤＣスパッタリングを行なう。予め定める第２の電力ＰＷ２は、ＲＦスパッタリングの成膜速度よりも高い成膜速度とするために、１０００Ｗ以上かつ２０００ｋＷ未満に選ばれる。これによって、ＲＦバリアメタル層１３の積層方向Ｚの一方側の表面６７上に、Ｍｏから成る第１７の厚みｈ１７のＤＣバリアメタル層１４が形成される。ＤＣバリアメタル層１４の第２の成膜速度は、第１の成膜速度よりも高く、１０ｎｍ／ｓｅｃ〜３０ｎｍ／ｓｅｃである。予め定める第１７の厚みｈ１７は、３０ｎｍ以上かつ２００ｎｍ未満に選ばれる。ＤＣバリアメタル層１４は、Ｍｏから成るとしたけれども、Ｔｉ、ＴｉＷ，およびＴｉＮなどによって形成されてもよい。バリアメタル層は、第２電極１２を半田によってサブマウントに接合するときに、積層方向Ｚの一方側から進行する半田と第２電極１２との合金化の反応を阻止する機能を有する。次にステップｓ１９に移る。

図１４は、ステップｓ１９終了後の半導体レーザ前駆体１６を模式的に示す斜視図である。ステップｓ１９では、ＤＣスパッタリングによって、ＤＣバリアメタル層１４の積層方向Ｚの一方側の表面７１上に、たとえばＡｕから成る予め定める第１８の厚みｈ１８のボンディングメタル層１５を形成する。具体的には、予め定める第２の圧力Ｐ２のＡｒガスの雰囲気下で、直流の予め定める第２の電力ＰＷ２を予め定める時間供給することによって、ＤＣスパッタリングを行なう。ボンディングメタル層１５は、サブマウントに半田によって接合される。予め定める第１８の厚みｈ１８は、１００ｎｍ以上かつ５．０μｍ未満に選ばれる。ボンディングメタル層１５は、ＤＣスパッタリングによって形成されるとしたけれども、メッキ法によって形成されてもよい。次にステップｓ２０に移る。

図１５は、ステップｓ２０終了後の半導体レーザ前駆体１６を模式的に示す断面図である。ステップｓ２０では、基板３を、積層方向Ｚの他方側から研磨して、予め定める第１９の厚みｈ１９にする。予め定める第１９の厚みｈ１９は、５０μｍ以上かつ１２０μｍ未満に選ばれる。次にステップｓ２１に移る。

ステップｓ２１では、基板の積層方向Ｚの他表面７２上に、メッキ法によって、たとえばＡｕから成る第２０の厚みｈ２０の第１電極２を形成する。予め定める第２０の厚みｈ２０は、３００ｎｍ以上かつ５μｍ未満に選ばれる。次にステップｓ２２に移る。

ステップｓ２２では、複数の半導体レーザ前駆体１６が形成された半導体ウェハに、第１側面４３を含む仮想平面および第２側面４４を含む仮想平面に沿って、予め定める第４の幅Ｗ４の間隔をあけてけがきを入れ、第１出射面４１を含む仮想平面および第２出射面４２を含む仮想平面に沿って、予め定める第５の幅Ｗ５の間隔をあけてけがきを入れた後に劈開する。これによって半導体レーザ素子１が形成される。予め定める第４の幅Ｗ４は、２００μｍ〜４００μｍに選ばれる。予め定める第５の幅Ｗ５は、１２００μｍに選ばれる。次にステップｓ２３に移り、半導体レーザ素子１の形成行程を終了する。

以上述べたように、バリアメタル層のうちのＲＦバリアメタル層１３は、ＲＦスパッタリングによって形成され、ＤＣバリアメタル層１４は、ＲＦスパッタリング速度よりも高いＤＣスパッタリングによって作成される。

従来の技術では、バリアメタル層を、ＤＣスパッタリングおよびＲＦスパッタリングのうちのいずれか一方のみを用いて作成していた。バリアメタル層をＤＣスパッタリングのみによって作成する場合、高密度かつ高温のプラズマによってｐ型クラッド層７および活性層６に損傷を与え、格子欠陥が生じるおそれがあるので、第１電極部６３および第２電極部６４に供給する電力を低く抑える必要があり、たとえば１００〜２００Ｗの電力を供給してＤＣスパッタリングをおこなっていた。第１電極部６３および第２電極部６４に供給する電力を低く抑えてＤＣスパッタリングを行なうと、成膜速度が低くなり、バリアメタル層を形成するために要する時間が長くなる。たとえば、まずｐ型クラッド層７および活性層６に損傷を与えない程度の低い電力でＤＣスパッタリングを行い、次に高電力でＤＣスパッタリングを行ってバリアメタル層を形成することも考えられるが、この場合であっても、本発明の成膜方法を用いた方がより短い時間でバリアメタル層を形成することができる。

またバリアメタル層を第１電極部６３および第２電極部６４に５００〜８００Ｗの高周波電流を供給して、ＲＦスパッタリングのみによって作成すると、ＤＣスパッタリングを用いてバリアメタル層を形成するよりも、バリアメタル層を形成するために要する時間が長くなる。

本実施の形態では、まずＲＦバリアメタル層１３を形成した後にＤＣバリアメタル層１４をＤＣスパッタリングによって形成するので、ＲＦバリアメタル層１３がｐ型クラッド層７および活性層６を保護する保護層として働き、ｐ型クラッド層７および活性層６に与える損傷を抑えて、バリアメタル層を形成することができる。これによって、半導体レーザ素子１を作成する途中で発生するｐ型クラッド層７および活性層６に生じる格子欠陥を抑制することができる。格子欠陥の発生を抑制することができるので、閾値電流が小さく、外部微分量子効率が高く、かつ素子寿命の長い特性の良い半導体レーザ素子１を作成することができる。

また、ＤＣバリアメタル層１４を、ＲＦスパッタリングよりも成膜速度の高いＤＣスパッタリングによって形成するので、前述した従来の方法でバリアメタル層を形成するよりも、短い時間でバリアメタル層を形成することができる。これによって、半導体レーザ素子１を作成するために要する時間を短くすることができ、生産性を向上することができる。

具体的には、ｐ型クラッド層７および活性層６に損傷を与えないように、ＤＣスパッタリングのみによってバリアメタル層を形成した場合、１時間〜２時間要する。また、ｐ型クラッド層７および活性層６に損傷を与えないように、ＲＦスパッタリングのみによってバリアメタル層を形成した場合、２時間〜４時間要する。本発明の実施の形態の成膜方法を用いると、ｐ型クラッド層７および活性層６に損傷を与えずに、１０分〜３０分でバリアメタル層を形成することができ、半導体レーザ素子１の生産性を向上することができる。

またＲＦバリアメタル層１３の厚みは、第１６の厚みｈ１６であり、５０ｎｍ以上かつ７０ｎｍ未満に選ばれる。第１６の厚みｈ１６が、５０ｎｍ未満であれば、ＤＣバリアメタル層１４を作成するときに、ＲＦバリアメタル層１３がｐ型クラッド層７および活性層６を保護する機能が有効に機能せず、ｐ型クラッド層７および活性層６に格子欠陥が生じるおそれがある。また７０ｎｍ以上のＲＦバリアメタル層１３を、ＲＦスパッタリングによって形成するには、多くの時間を要する。本実施の形態では、第１６の厚みｈ１６のＲＦバリアメタル層１３を形成するので、ＲＦバリアメタル層１３は、ｐ型クラッド層７および活性層６を保護する層として有効に機能し、格子欠陥の少ない半導体レーザ素子１を形成することができ、かつ短い時間でＲＦバリアメタル層１３を形成することができる。これによって、特性の良い半導体レーザ素子１を作成することができ、かつ生産性を向上することができる。

また、ステップｓ１７において、５００Ｗ以上かつ８００Ｗ未満の電力を第１電極部６３および第２電極部６４に供給して、高周波スパッタリングを行なうことによってＲＦバリアメタル層１３を形成する。５００Ｗ未満の電力を第１電極部６３および第２電極部６４に供給する場合、安定してプラズマが発生せず、プラズマ密度が不均一となり、ＲＦバリアメタル層１３の厚みが不均一となり、かつ成膜速度も低くなる。また８００Ｗ以上の電力を第１電極部６３および第２電極部６４に供給してＲＦスパッタリングを行なうと、ＲＦスパッタリングといえども、半導体レーザ前駆体１６に、高温かつ高密度のプラズマが接することとなり、ｐ型クラッド層７および活性層６に損傷を与えることとなる。本実施の形態では、５００Ｗ以上かつ８００Ｗ未満の電力を第１電極部６３および第２電極部６４に供給して、高周波スパッタリングを行なうので、格子欠陥の少ない半導体レーザ素子１を形成することができ、かつ短い時間でＲＦバリアメタル層１３を形成することができる。これによって、特性の良い半導体レーザ素子１を作成することができ、かつ生産性を向上することができる。

またステップｓ１７において、スパッタガスであるＡｒガスの圧力が、０．３Ｐａ以上かつ０．７Ｐａ未満の雰囲気下でＲＦスパッタリングを行なう。Ａｒガスの圧力が０．３Ｐａ未満であれば、第１電極部６３と第２電極部６４との間に電圧を印加しても放電が発生せず、ＲＦスパッタリングを行なうことができなくなる。またＡｒガスの圧力が０．７Ｐａ以上であれば、スパッタ粒子の平均自由行程が小さくなり、成膜速度が低くなる。本実施の形態では、スパッタガスであるＡｒガスの圧力が、０．３Ｐａ以上かつ０．７Ｐａ未満の雰囲気下でＲＦスパッタリングを行なうので、短い時間で確実にＲＦバリアメタル層１３を形成することができる。また、Ａｒガスの圧力が０．３Ｐａ以上かつ０．５Ｐａ未満であれば、スパッタ粒子の平均自由行程が大きくなり、ＲＦバリアメタル層１３の膜厚の均一性が低下する。したがって好ましくは０．５Ｐａ以上かつ０．７Ｐａ未満のＡｒガスの圧力の雰囲気下でＲＦスパッタリングを行なうと、均一な膜厚のＲＦバリアメタル層１３を、短時間で形成することができる。

また、ステップｓ１８において、１０００Ｗ以上かつ２０００ｋＷ未満の電力を第１電極部６３および第２電極部６４に供給して、直流スパッタリングを行なうことによってＤＣバリアメタル層１４を形成する。１０００Ｗ未満の電力を第１電極部６３および第２電極部６４に供給してＤＣスパッタリングを行なうと、成膜速度が、ＲＦスパッタリングよりも低くなり、バリアメタル層を形成するのに多くの時間を要する。また２０００ｋＷ以上の電力を第１電極部６３および第２電極部６４に供給してＤＣスパッタリングを行なうと、ＲＦバリアメタル層１３がｐ型クラッド層７および活性層６を保護する機能を有するといえども、ｐ型クラッド層７および活性層６に与える損傷が大きくなり、格子欠陥が生じる。本実施の形態では、１０００Ｗ以上かつ２０００ｋＷ未満の電力を第１電極部６３および第２電極部６４に供給して、直流スパッタリングを行なうことによってＤＣバリアメタル層１４を形成するので、格子欠陥の少ない半導体レーザ素子１を形成することができ、かつ短い時間でＤＣバリアメタル層１４を形成することができる。これによって、特性の良い半導体レーザ素子１を作成することができ、かつ生産性を向上することができる。

また、本実施の形態では、第２電極１２のうち、ｐ型クラッド層７および活性層６に最も近接するバリアメタル層を、ＲＦスパッタリングおよびＤＣスパッタリングの両方を用いて作成し、ボンディングメタル層１５についてはＤＣスパッタリングのみを用いて作成する。層を形成するときに、ｐ型クラッド層７および活性層６に損傷を与えないボンディングメタル層１５を、成膜速度の高いＤＣスパッタリングを用いて形成するので、短時間で第２電極１２を形成することができる。

また本実施の形態では、ＲＦバリアメタル層１３をＲＦスパッタリングを用いて形成するとしたけれども、ＲＦマグネトロンスパッタリングを用いて形成してもよい。またＤＣバリアメタル層１４をＤＣスパッタリングを用いて形成するとしたけれども、ＤＣマグネトロンスパッタリングを用いて形成してもよい。

本実施の形態では、エアリッジ構造を有する半導体レーザ素子１のバリアメタル層を、ＲＦスパッタリングおよびＤＣスパッタリングの両方を用いて形成する製造方法について述べた。エアリッジ構造を有する半導体レーザ素子１は、ｐ型クラッド層７のうちの、リッジ部分とそれ以外の部分との横方向Ｘの厚みの差によって生じる屈折率の差によって、リッジ部分に光を閉じ込める。したがって、埋め込みリッジ構造を有する半導体レーザ素子１に比べて、埋め込まれたＧａＡｓ埋め込み層によって光が吸収されない分、エアリッジ構造を有する半導体レーザ素子１は、外部微分量子効率が高くなる。またエアリッジ構造を有する半導体レーザ素子１の製造工程においては、ＧａＡｓ埋め込み層を形成するための埋め込み層成長工程が不要となる。また、エアリッジ構造は、埋め込みリッジ構造に比べて構造が簡単なので、高い歩留まりで製造することができ、安価に製造することができる。このエアリッジ構造を有する半導体レーザ素子１は、第２電極１２を形成するときに、ＧａＡｓ埋め込み層などのｐ型クラッド層７および活性層６を保護する層がないので、ｐ型クラッド層７および活性層６に格子欠陥が生じ易いが、本実施の形態のように、ＲＦスパッタリングおよびＤＣスパッタリングの両方を用いてバリアメタル層を形成すると、格子欠陥の少ないエアリッジ構造を有する半導体レーザ素子１を形成することができる。

また本発明の実施の形態の半導体レーザ素子１の製造方法の説明においては、各層の厚みおよびリッジの幅などの半導体レーザ素子１の形状を特定して説明したが、半導体レーザ素子１の形状は、実施例において特定した形状に限らず、必要とするレーザ素子の特性に応じて、適宜設計する。

また本発明の成膜方法および半導体レーザ素子の電極形成方法を用いてエアリッジ構造を有する半導体レーザ素子１の第２電極１２を作成する方法について述べたが、エアリッジ構造を有する半導体レーザ素子１に限らず、埋め込みリッジ構造を有する半導体レーザ素子およびリブ導波路構造を有する半導体レーザ素子などの電極を、本発明の成膜方法および半導体レーザ素子の電極形成方法を用いて作成してもよい。さらに、半導体レーザ素子の電極に限らず、バイポーラトランジスタおよび電界効果トランジスタ（Field-Effect Transistor：略称ＦＥＴ）などの半導体素子の電極を、本発明の成膜方法および半導体レーザ素子の電極形成方法を用いて作成してもよい。

本発明の実施の形態の成膜方法および半導体レーザ素子の電極形成方法を用いて作成した半導体レーザ素子１の構造を模式的に示す斜視図である。 半導体レーザ素子１を作成する流れを表すフローチャートである。 ステップｓ７終了後の半導体レーザ前駆体１６を模式的に示す斜視図である。 活性層６を模式的に示す正面図である。 ステップｓ９終了後の半導体レーザ前駆体１６を模式的に示す斜視図である。 ステップｓ１１終了後の半導体レーザ前駆体１６を模式的に示す斜視図である。 ステップｓ１２終了後の半導体レーザ前駆体１６を模式的に示す斜視図である。 ステップｓ１３終了後の半導体レーザ前駆体１６を模式的に示す斜視図である。 ステップｓ１５終了後の半導体レーザ前駆体１６を模式的に示す斜視図である。 ステップｓ１６終了後の半導体レーザ前駆体１６を模式的に示す斜視図である。 ステップｓ１７終了後の半導体レーザ前駆体１６を模式的に示す図である。 スパッタリング装置５５を模式的に示す図である。 ステップｓ１８終了後の半導体レーザ前駆体１６を模式的に示す斜視図である。 ステップｓ１９終了後の半導体レーザ前駆体１６を模式的に示す斜視図である。 ステップｓ２０終了後の半導体レーザ前駆体１６を模式的に示す断面図である。

符号の説明

１ 半導体レーザ素子
２ 第１電極
３ 基板
４ バッファ層
５ ｎ型クラッド層
６ 活性層
７ ｐ型クラッド層
８ 通電容易層
９ キャップ層
１０ 電流ブロック層
１１ オーミックメタル層
１２ 第２電極
１３ ＲＦバリアメタル層
１４ ＤＣバリアメタル層
１５ ボンディングメタル層
５５ スパッタリング装置

Claims (7)

1. 被処理対象物の一表面上に、高周波スパッタリングを用いて第１の成膜速度で第１スパッタリング層部分を形成し、
   第１スパッタリング層部分の厚み方向一表面上に、直流スパッタリングを用いて第１の成膜速度よりも高い第２の成膜速度で前記第１スパッタリング層部分と同一成分の第２スパッタリング層部分を積層することによってスパッタリング層を形成することを特徴とする成膜方法。
2. 前記高周波スパッタリングでは、５００Ｗ以上かつ８００Ｗ未満の電力を電極に供給して、放電を生じさせることを特徴とする請求項１記載の成膜方法。
3. 前記第１スパッタリング層部分は、５０ｎｍ以上かつ７０ｎｍ未満の厚みに形成されることを特徴とする請求項２記載の成膜方法。
4. 前記直流スパッタリングでは、１０００Ｗ以上かつ２０００ｋＷ未満の電力を電極に供給して、放電を生じさせることを特徴とする請求項３記載の成膜方法。
5. 前記高周波スパッタリングでは、スパッタガスの圧力を０．３Ｐａ以上かつ０．７Ｐａ未満とすることを特徴とする請求項１〜４のいずれか１つに記載の成膜方法。
6. 請求項１〜５のいずれか１つに記載の成膜方法を用いて、エアリッジ構造を有する半導体レーザ素子の電極を形成することを特徴とする半導体レーザ素子の電極形成方法。
7. 前記半導体レーザ素子は、複数の電極形成層から成る電極形成体を含んで構成され、
   前記電極は、電極形成体を構成する複数の電極形成層のうちの、半導体レーザ素子の活性層に最も近接する電極形成層を構成し、
   電極形成体を構成する複数の電極形成層のうちの、半導体レーザ素子の活性層に最も近接する電極形成層を除く残余の電極形成層を、直流スパッタリングを用いて形成することを特徴とする請求項６記載の半導体レーザ素子の電極形成方法。

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