JP2007013057A - 成膜方法および半導体レーザ素子の電極形成方法 - Google Patents
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Abstract
【課題】 被処理対象物に与えるダメージを抑え、かつ成膜速度の高い成膜方法、および格子欠陥の発生を抑制した半導体レーザ素子の電極形成方法を提供する。
【解決手段】 エアリッジ構造を有する半導体レーザ素子1のオーミックメタル層11の積層方向Zの一方側の表面66上に、高周波スパッタリングを用いてRFバリアメタル層13を形成する。次にRFバリアメタル層13の積層方向Zの一方側の表面67上に、直流スパッタリングを用いてDCバリアメタル層14を形成し、RFバリアメタル層13およびDCバリアメタル層14から成るバリアメタル層を形成する。次にDCバリアメタル層14の積層方向Zの一方側の表面71上に、直流スパッタリングを用いてボンディングメタル層を形成し、バリアメタル層およびボンディングメタル層15から成る第2電極12を形成する。
【選択図】 図1
【解決手段】 エアリッジ構造を有する半導体レーザ素子1のオーミックメタル層11の積層方向Zの一方側の表面66上に、高周波スパッタリングを用いてRFバリアメタル層13を形成する。次にRFバリアメタル層13の積層方向Zの一方側の表面67上に、直流スパッタリングを用いてDCバリアメタル層14を形成し、RFバリアメタル層13およびDCバリアメタル層14から成るバリアメタル層を形成する。次にDCバリアメタル層14の積層方向Zの一方側の表面71上に、直流スパッタリングを用いてボンディングメタル層を形成し、バリアメタル層およびボンディングメタル層15から成る第2電極12を形成する。
【選択図】 図1
Description
本発明は、成膜方法および半導体レーザ素子の電極形成方法に関する。
被処理対象物の表面に薄膜を成膜する方法として、直流スパッタリングおよび高周波スパッタリングがある。この直流スパッタリングおよび高周波スパッタリングのうちのいずれか一方を用いてエアリッジ構造を有する半導体レーザ素子の電極を形成することができる(たとえば特許文献1参照)。
高周波スパッタリングは、電極に印加する交流電圧の半周期の間だけしか成膜することができないなどの理由から、直流スパッタリングに比べると成膜速度が低くなる。したがって、高周波スパッタリングのみを用いて予め定める厚みの層を形成するには、多くの時間を要するという問題が生じる。
また直流スパッタリングは、高周波スパッタリングに比べて高密度のプラズマが成膜すべき被処理対象物付近に発生する。直流スパッタリングを行なうと、高密度かつ高温のプラズマが被処理対象物に接することによって被処理対象物が高温となり、被処理対象物に損傷を与えるという問題が生じる。たとえば高周波スパッタリングを用いて半導体レーザ素子の電極を形成する場合、高密度かつ高温のプラズマによって、半導体レーザ素子のクラッド層および活性層に損傷を与え、格子欠陥が生じる。半導体レーザ素子のクラッド層および活性層に格子欠陥が生じると、閾値電流が上昇したり、外部微分量子効率が低下したり、半導体レーザ素子の寿命が短くなったりするなど、半導体レーザ素子の特性に悪影響をもたらし、半導体レーザ素子の歩留りが低下するという問題が生じる。エアリッジ構造の半導体レーザ素子は、リッジの両側面に半導体結晶から成る層が無く、埋め込みリッジ構造の半導体レーザ素子に比べて電極と活性層とがより近接する構造を有する。したがって、エアリッジ構造を有する半導体レーザ素子の電極を直流スパッタリングによって形成する場合には、クラッド層および活性層は、埋め込みリッジ構造を有する半導体レーザ素子に比べてプラズマの影響をより受けることとなり、より格子欠陥が生じ、半導体レーザ素子の特性により悪影響を与えるという問題が生じる。
また放電を生じさせるための電極に印加する電圧を抑えることによって、プラズマの密度を低下させ、プラズマによって被処理対象物に与えるダメージを低減してスパッタリングを行なう方法も考えられるが、この場合には、成膜速度が低くなり、予め定める厚み層を形成するために、多くの時間を要するという問題が生じる。
したがって本発明の目的は、被処理対象物に与えるダメージを抑え、かつ成膜速度の高い成膜方法、および格子欠陥の発生を抑制した半導体レーザ素子の電極形成方法を提供することである。
本発明は、被処理対象物の一表面上に、高周波スパッタリングを用いて第1の成膜速度で第1スパッタリング層部分を形成し、
第1スパッタリング層部分の厚み方向一表面上に、直流スパッタリングを用いて第1の成膜速度よりも高い第2の成膜速度で前記第1スパッタリング層部分と同一成分の第2スパッタリング層部分を積層することによってスパッタリング層を形成することを特徴とする成膜方法である。
第1スパッタリング層部分の厚み方向一表面上に、直流スパッタリングを用いて第1の成膜速度よりも高い第2の成膜速度で前記第1スパッタリング層部分と同一成分の第2スパッタリング層部分を積層することによってスパッタリング層を形成することを特徴とする成膜方法である。
本発明に従えば、被処理対象物に接する第1スパッタリング層部分は、高周波スパッタリングを用いて形成される。高周波スパッタリングは、直流スパッタリングに比べて被処理対象物に与えるダメージが小さいので、第1スパッタリング層部分を形成するときに被処理対象物に与えるダメージを抑制することができる。また第1スパッタリング層部分は、第2スパッタリング層部分を形成するときに、被処理対象物がプラズマから受けるダメージを防ぐ保護層として機能する。これによって、第2スパッタリング層部分を直流スパッタリングを用いて形成しても、被処理対象物が受けるダメージを抑制することができる。
また、第2スパッタリング層部分は、直流スパッタリングを用いて第1の成膜速度よりも高い第2の成膜速度で作成されるので、第2スパッタリング層部分を高周波スパッタリングを用いて第1の成膜速度で形成するよりも、より早くスパッタリング層を形成することができる。
また本発明は、前記高周波スパッタリングでは、500W以上かつ800W未満の電力を電極に供給して、放電を生じさせることを特徴とする。
500W未満の小さい電力を電極に供給して高周波スパッタリングを行なうと、プラズマが安定して発生せず、密度分布が不均一でかつ平均密度の小さいプラズマが発生する。したがって、500W未満の小さい電力を電極に供給して高周波スパッタリングを行なうと、成膜速度が低くなり、かつ不均一な膜厚の第2スパッタリング層部分が形成される。また800W以上の電力を電極に供給して高周波スパッタリングを行なうと、高周波スパッタリングといえども、被処理対象物に接するプラズマ密度が大きくなり、被処理対象物に与えるダメージが大きくなる。本発明に従えば、500W以上かつ800W未満の電力を電極に供給して放電を生じさせ、高周波スパッタリングを行なうので、成膜速度が高く、かつ被処理対象物に与えるダメージを抑制して第1スパッタリング層部分を形成することができる。
また本発明は、前記第1スパッタリング層部分は、50nm以上かつ70nm未満の厚みに形成されることを特徴とする。
第1スパッタリング層部分の厚さが薄く、50nm未満であれば、第1スパッタリング層部分が被処理対象物の保護層として有効に機能せず、第2スパッタリング層部分を形成するときに、被処理対象物がダメージを受ける。また70nm以上の厚さの第1スパッタリング層部分を高周波スパッタリングを用いて形成するには、多くの時間を要する。本発明に従えば、第1スパッタリング層部分は、50nm以上かつ70nm未満の厚みであるので、第2スパッタリング層部分を形成するときに被処理対象物の保護層として有効に機能し、被処理対象物に与えるダメージを抑制することができる。また、第1スパッタリング層部分を形成するために、それほど多くの時間を要しない。
また本発明は、前記直流スパッタリングでは、1000W以上かつ2000kW未満の電力を電極に供給して、放電を生じさせることを特徴とする。
1000W未満の電力を電極に供給して放電を生じさせ、高周波スパッタリングを行う場合、成膜速度が低くなり、第2スパッタリング層部分を形成するために多くの時間を要する。また2000kW以上の電力を電極に供給して放電を生じさせ、高周波スパッタリングを行う場合、第1スパッタリング層部分に接するプラズマの密度が高くなる。したがって、第1スパッタリング層部分の厚さが50nm以上かつ70nm未満の厚みであっても、第1スパッタリング層部分が被処理対象物の保護層として有効に機能せず、第2スパッタリング層部分を形成するときに、被処理対象物がダメージを受ける。本発明に従えば、1000W以上かつ2000kW未満の電力を電極に供給して、放電を生じさせ、直流スパッタリングを行なうので、成膜速度が高く、かつ被処理対象物に与えるダメージを抑制して第2スパッタリング層部分を形成することができる。
また本発明は、前記高周波スパッタリングでは、スパッタガスの圧力を0.3Pa以上かつ0.7Pa未満とすることを特徴とする。
高周波スパッタリングを行うときのスパッタガスの圧力が小さく、0.3Pa未満であれば、放電が起こらず、プラズマが発生しないので、スパッタリングを行なうことができない。またスパッタガスの圧力が大きく、0.7Pa以上であれば、スパッタガスによってスパッタされた粒子の平均自由行程が短くなり、スパッタされた粒子が被処理対象物に堆積する確率が低くなり、成膜速度が低くなる。本発明に従えば、スパッタガスの圧力を0.3Pa以上かつ0.7Pa未満で高周波スパッタリングを行なうので、成膜速度の高いスパッタリングを行なうことができる。
また本発明は、前記成膜方法を用いて、エアリッジ構造を有する半導体レーザ素子の電極を形成することを特徴とする半導体レーザ素子の電極形成方法である。
本発明に従えば、前述した成膜方法を用いてエアリッジ構造を有する半導体レーザ素子の電極を形成するので、高周波スパッタリングのみを用いて電極を形成するよりも、電極を形成するために要する時間を短くすることができる。また、直流スパッタリングのみを用いて電極を形成するよりも、電極を形成するときに発生する半導体レーザ素子の活性層およびクラッド層の格子欠陥を抑制することができる。これによって、格子欠陥の少ない活性層およびクラッド層を有するエアリッジ構造の半導体レーザ素子を作成することができる。
また本発明は、前記半導体レーザ素子は、複数の電極形成層から成る電極形成体を含んで構成され、
前記電極は、電極形成体を構成する複数の電極形成層のうちの、半導体レーザ素子の活性層に最も近接する電極形成層を構成し、
電極形成体を構成する複数の電極形成層のうちの、半導体レーザ素子の活性層に最も近接する電極形成層を除く残余の電極形成層を、直流スパッタリングを用いて形成することを特徴とする。
前記電極は、電極形成体を構成する複数の電極形成層のうちの、半導体レーザ素子の活性層に最も近接する電極形成層を構成し、
電極形成体を構成する複数の電極形成層のうちの、半導体レーザ素子の活性層に最も近接する電極形成層を除く残余の電極形成層を、直流スパッタリングを用いて形成することを特徴とする。
本発明に従えば、電極形成体を形成するときに、活性層およびクラッド層に最もダメージを与えることとなる活性層に最も近接する電極形成層を前述した成膜方法を用いて形成するので、電極形成体を形成するときに発生する活性層およびクラッド層の格子欠陥を抑制することができる。また前述した成膜方法を用いて形成される電極形成層は、他の電極形成層を形成するときに、活性層およびクラッド層がプラズマから受けるダメージを防ぐ保護層として機能する。これによって、電極形成体を構成する複数の電極形成層のうちの、半導体レーザ素子の活性層に最も近接する電極形成層を除く残余の層を直流スパッタリングを用いて形成しても、活性層およびクラッド層は、ダメージを受けない。
また、電極形成体を構成する複数の電極形成層のうちの、半導体レーザ素子の活性層に最も近接する電極形成層を除く残余の層を、直流スパッタリングを用いて形成するので、これらの層を高周波スパッタリングを用いて形成するよりも、より早く電極形成体を形成することができる。
本発明によれば、第1スパッタリング層部分を高周波スパッタリングを用いて形成するので、被処理対象物に与えるダメージを抑制して、第1および第2スパッタリング層部分から成るスパッタリング層を形成することができる。また、スパッタリング層を、成膜速度が異なる高周波スパッタリングおよび直流スパッタリングを用いて形成するので、高周波スパッタリングのみを用いてスパッタリング層を形成する場合に比べて、短時間でスパッタリング層を形成することができる。
また本発明によれば、500W以上かつ800W未満の電力を電極に供給して放電を生じさせ、高周波スパッタリングを行なうので、成膜速度が高くなり、かつ被処理対象物に与えるダメージを抑制して第1スパッタリング層部分を形成することができる。
また本発明によれば、第1スパッタリング層部分は、50nm以上かつ70nm未満の厚みであるので、第2スパッタリング層部分を形成するときに被処理対象物の保護層として有効に機能し、被処理対象物に与えるダメージを抑制することができる。また短時間で第1スパッタリング層部分を形成することができる。
また本発明によれば、1000W以上かつ2000kW未満の電力を電極に供給して、放電を生じさせ、直流スパッタリングを行なうので、被処理対象物に与えるダメージを抑制して、短時間で第2スパッタリング層部分を形成することができる。
また本発明によれば、スパッタガスの圧力を0.3Pa以上かつ0.7Pa未満で高周波スパッタリングを行なうので、短時間で第1スパッタリング層部分を形成することができる。
また本発明によれば、前述した成膜方法を用いてエアリッジ構造を有する半導体レーザ素子の電極を形成するので、短時間で電極を形成することができる。また格子欠陥の少ない活性層およびクラッド層を有するエアリッジ構造の半導体レーザ素子を作成することができる。これによって、閾値電流が小さく、外部微分量子効率が高く、かつ素子寿命の長い特性の良い半導体レーザ素子を作成することができる。
また本発明によれば、複数の電極形成層のうちの半導体レーザ素子に最も近接する電極形成層のみを、前述した成膜方法を用いて形成するので、電極形成体を形成する時間を短縮することができ、かつ特性の良い半導体レーザ素子を作成することができる。
図1は、本発明の実施の形態の成膜方法および半導体レーザ素子の電極形成方法を用いて作成した半導体レーザ素子1の構造を模式的に示す斜視図である。半導体レーザ素子1は、第1電極2、基板3、バッファ層4、n型クラッド層5、活性層6、p型クラッド層7、通電容易層8、キャップ層9、電流ブロック層10、オーミックメタル層11、および電極形成体である第2電極12を含んで構成される。半導体レーザ素子1は、エアリッジ構造を有する。
第2電極12は、第1スパッタリング層部分であるRFバリアメタル層13、第2スパッタリング層部分であるDCバリアメタル層14、およびボンディングメタル層15を含んで構成される。以後RFバリアメタル層13とDCバリアメタル層14とを合わせてバリアメタル層と記載する場合がある。従来の技術では、バリアメタル層を高周波(Radio
Frequency:略称RF)スパッタリングおよび直流(Direct Current:略称DC)スパッタリングのうちのいずれか一方によって形成していたが、本実施の形態では、バリアメタル層をRFスパッタリングおよびDCスパッタリングの両方を用いて形成する。具体的には、RFバリアメタル層13をRFスパッタリングを用いて形成し、DCバリアメタル層14をDCスパッタリングを用いて形成する。
Frequency:略称RF)スパッタリングおよび直流(Direct Current:略称DC)スパッタリングのうちのいずれか一方によって形成していたが、本実施の形態では、バリアメタル層をRFスパッタリングおよびDCスパッタリングの両方を用いて形成する。具体的には、RFバリアメタル層13をRFスパッタリングを用いて形成し、DCバリアメタル層14をDCスパッタリングを用いて形成する。
図2は、半導体レーザ素子1を作成する流れを表すフローチャートである。半導体レーザ素子1は、実際には半導体レーザ素子1の元となる複数の半導体レーザ前駆体16から成る半導体ウェハを作成し、この半導体ウェハを劈開することによって作成されるが、以後説明の便宜のために、1つの半導体レーザ前駆体16が劈開された後の状態を仮想して、半導体レーザ素子1を作成する行程について説明する。
図3は、ステップs7終了後の半導体レーザ前駆体16を模式的に示す斜視図である。半導体レーザ素子1の作成を開始すると、ステップs0からステップs1に移る。
ステップs1では、n型GaAsから成る基板3の厚み方向一表面17上に、有機金属気相成長(Metal Organic Chemical Vapor Deposition:略称MOCVD)法によって、予め定める第1の厚みh1のバッファ層4を積層する。バッファ層4は、たとえばSiをドーピングしたn型GaAsから成る。予め定める第1の厚みh1は、250nmに選ばれる。以後、バッファ層4が積層される方向を、積層方向Zと記載する場合がある。バッファ層4は、基板3とn型クラッド層5との格子不整合を緩和する機能を有する。次にステップs2に移る。
ステップs2では、バッファ層4の積層方向Zの一表面21上に、MOCVD法によって、予め定める第2の厚みh2のn型クラッド層5を積層する。n型クラッド層5は、たとえばSiをドーピングしたn型In0.5(Ga0.3Al0.7)0.5Pから成る。ドーピングしたSiの濃度は、3×1017〜4×1017cm−3に選ばれる。また第2の厚みh2は、2.2μmに選ばれる。n型クラッド層5は、キャリア電子と光とを活性層6に閉じ込める機能を有する。次にステップs3に移る。
図4は、活性層6を模式的に示す正面図である。ステップs3では、n型クラッド層5の厚み方向Zの一表面22上に、予め定める第3の厚みh3の活性層6を積層する。活性層6は、第1光ガイド層23、多重量子井戸(Multi Quantum Well:略称MQW)活性層24、および第2光ガイド層25を含んで構成される。まずn型クラッド層5の積層方向Zの一表面22上に、MOCVD法によって、In0.5(Ga0.5Al0.5)0.5Pから成る予め定める第4の厚みh4の第1光ガイド層23を積層する。次に、第1光ガイド層23の積層方向Zの一表面31上に、MOCVD法によって、MQW活性層24を積層する。MQW活性層24は、In0.65Ga0.35Pから成る予め定める第5の厚みh5の井戸層27と、In0.5(Ga0.5Al0.5)0.5Pから成る予め定める第6の厚みh6の障壁層26とが複数層交互に積層されて形成される。次に、MQW活性層24の積層方向Zの一表面32上に、MOCVD法によって、In0.5(Ga0.5Al0.5)0.5Pから成る予め定める第7の厚みh7の第2光ガイド層25を積層する。第1光ガイド層23および第2光ガイド層25は、光を活性層6に閉じ込める機能を有する。また、井戸層27および障壁層26は、キャリア電子をMQW活性層24に閉じ込める機能を有する。予め定める第3の厚みh3は、140nmに選ばれる。予め定める第4の厚みh4および第7の厚みh7は、50nmに選ばれる。予め定める第5の厚みh5は、5nmに選ばれる。予め定める第6の厚みh6は、6nmに選ばれる。次にステップs4に移る。
ステップs4では、活性層6の積層方向Zの一表面33上に、MOCVD法によって、予め定める第8の厚みh8のp型クラッド層7を積層する。p型クラッド層7は、たとえばZnをドーピングしたp型In0.5(Ga0.3Al0.7)0.5Pから成る。ドーピングしたZnの濃度は、9×1017cm−3に選ばれる。予め定める第8の厚みh8は、1.5μmに選ばれる。p型クラッド層7は、n型クラッド層5と同様に、キャリア電子と光とを活性層6に閉じ込める機能を有する。次にステップs5に移る。
ステップs5では、p型クラッド層7の積層方向Zの一表面34上に、MOCVD法によって、予め定める第9の厚みh9の通電容易層8を積層する。通電容易層8は、たとえばZnをドーピングしたp型In0.5Ga0.5Pから成る。予め定める第9の厚みh9は、50nmに選ばれる。通電容易層8のバンドギャップは、p型クラッド層7のバンドギャップとキャップ層9のバンドギャップの中間に選ばれ、通電を容易にする機能を有する。予め定める第9の厚みh9は、50nmに選ばれる。次にステップ6に移る。
ステップs6では、通電容易層8の積層方向Zの一表面35上に、MOCVD法によって、第10の厚みh10のキャップ層9を積層する。キャップ層9は、たとえばZnをドーピングしたp型GaAsから成る。予め定める第10の厚みh10は、0.5μmに選ばれる。キャップ層9のバンドギャップの大きさは、通電容易層8のバンドギャップよりも大きいので、キャップ層9は、キャリア電子が逆流するのを防ぎ、キャリア電子を活性層6に閉じ込める機能を有する。次にステップs7に移る。
ステップs7では、キャップ層9の積層方向Zの一表面36上に、フォトリソグラフィによって、感光性樹脂から成る予め定める第11の厚みh11のストライプ状の窓領域形成用マスク層37を形成する。
半導体レーザ前駆体16を劈開して得られる4つの面のうち、レーザ光が出射する1対の対向する面を第1出射面41および第2出射面42とそれぞれ記載する。第1出射面41と第2出射面42とは平行である。また、半導体レーザ前駆体16を劈開して得られる4つの面のうち、第1出射面41および第2出射面42に垂直な1対の対向する面を第1側面43および第2側面44とそれぞれ記載する。第1側面43と第2側面44とは、平行である。また、第1出射面41、第2出射面42、第1側面43および第2側面44は、それぞれ積層方向Zに平行である。第1出射面41および第2出射面42に垂直な方向を、縦方向Xと記載する。また第1側面43および第2側面44に垂直な方向を、横方向Yと記載する。
窓領域形成用マスク層37は、第1出射面41を含む仮想平面と第2出射面42を含む仮想平面との間に、第1側面43から第2側面44にわたって延びる。また窓領域形成用マスク層37の縦方向Xに垂直な一方の側面45は、第1出射面41から予め定める第1の幅W1離間し、窓領域形成用マスク層37の縦方向Xに垂直な他方の側面47は、第2出射面42から予め定める第1の幅W1離間する。予め定める第1の幅W1は、20μmに選ばれる。予め定める第11の厚みh11は、3.0μmに選ばれる。次にステップs8に移る。
図5は、ステップs9終了後の半導体レーザ前駆体16を模式的に示す斜視図である。ステップs8では、まずたとえばRFスパッタリングを用いて、窓領域形成用マスク層37の積層方向Zの一表面47上と、キャップ層9の積層方向Zの一表面36のうち、窓領域形成用マスク層37に接する部分を除く残余の表面36上とにZnOから成るZnO膜を形成する。次にフォトリソグラフィによって、ZnO膜のうち、窓領域形成用マスク層37の積層方向Zの一表面36上に形成されている部分をレジスト剥離液などによって除去する。すなわちZnO層は、第1出射面41を含む仮想平面と窓領域形成用マスク層37の縦方向Xの一方の側面45を含む仮想平面との間、および第2出射面42を含む仮想平面と窓領域形成用マスク層37の縦方向Xの他方の側面46を含む仮想平面との間に形成される。次にステップs9に移る。
ステップs9では、半導体レーザ前駆体16にアニール処理を行い、ZnO膜を拡散源としてZnをn型クラッド層5の途中まで拡散させ、窓領域51を形成する。具体的には、半導体レーザ前駆体16の雰囲気の温度を、予め定める第1の温度T1とし、予め定める第1の時間J1アニール処理を行う。予め定める第1の温度T1は、480°〜550°に選ばれ、予め定める第1の時間J1は、約2時間に選ばれる。アニール処理は、少なくともZnが活性層6まで拡散されるまで行なう必要がある。窓領域51は、Znが拡散された領域、すなわちキャップ層9、通電容易層8、p型クラッド層7、活性層6、およびn型クラッド層5の途中までの各層の、縦方向Xの両端部によって構成される。活性層6の縦方向Xの両端部にZnを拡散することによって、活性層6の縦方向Xの両端部の結晶構造が乱され、活性層6の縦方向Xの両端部のバンドギャップの大きさが、活性層6の縦方向Xの中央部のバンドギャップの大きさに比べて大きくなる。したがって活性層6の縦方向Xの両端部は、レーザ光を吸収し難い構造となる。これによって、第1出射面41および第2出射面42の光学的端面破壊(Catastrophic Optical Damage:略称COD)を抑制する。次にステップs10に移る。
ステップs10では、たとえばウェットエッチングによって窓領域形成用マスク層37およびZnO膜を除去してキャップ層9を露出させる。窓領域形成用マスク層37およびZnO膜をウェットエッチングによって除去するとしたけれども、ドライエッチングによって除去してもよい。次にステップs11に移る。
図6は、ステップs11終了後の半導体レーザ前駆体16を模式的に示す斜視図である。ステップs11では、化学気相成長(Chemical Vapor Deposition:略称CVD)法およびフォトリソグラフィによって、キャップ層9の積層方向Zの一表面36上にSiO2から成る予め定める第12の厚みh12のリッジ形成用マスク層52を形成する。リッジ形成用マスク層52は、第1側面43と第2側面44との中間に、第1出射面41から第2出射面42にわたって延び、その横方向Yの幅は、予め定める第2の幅W2である。第1側面43と第2側面44との中間とは、具体的には、第1側面43と第2側面44との中央部である。予め定める第12の厚みh12は、200nmに選ばれ、予め定める第2の幅W2は、2.0μmに選ばれる。次にステップs12に移る。
図7は、ステップs12終了後の半導体レーザ前駆体16を模式的に示す斜視図である。ステップs12では、リッジ形成用マスク層52をマスクとしてたとえばドライエッチングを行い、積層方向Zの一方側から、キャップ層9、通電容易層8、およびp型クラッド層7の一部をこの順に除去する。これによって、第1側面43および第2側面44の中間に、第1出射面41から第2出射面42にわたって延び、横方向Yの幅が予め定める第3の幅W3、積層方向Zの厚みが予め定める第13の厚みh13のストライプ状のリッジが形成される。第1側面43および第2側面44の中間とは、具体的には、第1側面43および第2側面44の中央部である。予め定める第3の幅W3は、リッジ形成用マスク層の予め定める第2の幅W2とほぼ等しく、約2.0μmに選ばれる。予め定める第13の厚みh13は、約1.5μmに選ばれる。次にステップs13に移る。
図8は、ステップs13終了後の半導体レーザ前駆体16を模式的に示す斜視図である。ステップs13では、たとえばウェットエッチングによって、リッジ形成用マスク層52を除去する。リッジ形成用マスク層52をウェットエッチングによって除去するとしたけれども、たとえばドライエッチングによって除去してもよい。次にステップs14に移る。
図9は、ステップs15終了後の半導体レーザ前駆体16を模式的に示す斜視図である。ステップs14では、まずCVD法によって、半導体レーザ前駆体16の積層方向Zの一方側から、SiO2から成る予め定める第14の厚みh14の誘電体膜を成膜して、電流ブロック層10を形成する。予め定める第14の厚みh14は、約200nmに選ばれる。この電流ブロック層10は、抵抗率が高く、キャリア電子を通過させない機能を有する。電流ブロック層10は、SiO2から成るとしたけれども、抵抗率の高いSiNなどによって形成されてもよい。次にステップs15に移る。
ステップs15では、キャップ層9の積層方向Zの一表面36上に形成された電流ブロック層10の一部をたとえばウェットエッチングにより除去して開口部58を形成し、キャップ層9の一部を露出させる。具体的には、フォトリソグラフィによって、電流ブロック層10の積層方向Zの一方側の表面53上に、レジスト層を形成し、次にキャップ層9の積層方向Zの一表面36上のレジスト層に、第1側面43と第2側面との中間に縦方向Xに延びる幅1.5μmの開口を形成する。第1側面43と第2側面との中間とは、具体的には、第1側面43と第2側面との中央部である。レジスト層に開口を形成するときには、レジスト層の縦方向Xの両端部を除去せずに残しておく。このようにして開口が形成されたレジスト層をマスクとして、たとえばウェットエッチングによって、キャップ層9の積層方向Zの一表面36上に形成された電流ブロック層10の一部を除去して、キャップ層9を露出させ、開口部58を形成する。レジスト層の縦方向Xの両端部は、除去されずに残されているので、キャップ層9の積層方向Zの一表面36上に形成された電流ブロック層10のうち、縦方向Xの両端部54は、エッチングされずに残る。次にレジスト層をたとえばウェットエッチングによって除去する。このようにキャップ層9の縦方向Xの両端部の表面36上に電流ブロック層10が形成されているので、半導体レーザ素子1に電流を注入しても、窓領域51には電流が流れず、活性層6の縦方向Xの両端部には、キャリア電子が注入されにくくなる。したがって活性層6の縦方向Xの両端部では、ホールと電子との結合が生じにくくなり、光強度が、活性層6の縦方向Xの中央部に比べて弱くなり、CODを抑制することができる。次にステップs16に移る。
図10は、ステップs16終了後の半導体レーザ前駆体16を模式的に示す斜視図である。ステップs16では、電流ブロック層10の積層方向Zの一方側の表面53上、および電流ブロック層10から露出するキャップ層9の積層方向Zの一表面36上に、蒸着法によって、AuZnから成る予め定める第15の厚みh15のオーミックメタル層11を形成する。予め定める第15の厚みh15は、30〜50nmに選ばれる。オーミックメタル層11を電流ブロック層10と第2電極12との間に形成することによって、半導体レーザ素子1に加える電圧と電流との関係を表す電圧―電流特性が直線性を示す。オーミックメタル層11は、AuZnから成るとしたけれども、電圧―電流特性が直線性を示すようになる物質であればよく、AuBeなどによって形成されてもよい。次にステップs17に移る。
図11は、ステップs17終了後の半導体レーザ前駆体16を模式的に示す図である。図12は、スパッタリング装置55を模式的に示す図である。ステップs17では、被処理対象物である半導体レーザ前駆体16に、RFスパッタリングを行なう。スパッタリング装置55は、電源部56、スパッタ室57、Arガス導入部61、排気部62、第1電極部63、および第2電極部64を含んで構成される。
排気部62は、スパッタ室57内のガスを排出する。Arガス導入部61は、スパッタ室57内にスパッタガスであるArガスを導入する。スパッタ室57内には、第1電極部63と第2電極部64とが対向して配置される。第1電極部63は、電気的に接地される。第2電極部64は、電源部56に電気的に接続される。半導体レーザ前駆体16とMoから成るターゲット65とは、対向して配置される。半導体レーザ前駆体16は、具体的には第1電極部63の積層方向Zの一方側の表面部に設けられ、第1電極部63に電気的に接続される。ターゲット65は、具体的には第2電極部64の積層方向Zの他方側の表面部に設けられ、第2電極部64に電気的に接続される。電源部56は、直流電源および交流電源を含んで構成され、第1電極部63および第2電極部64に、直流電力および交流電力のいずれか一方を選択的に供給する。交流電力の周波数は、電波法で定められた工業バンドの周波数13.56MHzである。ターゲット65と半導体レーザ前駆体16との間隔は、小さいほど成膜速度が高くなるが、形成される膜の膜厚が均一でなくなる。またターゲット65と半導体レーザ前駆体16との間隔は、大きいほど形成される膜の膜厚が均一となるが、成膜速度が低くなる。したがって、ターゲット65と半導体レーザ前駆体16との間隔は、成膜速度と膜厚の均一性との兼ね合いから、成膜速度が高くかつ膜厚が均一となる間隔に選ばれる。ターゲット65と半導体レーザ前駆体16との間隔は、たとえば50nm〜100nmに選ばれる。
ステップs17では、まず排気部62によってスパッタ室57内のガスを排出してスパッタ室57内を真空にし、次にArガス導入部61からArガスを導入して、スパッタ室57内のArガスの圧力を、予め定める第1の圧力P1にする。予め定める第1の圧力P1は、0.3Pa以上かつ0.7Pa未満に選ばれる。好ましくは、予め定める第1の圧力P1は、0.5Pa以上かつ0.7Pa未満に選ばれる。次に、交流電源によって電源部56から第1電極部63および第2電極部64に、高周波の予め定める第1の電力PW1を予め定める第2の時間J2供給してRFスパッタリングを行なう。予め定める第1の電力PW1は、500W以上かつ800W未満に選ばれる。これによって、オーミックメタル層11の積層方向Zの一方側の表面66上に、Moから成る第16の厚みh16のRFバリアメタル層13が形成される。RFバリアメタル層13の第1の成膜速度は、0.1nm/sec〜0.3nm/secである。予め定める第16の厚みh16は、50nm以上かつ70nm未満に選ばれる。RFバリアメタル層13は、Moから成るとしたけれども、Ti、TiW,およびTiNなどによって形成されてもよい。次にステップs18に移る。
図13は、ステップs18終了後の半導体レーザ前駆体16を模式的に示す斜視図である。ステップs18では、RFスパッタリングに引き続き、DCスパッタリングを行なう。まずArガス導入部61からArガスを導入し、スパッタ室57内のArガスの圧力を、予め定める第2の圧力P2にする。予め定める第2の圧力P2は、0.3Pa以上かつ0.7Pa未満に選ばれる。次に、直流電源によって電源部56から第1電極部63および第2電極部64に、直流の予め定める第2の電力PW2を予め定める第3の時間J3供給してDCスパッタリングを行なう。予め定める第2の電力PW2は、RFスパッタリングの成膜速度よりも高い成膜速度とするために、1000W以上かつ2000kW未満に選ばれる。これによって、RFバリアメタル層13の積層方向Zの一方側の表面67上に、Moから成る第17の厚みh17のDCバリアメタル層14が形成される。DCバリアメタル層14の第2の成膜速度は、第1の成膜速度よりも高く、10nm/sec〜30nm/secである。予め定める第17の厚みh17は、30nm以上かつ200nm未満に選ばれる。DCバリアメタル層14は、Moから成るとしたけれども、Ti、TiW,およびTiNなどによって形成されてもよい。バリアメタル層は、第2電極12を半田によってサブマウントに接合するときに、積層方向Zの一方側から進行する半田と第2電極12との合金化の反応を阻止する機能を有する。次にステップs19に移る。
図14は、ステップs19終了後の半導体レーザ前駆体16を模式的に示す斜視図である。ステップs19では、DCスパッタリングによって、DCバリアメタル層14の積層方向Zの一方側の表面71上に、たとえばAuから成る予め定める第18の厚みh18のボンディングメタル層15を形成する。具体的には、予め定める第2の圧力P2のArガスの雰囲気下で、直流の予め定める第2の電力PW2を予め定める時間供給することによって、DCスパッタリングを行なう。ボンディングメタル層15は、サブマウントに半田によって接合される。予め定める第18の厚みh18は、100nm以上かつ5.0μm未満に選ばれる。ボンディングメタル層15は、DCスパッタリングによって形成されるとしたけれども、メッキ法によって形成されてもよい。次にステップs20に移る。
図15は、ステップs20終了後の半導体レーザ前駆体16を模式的に示す断面図である。ステップs20では、基板3を、積層方向Zの他方側から研磨して、予め定める第19の厚みh19にする。予め定める第19の厚みh19は、50μm以上かつ120μm未満に選ばれる。次にステップs21に移る。
ステップs21では、基板の積層方向Zの他表面72上に、メッキ法によって、たとえばAuから成る第20の厚みh20の第1電極2を形成する。予め定める第20の厚みh20は、300nm以上かつ5μm未満に選ばれる。次にステップs22に移る。
ステップs22では、複数の半導体レーザ前駆体16が形成された半導体ウェハに、第1側面43を含む仮想平面および第2側面44を含む仮想平面に沿って、予め定める第4の幅W4の間隔をあけてけがきを入れ、第1出射面41を含む仮想平面および第2出射面42を含む仮想平面に沿って、予め定める第5の幅W5の間隔をあけてけがきを入れた後に劈開する。これによって半導体レーザ素子1が形成される。予め定める第4の幅W4は、200μm〜400μmに選ばれる。予め定める第5の幅W5は、1200μmに選ばれる。次にステップs23に移り、半導体レーザ素子1の形成行程を終了する。
以上述べたように、バリアメタル層のうちのRFバリアメタル層13は、RFスパッタリングによって形成され、DCバリアメタル層14は、RFスパッタリング速度よりも高いDCスパッタリングによって作成される。
従来の技術では、バリアメタル層を、DCスパッタリングおよびRFスパッタリングのうちのいずれか一方のみを用いて作成していた。バリアメタル層をDCスパッタリングのみによって作成する場合、高密度かつ高温のプラズマによってp型クラッド層7および活性層6に損傷を与え、格子欠陥が生じるおそれがあるので、第1電極部63および第2電極部64に供給する電力を低く抑える必要があり、たとえば100〜200Wの電力を供給してDCスパッタリングをおこなっていた。第1電極部63および第2電極部64に供給する電力を低く抑えてDCスパッタリングを行なうと、成膜速度が低くなり、バリアメタル層を形成するために要する時間が長くなる。たとえば、まずp型クラッド層7および活性層6に損傷を与えない程度の低い電力でDCスパッタリングを行い、次に高電力でDCスパッタリングを行ってバリアメタル層を形成することも考えられるが、この場合であっても、本発明の成膜方法を用いた方がより短い時間でバリアメタル層を形成することができる。
またバリアメタル層を第1電極部63および第2電極部64に500〜800Wの高周波電流を供給して、RFスパッタリングのみによって作成すると、DCスパッタリングを用いてバリアメタル層を形成するよりも、バリアメタル層を形成するために要する時間が長くなる。
本実施の形態では、まずRFバリアメタル層13を形成した後にDCバリアメタル層14をDCスパッタリングによって形成するので、RFバリアメタル層13がp型クラッド層7および活性層6を保護する保護層として働き、p型クラッド層7および活性層6に与える損傷を抑えて、バリアメタル層を形成することができる。これによって、半導体レーザ素子1を作成する途中で発生するp型クラッド層7および活性層6に生じる格子欠陥を抑制することができる。格子欠陥の発生を抑制することができるので、閾値電流が小さく、外部微分量子効率が高く、かつ素子寿命の長い特性の良い半導体レーザ素子1を作成することができる。
また、DCバリアメタル層14を、RFスパッタリングよりも成膜速度の高いDCスパッタリングによって形成するので、前述した従来の方法でバリアメタル層を形成するよりも、短い時間でバリアメタル層を形成することができる。これによって、半導体レーザ素子1を作成するために要する時間を短くすることができ、生産性を向上することができる。
具体的には、p型クラッド層7および活性層6に損傷を与えないように、DCスパッタリングのみによってバリアメタル層を形成した場合、1時間〜2時間要する。また、p型クラッド層7および活性層6に損傷を与えないように、RFスパッタリングのみによってバリアメタル層を形成した場合、2時間〜4時間要する。本発明の実施の形態の成膜方法を用いると、p型クラッド層7および活性層6に損傷を与えずに、10分〜30分でバリアメタル層を形成することができ、半導体レーザ素子1の生産性を向上することができる。
またRFバリアメタル層13の厚みは、第16の厚みh16であり、50nm以上かつ70nm未満に選ばれる。第16の厚みh16が、50nm未満であれば、DCバリアメタル層14を作成するときに、RFバリアメタル層13がp型クラッド層7および活性層6を保護する機能が有効に機能せず、p型クラッド層7および活性層6に格子欠陥が生じるおそれがある。また70nm以上のRFバリアメタル層13を、RFスパッタリングによって形成するには、多くの時間を要する。本実施の形態では、第16の厚みh16のRFバリアメタル層13を形成するので、RFバリアメタル層13は、p型クラッド層7および活性層6を保護する層として有効に機能し、格子欠陥の少ない半導体レーザ素子1を形成することができ、かつ短い時間でRFバリアメタル層13を形成することができる。これによって、特性の良い半導体レーザ素子1を作成することができ、かつ生産性を向上することができる。
また、ステップs17において、500W以上かつ800W未満の電力を第1電極部63および第2電極部64に供給して、高周波スパッタリングを行なうことによってRFバリアメタル層13を形成する。500W未満の電力を第1電極部63および第2電極部64に供給する場合、安定してプラズマが発生せず、プラズマ密度が不均一となり、RFバリアメタル層13の厚みが不均一となり、かつ成膜速度も低くなる。また800W以上の電力を第1電極部63および第2電極部64に供給してRFスパッタリングを行なうと、RFスパッタリングといえども、半導体レーザ前駆体16に、高温かつ高密度のプラズマが接することとなり、p型クラッド層7および活性層6に損傷を与えることとなる。本実施の形態では、500W以上かつ800W未満の電力を第1電極部63および第2電極部64に供給して、高周波スパッタリングを行なうので、格子欠陥の少ない半導体レーザ素子1を形成することができ、かつ短い時間でRFバリアメタル層13を形成することができる。これによって、特性の良い半導体レーザ素子1を作成することができ、かつ生産性を向上することができる。
またステップs17において、スパッタガスであるArガスの圧力が、0.3Pa以上かつ0.7Pa未満の雰囲気下でRFスパッタリングを行なう。Arガスの圧力が0.3Pa未満であれば、第1電極部63と第2電極部64との間に電圧を印加しても放電が発生せず、RFスパッタリングを行なうことができなくなる。またArガスの圧力が0.7Pa以上であれば、スパッタ粒子の平均自由行程が小さくなり、成膜速度が低くなる。本実施の形態では、スパッタガスであるArガスの圧力が、0.3Pa以上かつ0.7Pa未満の雰囲気下でRFスパッタリングを行なうので、短い時間で確実にRFバリアメタル層13を形成することができる。また、Arガスの圧力が0.3Pa以上かつ0.5Pa未満であれば、スパッタ粒子の平均自由行程が大きくなり、RFバリアメタル層13の膜厚の均一性が低下する。したがって好ましくは0.5Pa以上かつ0.7Pa未満のArガスの圧力の雰囲気下でRFスパッタリングを行なうと、均一な膜厚のRFバリアメタル層13を、短時間で形成することができる。
また、ステップs18において、1000W以上かつ2000kW未満の電力を第1電極部63および第2電極部64に供給して、直流スパッタリングを行なうことによってDCバリアメタル層14を形成する。1000W未満の電力を第1電極部63および第2電極部64に供給してDCスパッタリングを行なうと、成膜速度が、RFスパッタリングよりも低くなり、バリアメタル層を形成するのに多くの時間を要する。また2000kW以上の電力を第1電極部63および第2電極部64に供給してDCスパッタリングを行なうと、RFバリアメタル層13がp型クラッド層7および活性層6を保護する機能を有するといえども、p型クラッド層7および活性層6に与える損傷が大きくなり、格子欠陥が生じる。本実施の形態では、1000W以上かつ2000kW未満の電力を第1電極部63および第2電極部64に供給して、直流スパッタリングを行なうことによってDCバリアメタル層14を形成するので、格子欠陥の少ない半導体レーザ素子1を形成することができ、かつ短い時間でDCバリアメタル層14を形成することができる。これによって、特性の良い半導体レーザ素子1を作成することができ、かつ生産性を向上することができる。
また、本実施の形態では、第2電極12のうち、p型クラッド層7および活性層6に最も近接するバリアメタル層を、RFスパッタリングおよびDCスパッタリングの両方を用いて作成し、ボンディングメタル層15についてはDCスパッタリングのみを用いて作成する。層を形成するときに、p型クラッド層7および活性層6に損傷を与えないボンディングメタル層15を、成膜速度の高いDCスパッタリングを用いて形成するので、短時間で第2電極12を形成することができる。
また本実施の形態では、RFバリアメタル層13をRFスパッタリングを用いて形成するとしたけれども、RFマグネトロンスパッタリングを用いて形成してもよい。またDCバリアメタル層14をDCスパッタリングを用いて形成するとしたけれども、DCマグネトロンスパッタリングを用いて形成してもよい。
本実施の形態では、エアリッジ構造を有する半導体レーザ素子1のバリアメタル層を、RFスパッタリングおよびDCスパッタリングの両方を用いて形成する製造方法について述べた。エアリッジ構造を有する半導体レーザ素子1は、p型クラッド層7のうちの、リッジ部分とそれ以外の部分との横方向Xの厚みの差によって生じる屈折率の差によって、リッジ部分に光を閉じ込める。したがって、埋め込みリッジ構造を有する半導体レーザ素子1に比べて、埋め込まれたGaAs埋め込み層によって光が吸収されない分、エアリッジ構造を有する半導体レーザ素子1は、外部微分量子効率が高くなる。またエアリッジ構造を有する半導体レーザ素子1の製造工程においては、GaAs埋め込み層を形成するための埋め込み層成長工程が不要となる。また、エアリッジ構造は、埋め込みリッジ構造に比べて構造が簡単なので、高い歩留まりで製造することができ、安価に製造することができる。このエアリッジ構造を有する半導体レーザ素子1は、第2電極12を形成するときに、GaAs埋め込み層などのp型クラッド層7および活性層6を保護する層がないので、p型クラッド層7および活性層6に格子欠陥が生じ易いが、本実施の形態のように、RFスパッタリングおよびDCスパッタリングの両方を用いてバリアメタル層を形成すると、格子欠陥の少ないエアリッジ構造を有する半導体レーザ素子1を形成することができる。
また本発明の実施の形態の半導体レーザ素子1の製造方法の説明においては、各層の厚みおよびリッジの幅などの半導体レーザ素子1の形状を特定して説明したが、半導体レーザ素子1の形状は、実施例において特定した形状に限らず、必要とするレーザ素子の特性に応じて、適宜設計する。
また本発明の成膜方法および半導体レーザ素子の電極形成方法を用いてエアリッジ構造を有する半導体レーザ素子1の第2電極12を作成する方法について述べたが、エアリッジ構造を有する半導体レーザ素子1に限らず、埋め込みリッジ構造を有する半導体レーザ素子およびリブ導波路構造を有する半導体レーザ素子などの電極を、本発明の成膜方法および半導体レーザ素子の電極形成方法を用いて作成してもよい。さらに、半導体レーザ素子の電極に限らず、バイポーラトランジスタおよび電界効果トランジスタ(Field-Effect Transistor:略称FET)などの半導体素子の電極を、本発明の成膜方法および半導体レーザ素子の電極形成方法を用いて作成してもよい。
1 半導体レーザ素子
2 第1電極
3 基板
4 バッファ層
5 n型クラッド層
6 活性層
7 p型クラッド層
8 通電容易層
9 キャップ層
10 電流ブロック層
11 オーミックメタル層
12 第2電極
13 RFバリアメタル層
14 DCバリアメタル層
15 ボンディングメタル層
55 スパッタリング装置
2 第1電極
3 基板
4 バッファ層
5 n型クラッド層
6 活性層
7 p型クラッド層
8 通電容易層
9 キャップ層
10 電流ブロック層
11 オーミックメタル層
12 第2電極
13 RFバリアメタル層
14 DCバリアメタル層
15 ボンディングメタル層
55 スパッタリング装置
Claims (7)
- 被処理対象物の一表面上に、高周波スパッタリングを用いて第1の成膜速度で第1スパッタリング層部分を形成し、
第1スパッタリング層部分の厚み方向一表面上に、直流スパッタリングを用いて第1の成膜速度よりも高い第2の成膜速度で前記第1スパッタリング層部分と同一成分の第2スパッタリング層部分を積層することによってスパッタリング層を形成することを特徴とする成膜方法。 - 前記高周波スパッタリングでは、500W以上かつ800W未満の電力を電極に供給して、放電を生じさせることを特徴とする請求項1記載の成膜方法。
- 前記第1スパッタリング層部分は、50nm以上かつ70nm未満の厚みに形成されることを特徴とする請求項2記載の成膜方法。
- 前記直流スパッタリングでは、1000W以上かつ2000kW未満の電力を電極に供給して、放電を生じさせることを特徴とする請求項3記載の成膜方法。
- 前記高周波スパッタリングでは、スパッタガスの圧力を0.3Pa以上かつ0.7Pa未満とすることを特徴とする請求項1〜4のいずれか1つに記載の成膜方法。
- 請求項1〜5のいずれか1つに記載の成膜方法を用いて、エアリッジ構造を有する半導体レーザ素子の電極を形成することを特徴とする半導体レーザ素子の電極形成方法。
- 前記半導体レーザ素子は、複数の電極形成層から成る電極形成体を含んで構成され、
前記電極は、電極形成体を構成する複数の電極形成層のうちの、半導体レーザ素子の活性層に最も近接する電極形成層を構成し、
電極形成体を構成する複数の電極形成層のうちの、半導体レーザ素子の活性層に最も近接する電極形成層を除く残余の電極形成層を、直流スパッタリングを用いて形成することを特徴とする請求項6記載の半導体レーザ素子の電極形成方法。
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JP2011184706A (ja) * | 2010-03-04 | 2011-09-22 | Konica Minolta Holdings Inc | 成膜方法、及びその成膜方法を用いて製造された薄膜材料 |
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2005
- 2005-07-04 JP JP2005195246A patent/JP2007013057A/ja active Pending
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