JP2007012746A - 配線基板とその製造方法及び半導体装置 - Google Patents
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Abstract
【課題】 何ら不具合が発生することなく、基板のスルーホール内に信頼性の高い2つの独立した導電経路が形成されて基板の両面側を導通可能にする配線基板の製造方法を提供する。
【解決手段】 基板10に設けられたスルーホール10aに、外側導電部20aと内側導電部20cとの間にフッ素含有樹脂20bが充填されて構成される同軸型の導電性部品20を挿入し、フッ素含有樹脂20bの上面及び下面を除く領域に選択的に金属めっきを施すことにより、導電性部品20の外側導電部20aに電気的に接続される第1配線層12を基板の両面側に形成する。さらに、第1配線層12を被覆する絶縁層14に設けられたビアホール14xを介して導電性部品20の内側導電部20cに電気的に接続される第2配線層16を基板10の両面側の絶縁層14の上にそれぞれ形成する。
【選択図】 図10
【解決手段】 基板10に設けられたスルーホール10aに、外側導電部20aと内側導電部20cとの間にフッ素含有樹脂20bが充填されて構成される同軸型の導電性部品20を挿入し、フッ素含有樹脂20bの上面及び下面を除く領域に選択的に金属めっきを施すことにより、導電性部品20の外側導電部20aに電気的に接続される第1配線層12を基板の両面側に形成する。さらに、第1配線層12を被覆する絶縁層14に設けられたビアホール14xを介して導電性部品20の内側導電部20cに電気的に接続される第2配線層16を基板10の両面側の絶縁層14の上にそれぞれ形成する。
【選択図】 図10
Description
本発明は配線基板とその製造方法及び半導体装置に係り、さらに詳しくは、コア基板のスルーホールに設けられた導電体を介して基板の両面側を導通可能にする構造を有する配線基板とその製造方法及び半導体装置に関する。
従来、コア基板の両面側に形成された配線層がコア基板のスルーホールに設けられた導電体を介して相互接続された構造を有する配線基板がある。
そのような配線基板の製造方法としては、図1(a)に示すように、まず、ガラスエポキシ樹脂などよりなるコア基板100にスルーホール100xを形成した後に、スルーホール100x内を過マンガン酸などによるデスミア処理によってクリーニングする。その後に、図1(b)に示すように、無電解めっきによりコア基板100の両面及びスルーホール100xの側面にシード層(不図示)を形成し、さらにシード層をめっき給電層に利用する電解めっきによりシード層上に金属層(不図示)を形成して第1導電層102を得る。これによって、コア基板100の両面側は、スルーホール100x内に設けられた第1導電層102によって導通可能な状態となる。このとき、コア基板100のスルーホール100x内には空洞が残された状態となる。
次いで、図1(c)に示すように、スルーホール100xの空洞に充填樹脂104を充填する。さらに、図1(d)に示すように、コア基板100の両面側において、第1導電層102から突出する充填樹脂104の部分をそれぞれ研磨することにより、充填樹脂104の上面及び下面がコア基板100の上側及び下側の第1導電層102の露出面とそれぞれ略同一面になるように平坦化する。
続いて、図2(a)に示すように、図1(d)の構造体にデスミア処理を施してクリーニングした後に、無電解めっきによりコア基板100の両面側の第1導電層102上にシード層(不図示)をそれぞれ形成し、そのシード層をめっき給電層に利用する電解めっきによりシード層上に金属層(不図示)形成して第2導電層106をそれぞれ得る。
その後に、図2(b)に示すように、第2導電層106及び第1導電層102をパターニングすることにより、コア基板100の両面に第1及び第2導電層102,106により構成される配線層108を形成する。このようにして、コア基板100の両面側の配線層108はコア基板100のスルーホール100x内の第1導電層102を介して相互接続される。
また、他の製造方法としては、コア基板のスルーホールにめっきによって導電層を形成する代わりに、スルーホール内に金属柱を挿入する製造方法がある。
図3(a)及び(b)に示すように、コア基板100にスルーホール100xを形成した後に、そのスルーホール100x内に金属柱110を挿入する。次いで、図3(c)及び(d)に示すように、無電解めっき及び電解めっきによりコア基板100の両面に導電層112をそれぞれ形成した後に、導電層112をパターニングして配線層114をそれぞれ得る。これにより、コア基板100の両面にそれぞれ形成された配線層114はスルーホール100x内の金属柱110を介して相互接続される。
コア基板に設けられたスルーホールに金属柱を挿入することに基づいて配線基板を製造する方法は、例えば、特許文献1に記載されている。
特開2005−26313号公報
ところで、近年、基板のスルーホール内に相互に電気絶縁された2つの導通経路が形成され、一方の導電経路が基板上の1層目の配線層に接続され、他方の導電経路が基板上の2層目の配線層に接続された構造の配線基板についての要望がある。
しかしながら、そのような構造の配線基板を従来技術の方法で製造する場合は、スルーホール100x内に第1導電層102(外側導電部)を形成し、スルーホール100xを充填樹脂104で埋め込んだ後(図1(d)の工程の後)に、充填樹脂104に内側スルーホールを再度形成し、次いでその内面に内側導電部を形成し、さらに内側スルーホールを充填樹脂で埋め込む必要がある。従って、デスミア処理やめっき工程を2回繰り返す必要があり、製造工程が多く煩雑になってコスト上昇を招くと共に、薬液の準備や廃液処理における負担がかなり大きいといった課題がある。
また、スルーホール100xに埋め込まれる充填樹脂104は、その中には気泡が生じて充填される場合があり、内側導電部と外側導電部との電気的なショートが発生するおそれがある。さらには、内側導電部が形成された内側スルーホールの孔は、その径がかなり小さくなるので、充填樹脂を精度よく埋め込むことは困難を極める。
また、スルーホール内の充填樹脂に内側スルーホールを形成する際に位置ずれが生じるので、その内面に形成される内側導電部の配置位置がリング状の外側導電層の中心部からずれることが多い。このため、スルーホール内の伝送線路においても特性インピーダンスの整合をとる必要がある場合は、十分な高周波特性が得られない問題がある。
なお、上記した特許文献1では、基板のスルーホール内に2つの導電経路を形成して基板の両面側を導通可能にすることに関しては、何ら考慮されていない。
本発明は以上の課題を鑑みて創作されたものであり、何ら不具合が発生することなく、基板のスルーホール内に信頼性の高い2つの独立した導電経路が形成されて基板の両面側を導通可能にする配線基板とその製造方法及び半導体装置を提供することを目的とする。
上記課題を解決するため、本発明は配線基板の製造方法に係り、厚み方向に貫通するスルーホールを備えた基板を用意する工程と、外側導電部と内側導電部とがフッ素含有樹脂によって絶縁されて構成される同軸型の導電性部品を、前記基板のスルーホールに挿入する工程と、前記導電性部品の前記フッ素含有樹脂の上面及び下面を除く領域に選択的に金属めっきを施すことにより、前記導電性部品の前記外側導電部に電気的に接続された第1配線層を前記基板の両面側にそれぞれ形成する工程と、前記基板の両面側の第1配線層を被覆する絶縁層をそれぞれ形成する工程と、前記基板の両面側の絶縁層を加工することにより、前記導電性部品の前記内側導電部の上面及び下面に到達する深さのビアホールをそれぞれ形成する工程と、前記ビアホールを介して前記内側導電部に電気的に接続される第2配線層を、前記基板の両面側の前記絶縁層の上にそれぞれ形成する工程とを有する。
本発明では、まず、基板に設けられたスルーホールに外側導電部と内側導電部とがフッ素含有樹脂によって絶縁されて構成される同軸型の導電性部品が挿入される。本発明で使用される導電性部品のフッ素含有樹脂は、無電解めっきを施しても金属層が成膜されない特性を有している。従って、導電性部品が挿入された基板の両面側に無電解めっきを施すと、導電性部品のフッ素含有樹脂の露出面(上面及び下面)には金属めっきが施されず、外側導電部に電気的に接続される第1配線層が内側導電部と分離された状態で基板の両面側に形成される。
本発明と違って、導電性部品のフッ素含有樹脂が金属めっきが施される絶縁体からなる場合、基板上に金属めっきを施すと外側導電部と内側導電部とが第1配線層で接続されてしまう。このため、導電性部品の外側導電部と内側導電部とが独立した別々の配線層にそれぞれ接続される場合は、外側導電部と内側導電部との間の配線層をエッチングしてそれらを分離する必要がある。
しかしながら、本発明では、第1配線層は、内側導電部と分離された状態で外側導電部に自己整合的に接続されて基板上に形成されるので、後工程で第1配線層を特別にパターニングする必要がなく、製造工程を簡易とすることができる。
次いで、基板の両面側の第1配線層を被覆する絶縁層がそれぞれ形成された後に、基板の両面側の絶縁層に、前記導電性部品の前記内側導電部の上面及び下面に到達する深さのビアホールがそれぞれ形成される。さらに、そのビアホールを介して内側導電部に電気的に接続される第2配線層が基板の両面側の絶縁層の上にそれぞれ形成される。
このように本発明では、基板のスルーホールにめっきによって2つの導通経路を作り込むのではなく、同軸型の導電性部品を基板のスルーホールに挿入することで2つの導通経路が形成されるので、従来技術に比べて、薬液を使用する工程が削減されて薬液の準備や廃液処理における負担が大幅に軽減される。
しかも、導電性部品の外側導電部に接続される第1配線層を内側導電部から分離した状態で自己整合的に形成できるので、外側導電部と内側導電部との間隔が狭い微細な導電性部品を使用する場合であっても、基板の両面側を導通可能にする2つの独立した導電経路をスルーホール内に信頼性よく形成することができる。
また、本発明で使用される同軸型の導電性部品は挿入部品として別途用意するものなので、外側導電部と内側導電部との間をフッ素含有樹脂によって十分に絶縁した状態で形成することができる。従って、従来技術と違って、外側導電部と内側導電部との間で電気的なショートが発生するおそれもない。
また同様な理由で、同軸型の導電性部品のフッ素含有樹脂は、柱状の内側導電部の側面上に均一な膜厚で容易に形成できるので、内側導電部がリング状の外側導電部の中心部からずれて配置されることもなく、基板のスルーホール内の伝送線路においても特性インピーダンスを容易に整合させることができる。
以上説明したように、本発明では、フッ素含有樹脂を含む同軸型の導電性部品を基板のスルーホールに挿入する手法を採用するので、簡易な製造工程によって基板の両面側を導通可能にする2つの独立した導通経路を信頼性よく形成できる。
以下、本発明の実施の形態について、添付の図面を参照して説明する。
図4〜図10は本発明の実施形態の配線基板の製造方法を順に示す斜視図及び断面図である。本発明の実施形態の配線基板の製造方法は、まず、図4(a)及び(b)に示すように、エポキシ樹脂又はポリイミド樹脂などからなるコア基板10を用意し、レーザ、機械ドリル又はパンチングなどでコア基板10を加工することによりその厚み方向に貫通するスルーホール10aを形成する。
次いで、図5(a)に示すような同軸型の導電性部品20を用意する。同軸型の導電性部品20は、外周部に形成されたリング状の外側導電部20aと、その内側に配置された内側導電部20cと、それらの間に充填されたフッ素含有樹脂20bとにより構成された円柱状の同軸部品である。外側導電部20a及び内側導電部20cは、例えば銅(Cu)などの金属からなる。また、フッ素含有樹脂20bは、無電解めっきを施しても金属層が成膜しない(付着しても剥がれる)特性を有するものが使用され、例えばテフロン樹脂又はPTFE(ポリテトラフルオロエチレン(四フッ化エチレン樹脂))などが好適に使用される。
そして、図5(a)及び(b)に示すように、そのような導電性部品20をコア基板10のスルーホール10a内に挿入する。導電性部品20の挿入方法は、切断した同軸型の金属ワイヤを挿入するワイヤインサート法や同軸型のピンを整列器によって一括して挿入するメタルプラギング法などがある。
本実施形態では、整列器によって複数の導電性部品を一括して挿入する方法について説明する。
図11は本発明の実施形態で使用される振動・吸着ピン整列器を示す構成図、図12及び図13は、振動・吸着ピン整列器を使用してコア基板のスルーホールに導電性部品を挿入する様子を模式的に示す断面図である。
まず、図11に示すような構成の振動・吸着ピン整列器3を用意する。振動・吸着ピン整列器3は、架台40と、架台40の中央部の開口部に設置された多孔質の吸着板44と、基板押え42とにより基本構成されている。吸着板44にはその内部から外面にかけて相互に連通する複数の気孔44aが設けられている。
そして、上記したスルーホール10aが設けられたコア基板10が用意され、そのスルーホール10aが形成された領域が吸着板44上に配置されるようにコア基板10が架台40上に載置される。架台40の周縁側には、第1排気口48が設けられており、それに接続された真空ポンプ(不図示)によってコア基板10が架台40に真空吸着されるようになっている。また、架台40の吸着板44の下の部分には真空ポンプ(不図示)が接続された第2排気口46が設けられており、これによって、吸着板44上に載置されるコア基板10のスルーホール10a内の雰囲気(空気)が吸着板44の気孔44aを介して下側に排気される。さらに、この振動・吸着ピン整列器3には、振動手段(不図示)が接続されており、吸着板44上に配置されるコア基板10を水平方向及び垂直方向に揺動・振動できるようになっている。
なお、架台40上にコア基板10を収容するカバー(不図示)を設けてコア基板10が密閉容器内に収容されるようにし、その密閉容器内を真空ポンプによって減圧するようにしてもよい。
次いで、図12に示すように、上記した構成の振動・吸着ピン整列器3の架台40上にスルーホール10aが設けられたコア基板10を配置し、基板押え42でコア基板10を押圧して固定する。さらに、第1排気口48を減圧してコア基板10を架台40に真空吸着させる。
続いて、同じく図12に示すように、コア基板10の周縁部に上記したような複数の導電性部品20を配置し、振動・吸着ピン整列器3を振動手段によって揺動・振動させる。このとき同時に、吸着板44の下側の第2排気口46を排気することにより、コア基板10のスルーホール10aの雰囲気(空気)を吸着板44の気孔44aを介して下側に排気する。
これにより、図13に示すように、コア基板10の周縁部に配置された複数の導電性部品20は、揺動・振動によってコア基板10のスルーホール10a内に各々振り込まれて挿入される。
また、このとき、コア基板10のスルーホール10aの雰囲気(空気)は下側に排気されているので、一度スルーホール10aに挿入された導電性部品20はスルーホール10a内に吸引・吸着され、外に飛び出すおそれがない。
このように、振動・吸着ピン整列器3を使用することにより、複数の導電性部品20をコア基板10の各スルーホール10aに一括して同時に挿入することができ、導電性部品20を1個ずつ挿入する場合に比べて作業効率を格段に向上させることができる。
なお、導電性部品20として上部にネイルヘッドをもつ釘状のものを使用し、導電性部品20がそのネイルヘッドが上側になった状態でコア基板10のスルーホール10a内に挿入され、ネイルヘッドがスルーホール10aの周辺のコア基板10の部分に引っ掛かかって係止するようにしてもよい。ネイルヘッドをもつ導電性部品は、図5(a)の導電性部品20の外側導電部20aの上部に横方向に突出するリング状の金属突起部を設ければよい。
また、好適には、コア基板10として、硬化樹脂層が2つの半硬化樹脂層によって挟まれた構造のものを使用し、導電性部品20をコア基板10のスルーホール10aに挿入した後に熱処理することによって半硬化樹脂層を流動化させた状態で硬化することにより、導電性部品20がコア基板10のスルーホール10aに完全に固定されるようにする。
以上のような方法により、図6(a)及び(b)に示すように、コア基板10のスルーホール10aに導電性部品20が挿入される。
その後に、図7(a)及び(b)に示すように、導電性部品20が挿入されたコア基板10の両面側に無電解めっきによってCuなどからなるシード層12aを形成する。このとき、導電性部品20のフッ素含有樹脂20bは無電解めっきを施しても金属層が成膜しない特性を有するため、フッ素含有樹脂20bの上面及び下面(Aで示される部分)には無電解めっきは施されず、導電性部品20の外側導電部20aの上面及び下面からコア基板10の上面及び下面にかけてシード層12aがそれぞれ選択的に形成される。なお、導電性部品20の内側導電部20cの上面及び下面にもシード層12aが形成されるが、電気的にフローティングなシード層となる。
さらに、シード層12aをめっき給電層に利用する電解めっきにより、導電性部品20の外側導電層20aに接続されるシード層12の上にCuなどからなる金属層12bを形成する。
これにより、シード層12aと金属層12bとによって構成されて、導電性部品20の外側導電部20aに電気的に接続される第1配線層12がコア基板10の両面側に形成される。このようにして、コア基板10の両面に形成された第1配線層12は、導電性部品20外側導電部20aを介して相互接続されて、コア基板10の両面側が導通可能な状態となる。なお、本実施形態では、第1配線層12は、導電性部品20の外側導電部20aに接続されるグランド層として機能する。必要に応じて第1配線層12をさらにパターニングしてもよい。
本実施形態と違って、導電性部品20のフッ素含有樹脂20bが無電解めっきが施される絶縁体からなる場合、図7(b)の工程では、外側導電部20aと内側導電部20cとが配線層で接続されてしまう。従って、導電性部品20の外側導電部20aと内側導電部20cとが独立した別々の配線層にそれぞれ接続される場合は、外側導電部20aと内側導電部20cとの間の配線層をエッチングしてそれらを分離する必要がある。
しかしながら、本実施形態では、導電性部品20の外側導電部20aと内側導電部20cとの間には無電解めっきが施されないフッ素含有樹脂20bが設けられているので、第1配線層12は、外側導電部20aの上下面及びコア基板10(エポキシ樹脂やポリイミド樹脂)の両面に自己整合的に形成される。従って、図7(b)に示すように、めっきが施された時点で、外側導電部20aに接続された第1配線層12は、内側導電部20cと分離された状態となるので、後工程で特別に第1配線層12をパターニングする必要がない。
このように、本実施形態では、導電性部品20の外側導電部20aと内側導電部20cと間が狭い場合であっても、外側導電部20aに接続される第1配線層12を内側導電部20cから分離した状態で自己整合的に形成することができる。
次に、導電性部品20の内側導電部20cに接続される第2配線層を形成する方法を説明する。まず、図8(a)及び(b)に示すように、コア基板10の両面側の第1配線層12を被覆する第1絶縁層14をそれぞれ形成する。第1絶縁層14としては、エポキシ樹脂又はポリイミド樹脂などが好適に使用され、その形成方法としては樹脂シートを貼着する方法やワニス(液体樹脂)を塗布する方法などがある。
その後に、図9(a)及び(b)に示すように、第1絶縁層14をレーザなどで加工することにより、導電性部品20の上面及び下面に到達する深さの第1ビアホール14xを第1コア基板10の両面側の第1絶縁層14にそれぞれ形成する。
続いて、コア基板10の両面側の第1絶縁層14上及び各ビアホール14xの内面に無電解めっきでCuなどのシード層(不図示)をそれぞれ形成した後に、シード層をめっき給電層に利用する電解めっきによってCuなどの金属層(不図示)を形成する。さらに、図10(a)及び(b)に示すように、フォトリソグラフィ及びエッチングでコア基板10の両面側の金属層及びシード層をそれぞれパターニングすることにより、第1ビアホール14xを介して導電性部品20の内側導電部20cの上面及び下面に接続される第2配線層16をコア基板10の両面側の第1絶縁層14の上にそれぞれ形成する。なお、本実施形態では、第2配線層16は、導電性部品20の内側導電部20cに接続されるシグナル層を含んで形成される。
以上により、本実施形態の基本構成の配線基板が得られる。図10(a)及び(b)に示すように、本実施形態の配線基板では、コア基板10のスルーホール10aに同軸型の導電性部品20が挿入されている。同軸型の導電性部品20は、外側導電部20aと内側導電部20cとの間にフッ素含有樹脂20bが充填されて構成されている。これによって、コア基板10のスルーホール10aにコア基板10の両面側を導通可能にする2つの独立した導通経路(外側導電部20a及び内側導電部20c)が設けられている。
また、コア基板10の両面側には導電性部品20の外側導電部20aに接続された第1配線層12がそれぞれ形成されており、コア基板10の両面側の第1配線層12は外側導電部20aを介して相互接続されている。
また、コア基板の両面側には各第1配線層12を被覆する第1絶縁層14がそれぞれ形成されており、第1絶縁層14には導電性部品20の内側導電部10cの上面及び下面に到達する深さの第1ビアホール14xがそれぞれ形成されている。
さらに、コア基板20の両面側の第1絶縁層14の上には、第1ビアホール14xを介して導電性部品20の内側導電部20cの上面及び下面に接続される第2配線層16がそれぞれ形成されており、コア基板20の両面側の第2配線層16は導電性部品20の内側導電部20cを介して相互接続されている。
本実施形態の配線基板では、上述したように、導電性部品20のフッ素含有樹脂20bは無電解めっきを施しても金属層が成膜されない特性を有するので、第1配線層12は導電性部品20の内側導電部20cと分離された状態で、外側導電部20aに自己整合的に接続されて形成される。このため、製造工程が簡易となって低コスト化を図ることができると共に、コア基板10の両面側を導通可能にする2つの独立した導電経路を信頼性よく形成することができる。
また、本実施形態の同軸型の導電性部品20は配線基板の製造工程で作り込むものではなく挿入部品として別途用意するものなので、外側導電部20aと内側導電部20cとの間をフッ素含有樹脂20bによって十分に絶縁した状態で形成することができる。従って、従来技術と違って、外側導電部20aと内側導電部20cとの間で電気的なショートが発生するおそれもない。
また同様な理由で、本実施形態の同軸型の導電性部品20のフッ素含有樹脂20bは、柱状の内側導電部20cの側面上に均一な膜厚で容易に形成できるので、内側導電部20cがリング状の外側導電部20aの中心部からずれて配置されることもなく、スルーホール10a内の伝送線路においても特性インピーダンスの容易に整合させることができる。
次に、本実施形態の半導体素子が実装される配線基板及び半導体装置の一例について説明する。図14は本発明の実施形態の半導体素子が実装される配線基板の製造方法を示す断面図、図15は本発明の実施形態の配線基板に半導体素子が実装されて構成される半導体装置を示す断面図である。
図14(a)に示すように、上述した製造方法により、コア基板10のスルーホール10aに同軸型の導電部品20を挿入した後に、導電性部品20の外側導電部20aの上面及び下面に接続されるグランド層として機能する第1配線層12をコア基板10の両面側にそれぞれ形成する。次いで、コア基板10の両面側に第1配線層12を被覆する第1絶縁層14をそれぞれ形成する。
続いて、コア基板10の両面側の第1絶縁層14を加工することにより、導電性部品20の内側導電部20cの上面及び下面とコア基板10の両面側の第1配線層12に到達する深さの第1ビアホール14xをそれぞれ形成する。さらに、コア基板10の両面側の第1絶縁層14の上に、第1ビアホール14xを介して導電性部品20の内側導電部20cの上面及び下面と第1配線層12とに接続される第2配線層16をそれぞれ形成する。第2配線層16は、第1ビアホール14xを介して導電性部品20の内側導電部20cに接続される第1シグナル層16aと、第1ビアホール14xを介して第1配線層12(第1グランド層)に接続される第2グランド層16bとを含んで形成される。
続いて、図13(b)に示すように、コア基板10の両面側において、第2配線層16を被覆する第2絶縁層18をそれぞれ形成した後に、第2配線層16上の第2絶縁層18の部分に第2ビアホール18xをそれぞれ形成する。さらに、コア基板10の両面側において、第2ビアホール18xを介して第2配線層16に接続される第3配線層22を形成する。第3配線層22は、第2ビアホール18xを介して第1シグナル層16aに接続される第2シグナル層22aと、第2ビアホール18xを介して第2グランド層16bに接続される第3グランド層22bとを含んで形成される。
次いで、コア基板10の両面側において、第3配線層22の上に開口部24xが設けられたソルダレジスト膜24を形成した後に、開口部24x内の第3配線層22の部分にNi/Auめっきを施して接続部Cを形成する。コア基板10の両面側において、接続部Cはシグナル用接続部C1とグランド用接続部C2とを含んで形成される。これにより、本実施形態の配線基板1が得られる。
そして、図15に示すように、コア基板10の上面側の最上の第3配線層22の接続部Cに半導体素子30のバンプ30aをフリップチップ接続した後に、半導体素子30の下側の隙間にアンダーフィル樹脂32を充填する。さらに、コア基板10の下面側の最上の第3配線層22の接続部Cにはんだボールを搭載するなどして外部接続端子26を形成する。
以上により、本実施形態の配線基板1に半導体素子30が実装されて構成される半導体装置2が完成する。
なお、上述した形態では、コア基板10の両面側に3層の配線層をそれぞれ設けた形態を例示したが、n層(nは2以上の整数)の多層配線を形成してもよい。本実施形態の配線基板は、各種の電子部品の搭載基板として使用することができ、上述した半導体装置2にキャパシタなどの受動部品がさらに実装された形態としてもよいし、受動部品用の配線基板として適用してもよい。
1…配線基板、2…半導体装置、3…振動・吸着ピン整列器、10…コア基板、10a…スルーホール、12a…シード層、12b…金属層、12…第1配線層、14…第1絶縁層、14x…第1ビアホール、16…第2配線層、16a…第1シグナル層、16b…第2グランド層、18…第2絶縁層、18x…第2ビアホール、20…導電性部品、20a…外側導電部、20b…フッ素含有樹脂、20c…内側導電部、22…第3配線層、22a…第2シグナル層、22b…第3グランド層、24…ソルダレジスト膜、24x…開口部、26…外部接続端子、30…半導体素子、30a…バンプ、32…アンダーフィル樹脂、40…架台、42…基板押え、44…吸着板、44a…気孔、46…第2排気口、48…第1排気口、C…接続部。
Claims (13)
- 厚み方向に貫通するスルーホールを備えた基板を用意する工程と、
外側導電部と内側導電部との間にフッ素含有樹脂が充填されて構成される同軸型の導電性部品を、前記基板のスルーホールに挿入する工程と、
前記導電性部品の前記フッ素含有樹脂の上面及び下面を除く領域に選択的に金属めっきを施すことにより、前記導電性部品の前記外側導電部に電気的に接続される第1配線層を前記基板の両面側にそれぞれ形成する工程と、
前記基板の両面側の第1配線層を被覆する絶縁層をそれぞれ形成する工程と、
前記基板の両面側の絶縁層を加工することにより、前記導電性部品の前記内側導電部の上面及び下面に到達する深さのビアホールをそれぞれ形成する工程と、
前記ビアホールを介して前記内側導電部に電気的に接続される第2配線層を、前記基板の両面側の前記絶縁層の上にそれぞれ形成する工程とを有することを特徴とする配線基板の製造方法。 - 前記第1配線層を形成する工程は、
無電解めっきにより、前記基板の両面側における前記フッ素含有樹脂の上面及び下面を除く領域に、前記外側導電部に接続されるシード層をそれぞれ選択的に形成する工程と、
前記シード層をめっき給電層に利用する電解めっきにより、前記基板の両面側の前記シード層の上に金属層をそれぞれ形成する工程とを含むことを特徴とする請求項1に記載の配線基板の製造方法。 - 前記基板はエポキシ樹脂又はポリイミド樹脂よりなり、
前記フッ素含有樹脂は、無電解めっきが施されない特性を有し、テフロン樹脂又は四フッ化エチレン樹脂からなることを特徴とする請求項1又は2に記載の配線基板の製造方法。 - 前記基板のスルーホールに前記導電性部品を挿入する工程において、
振動・吸着ピン整列器によって、複数の前記導電性部品を一括して複数の前記スルーホールに挿入することを特徴とする請求項1乃至3のいずれか一項に記載の配線基板の製造方法。 - 前記ビアホールを形成する工程において、前記基板の両面側の前記第1配線層の上の前記絶縁層にビアホールが同時に形成され、
前記第2配線層は、前記ビアホールを介して前記第1配線層に接続される配線層を含むことを特徴とする請求項1乃至3のいずれか一項に記載の配線基板の製造方法。 - 前記第1配線層は第1グランド層であり、
前記第2配線層は、前記ビアホールを介して前記内側導電部に接続されたシグナル層と、前記ビアホールを介して前記第1配線層に接続された第2グランド層とを含むことを特徴とする請求項5に記載の配線基板。 - 前記第2配線層を形成した後に、前記第2配線層に電気的に接続されるn層(nは1以上の整数)の配線層を積層する工程をさらに有することを特徴とする請求項1乃至6のいずれか一項に記載の配線基板の製造方法。
- 厚み方向に貫通するスルーホールを備えた基板と、
前記スルーホール内に挿入されて配置され、外側導電部と内側導電部との間にフッ素含有樹脂が充填されて構成される同軸型の導電性部品と、
前記基板の両面側における前記導電性部品の前記フッ素含有樹脂の上面及び下面を除く領域にそれぞれ選択的に形成され、前記導電性部品の前記外側導電部に電気的に接続された第1配線層と、
前記基板の両面側の前記第1配線層をそれぞれ被覆する絶縁層と、
前記基板の両面側の絶縁層にそれぞれ設けられ、前記導電性部品の前記内側導電部の上面及び下面に到達する深さのビアホールと、
前記基板の両面側の前記絶縁層の上にそれぞれ形成され、前記導電性部品の前記内側導電部に前記ビアホールを介して電気的に接続された第2配線層とを有することを特徴とする配線基板。 - 前記基板はエポキシ樹脂又はポリイミド樹脂よりなり、
前記フッ素含有樹脂は、無電解めっきが施されない特性を有し、テフロン樹脂又は四フッ化エチレン樹脂からなることを特徴とする請求項8に記載の配線基板。 - 前記基板の両面側の前記第1配線層の上の前記絶縁層の部分にそれぞれ形成された前記ビアホールをさらに有し、
前記第2配線層は、前記ビアホールを介して前記第1配線層に接続される配線層を含むことを特徴とする請求項8に記載の配線基板。 - 前記第1配線層は第1グランド層であり、
前記第2配線層は、前記ビアホールを介して前記内側導電部に接続されたシグナル層と、前記ビアホールを介して前記第1配線層に接続された第2グランド層とを含むことを特徴とする請求項10に記載の配線基板。 - 前記第2配線層の上に、該第2配線層に電気的に接続されるn層(nは1以上の整数)の配線層が積層されていることを特徴とする請求項8乃至10のいずれか一項に記載の配線基板。
- 請求項8乃至12のいずれか一項に記載の配線基板と、
前記配線基板の一方の面側の最上の前記配線層に接続された電子部品と、
前記配線基板の他方の面側の最上の前記配線層に設けられた外部接続端子とを有することを特徴とする半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005189394A JP2007012746A (ja) | 2005-06-29 | 2005-06-29 | 配線基板とその製造方法及び半導体装置 |
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---|---|---|---|
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Publications (1)
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---|---|
JP2007012746A true JP2007012746A (ja) | 2007-01-18 |
Family
ID=37750890
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---|---|---|---|
JP2005189394A Withdrawn JP2007012746A (ja) | 2005-06-29 | 2005-06-29 | 配線基板とその製造方法及び半導体装置 |
Country Status (1)
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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-
2005
- 2005-06-29 JP JP2005189394A patent/JP2007012746A/ja not_active Withdrawn
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