JP2007005583A - 半導体装置及びその作製方法 - Google Patents
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Abstract
【解決手段】 本発明の一は、半導体層と導電層との上に設けられ、シロキサン結合を含む絶縁層を、絶縁層の上に設けられた感光性樹脂をマスクとし、臭化水素ガスと酸素ガスとを含む処理用ガスを用いて絶縁層をエッチングする工程を含むことを特徴とする半導体装置の作製方法である。
【選択図】図1
Description
本発明の一態様について図1を用いて説明する。
HBrガスおよびO2ガスを用いてシロキサンを含む層をエッチングする工程を含む本発明の半導体装置の作製方法の一態様について図3〜11を用いて説明する。
実施の形態2等に記載された方法により製造された半導体装置は、カード、食品等の包装容器等の物品に実装され、各種データをやり取りする為の媒体として用いられる。そして、本発明の実施によって得られた半導体装置はコンタクトホールの形成の際に生じ得る反応生成物の堆積やプラズマダメージに起因した動作不良が低減されたものである為、本発明の実施によって得られた半導体装置を用いることによって無線通信によるデータのやり取りを良好に行うことができる。本形態では、実施の形態2で説明した半導体装置300の用途について図13及び図14を用いて説明する。半導体装置300は、例えば、紙幣、硬貨、有価証券、無記名債券類、証書類(運転免許証や住民票等、図14(A)参照)、包装用容器類(包装紙やボトル等、図14(B)参照)、DVDソフトやCDやビデオテープ等の記録媒体(図14(C)参照)、車やバイクや自転車等の乗物類(図14(D)参照)、鞄や眼鏡等の身の回り品(図14(E)参照)、食品類、衣類、生活用品類、電子機器等に設けて使用することができる。電子機器とは、液晶表示装置、EL表示装置、テレビジョン装置(単にテレビまたはテレビ受像器とも呼ぶ)および携帯電話機等を指す。
図16(A)、(B)は、条件1で処理した試料1に形成された開口部をFIBを用いて観察した際に得られた像である。図17(A)、(B)は、条件2で処理した試料2に形成された開口部をFIBを用いて観察した際に得られた像である。図16(A)、(B)、図17(A)、(B)は、いずれも、孔径1μm(設計値)として形成された開口部の像であるが、それぞれ、開口部の配置のされ方が異なる。図16(A)、図17(A)はそれぞれ複数の開口部を密に設けた領域を観察した像であり、図16(B)、図17(B)は複数の開口部を疎に設けた領域を観察した像である。図16(A)、(B)では、いずれも開口部に反応生成物が堆積しているのが分かる(点線で囲まれた部分)。これに対し、図17(A)、(B)の双方において、開口部は良好に形成されていることが分かる。
101 半導体層
102 絶縁層
103a 導電層
103b 導電層
104 絶縁層
105 マスク
106 絶縁層
107 絶縁層
108 層
201 基板
202 剥離層
203 絶縁層
204 半導体層
205 絶縁層
206a 第1の導電層
206b 第1の導電層
206c 第1の導電層
206d 第1の導電層
207a 第2の導電層
207b 第2の導電層
207c 第2の導電層
207d 第2の導電層
208a マスク
208b マスク
208c マスク
208d マスク
209 マスク
210a N型不純物領域
210b N型不純物領域
211a N型不純物領域
211b N型不純物領域
212 マスク
213 P型不純物領域
214 P型不純物領域
215a サイドウォール
215b サイドウォール
215c サイドウォール
215d サイドウォール
216a Nチャネル型トランジスタ
216b Nチャネル型トランジスタ
217 Pチャネル型トランジスタ
218 配線
219 層
221 絶縁層
222 絶縁層
223 マスク
224a 配線
224b 配線
224c 配線
225 絶縁層
226 マスク
227a 配線
227b 配線
240a マスク
228 絶縁層
229 配線
230 絶縁層
231 アンテナ
232 絶縁層
233 素子層
234 基体
235 基体
300 半導体装置
301 共振回路
302 変調復調回路
303 演算回路
304 アンテナ
305 容量
310 リーダ/ライタ
501 基板
502 導電層
503 絶縁層
504 絶縁層
505 導電層
506 マスク
103a 導電層
103b 導電層
1301 表示部
1302 リーダ/ライタ
1303 物品
1304 リーダ/ライタ
1305 物品
Claims (10)
- 半導体層と導電層との上に設けられ、シロキサン結合を含む絶縁層を、前記絶縁層の上に設けられた感光性樹脂をマスクとし、臭化水素ガスと酸素ガスとを含む処理用ガスを用いて前記絶縁層をエッチングする工程を含むことを特徴とする半導体装置の作製方法。
- 半導体層と第1の導電層との上に設けられ、上層に第2の導電層を有しシロキサン結合を含む絶縁層を、前記第2の導電層の上に設けられた感光性樹脂をマスクとして前記第2の導電層をエッチングした後、臭化水素ガスと酸素ガスとを含む処理用ガスを用いて前記絶縁層をエッチングする工程を含むことを特徴とする半導体装置の作製方法。
- トランジスタの上に設けられ、シロキサン結合を含む絶縁層を、前記絶縁層の上に設けられた感光性樹脂をマスクとし、臭化水素ガスと酸素ガスとを含む処理用ガスを用いて前記絶縁層をエッチングする工程を含むことを特徴とする半導体装置の作製方法。
- トランジスタの上に設けられ、上層に導電層を有しシロキサン結合を含む絶縁層を、前記導電層の上に設けられた感光性樹脂をマスクとして前記導電層からなる層をエッチングした後、臭化水素ガスと酸素ガスとを含む処理用ガスを用いて前記絶縁層をエッチングする工程を含むことを特徴とする半導体装置の作製方法。
- 前記酸素ガスは、前記処理用ガスにおいて3〜12%の流量比で含まれていることを特徴とする請求項1乃至請求項4のいずれか一項に記載の半導体装置の作製方法。
- 前記絶縁層のエッチングは、1.4Pa以下の圧力で行うことを特徴とする請求項1乃至請求項5のいずれか一項に記載の半導体装置の作製方法。
- 前記絶縁層のエッチングは、誘導結合型プラズマ方式で行うことを特徴とする請求項1乃至請求項6のいずれか一項に記載の半導体装置の作製方法。
- トランジスタの上に酸化珪素を主成分とする第1の絶縁層を形成する第1の工程と、
前記第1の絶縁層の上にシロキサン結合を含む第2の絶縁層を形成する第2の工程と、
前記第2の絶縁層の上に感光性樹脂からなるマスクを形成する第3の工程と、
前記第2の絶縁層を臭化水素ガスと酸素ガスとを含む処理用ガスを用いてエッチングをする第4の工程と、
前記第1の絶縁層をCHF3ガスを用いてエッチングする第5の工程と、
前記第5の工程後、前記マスクを除去する第6の工程と、
を有することを特徴とする半導体装置の作製方法。 - トランジスタの上に酸化珪素を主成分とする第1の絶縁層を形成する第1の工程と、
前記第1の絶縁層の上にシロキサン結合を含む第2の絶縁層を形成する第2の工程と、
前記第2の絶縁層の上に導電層を形成する第3の工程と、
前記導電層の上に感光性樹脂からなるマスクを形成する第4の工程と、
前記導電層を選択的にエッチングする第5の工程と、
前記第2の絶縁層を臭化水素ガスと酸素ガスとを含む処理用ガスを用いて第6のエッチングする工程と、
前記第1の絶縁層をCHF3ガスを用いてエッチングする第7の工程と、
前記第7の工程後、前記マスクを除去する第8の工程と、
を有することを特徴とする半導体装置の作製方法。 - 請求項1乃至請求項9のいずれか一項に記載の半導体装置の作製方法によって製造された半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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JP2007005583A true JP2007005583A (ja) | 2007-01-11 |
JP2007005583A5 JP2007005583A5 (ja) | 2008-08-07 |
JP4597790B2 JP4597790B2 (ja) | 2010-12-15 |
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Application Number | Title | Priority Date | Filing Date |
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Country Status (1)
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JP (1) | JP4597790B2 (ja) |
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---|---|---|---|---|
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JP4597790B2 (ja) | 2010-12-15 |
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