JP2006521689A5 - - Google Patents
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Description
本発明は、広く炉用支持具（kiln furniture）に関し、特に、高温処理作業への露出のような処理に耐えるようにウエハを支持する、ウエハキャリアに関する。さらに、本発明は、広くそのようなウエハキャリアを利用したウエハの処理に関する。 The present invention relates generally to kiln furniture, and more particularly to a wafer carrier that supports a wafer to withstand processing such as exposure to high temperature processing operations . Furthermore, the present invention relates generally to wafer processing utilizing such wafer carriers.
半導体処理は、この分野で理解されるように、典型的に、アニーリング（annealing），化学的気相成長（chemical vapor deposition），酸化（oxidation）等を含んだ高温処理を含む、様々な処理段階の間、半導体ウエハを支持、および／または、搬送するワークピースを使用している。この点に関し、この分野ではウエハボートとして知られている水平および垂直ウエハキャリアが、典型的に、相互に一定のピッチだけ離隔してウエハのアレイを構成して、複数のウエハを支持するために利用されている。ここで、ウエハを処理作業にさらすことは、複数のウエハが同時に処理されるバッチ処理（"batch processing"）として広く知られている。 Semiconductor processing, as is understood in the art, typically, annealing (Annealing), chemical vapor deposition (chemical vapor deposition), including high temperature processing including oxidation (Oxidation) or the like, various processing stages During this time, a workpiece for supporting and / or transporting a semiconductor wafer is used. In this regard, horizontal and vertical wafer carrier known as a wafer boat in this field, typically constitutes the array of wafers spaced apart by a constant pitch from each other, to support the plurality of wafers It's being used. Here, by exposing the wafer to the processing operation, a plurality of wafers is widely known as a batch process ( "batch processing") to be processed simultaneously.
トランジスタの限界寸法，ダイのサイズおよび集積回路のサイズの低減と共に、処理されるウエハの実際の直径は、増大し続けている。例えば、製造においては、４インチ〜６インチのウエハから移行して、現在では、８インチのウエハが一般的に使用されている。さらに、１２インチ（３００ｍｍ）の半導体製造プラント（fabs）が、使用されるようになってきている。増大されたウエハサイズの導入に伴って、製造プロセスの多くの段階において、新たな技術的問題が生じている。 As transistor critical dimensions, die size and integrated circuit size decrease, the actual diameter of the processed wafer continues to increase. For example, in manufacturing, moving from 4 to 6 inch wafers, 8 inch wafers are now commonly used. In addition, 12 inch (300 mm) semiconductor manufacturing plants (fabs) are becoming used. With the introduction of increased wafer sizes, new technical problems have arisen at many stages of the manufacturing process.
さらに、主としてシリコンより成る半導体ウエハは、ロジックおよびメモリデバイスを含む従来の集積回路構成を製造するために使用されるだけでなく、導波管マルチプレクサ（waveguide multiplexer）や微小電気機械システム（micro-electro-mechanical systems：ＭＥＭＳ）といった光電子デバイス（opto-electronic device）にも使用されるようになってきている。ところで、デバイスの製造は、伝統的な半導体処理で通常行われる処理を超えて延長された時間だけ半導体ウエハが酸化される拡張された酸化処理段階をときどき利用する。例えば、ウエハを５日〜１０日間といった日にち単位で処理作業にさらすことは珍しくはない。上述したように、処理作業は、しばしばウエハの酸化処理を含む。 In addition, semiconductor wafers made primarily of silicon are not only used to fabricate conventional integrated circuit configurations including logic and memory devices, but also include waveguide multiplexers and micro-electromechanical systems (micro-electromechanical systems). -mechanical systems (MEMS) are also being used in opto-electronic devices. By the way, the manufacture of devices sometimes makes use of an extended oxidation process step in which the semiconductor wafer is oxidized for an extended time beyond that normally performed in traditional semiconductor processes. For example, it is not uncommon for wafers to be exposed to processing operations on a daily basis such as 5-10 days. As mentioned above, processing operations often include wafer oxidation.
延長された処理時間は、ウエハサイズの増大と同様に、デバイスの頑健性（robustness）および品質に影響を与える技術的な問題を生じる。この点に関して、本発明者達は、このような処理作業の後で、例えば、ウエハの局部的な、或いは、壊滅的な損傷である、ウエハの不具合に遭遇した。他の不具合は、特に、水平ウエハ容器の場合、例えばウエハキャリアの底面支持部である、ウエハとウエハキャリアとの接触個所での、ウエハの外側周辺における変形やノッチングを含む。 The extended processing time creates technical problems that affect device robustness and quality, as well as increased wafer size. In this regard, the present inventors have encountered a wafer failure after such processing operations, for example, local or catastrophic damage to the wafer. Other deficiencies include deformation and notching around the outside of the wafer, particularly at the wafer-wafer carrier contact location, for example in the case of a horizontal wafer container, which is the bottom support of the wafer carrier.
従って、この技術分野においては、改善されたウエハキャリアや容器、特に、水平ウエハキャリア、並びに、改善されたデバイス歩留りおよび低い不具合を提供する、改善された処理作業の必要性が存在する。 Accordingly, there is a need in the art for improved wafer carriers and containers, particularly horizontal wafer carriers, and improved processing operations that provide improved device yield and low defects.
本発明の一形態によれば、複数のウエハを垂直に支持するウエハキャリアであって、前記ウエハは、厚さｔwおよび正の半径ｒwを有し、前記ウエハキャリアは、少なくとも第１，第２および第３の支持部材、並びに、前記複数のウエハを受け入れる複数のスロットを備え、前記各第１，第２および第３の支持部材は、前記ウエハを支持および接触するために設けられ、前記各スロットは、それぞれ前記第１，第２および第３の支持部材に沿って延びる第１，第２および第３のスロットセグメントを有し、前記第１，第２および第３のスロットセグメントは、前記ウエハの半径と等しい半径を有する円弧に沿って配置され、少なくとも前記第２のスロットセグメントは、スロットの幅Ｗsおよび正の曲率半径ｒsを有し、該スロットの幅Ｗsは、前記ウエハの厚さｔwの１．３０倍以上であり、前記曲率半径ｒsは、前記ウエハの半径ｒwの１．１５倍以上であり、且つ、前記第１，第２および第３の支持部材は、該第２の支持部材が前記第１の支持部材と前記第３の支持部材間の円周上に位置するように、前記円弧に沿って順に配置されていることを特徴とするウエハキャリアが提供される。 According to an aspect of the present invention, there is provided a wafer carrier that vertically supports a plurality of wafers, the wafer having a thickness tw and a positive radius rw, and the wafer carriers are at least first and second. And a third support member, and a plurality of slots for receiving the plurality of wafers, wherein each of the first, second and third support members is provided for supporting and contacting the wafer, The slot has first, second and third slot segments extending along the first, second and third support members, respectively, and the first, second and third slot segments are are arranged along an arc having a radius equal to the radius of the wafer, at least the second slot segment has a width Ws and a positive curvature radius rs of the slot, the width Ws of the slot, before 1 of the thickness tw of the wafer. 30 times or more, and the radius of curvature rs is 1 . Der 15 times or more is, and, the first, second and third support member is positioned on the circumference between the the second support member and the first supporting member third support member as to the wafer carrier, characterized that you have been arranged in order along the arc is provided.
本発明の他の形態によれば、複数のウエハを、上記第１の特徴を有するウエハキャリア内に搭載するステップであって、該ウエハは、正の半径ｒwおよび厚さｔwを有する、ステップと、前記ウエハに対して処理を実施するステップと、を備えることを特徴とする複数のウエハを処理する方法が提供される。According to another aspect of the invention, mounting a plurality of wafers in a wafer carrier having the first feature, wherein the wafer has a positive radius rw and a thickness tw. And a step of processing the wafer. A method of processing a plurality of wafers is provided.
本発明の更に他の形態によれば、複数のウエハを支持するウエハキャリアであって、該ウエハキャリアは、クレードル内に設けられた複数のスロットを含み、該クレードルは、シリコンカーバイドを備えると共に、該シリコンカーバイドを覆う酸化物層を有することを特徴とするウエハキャリアが提供される。本発明の一形態によれば、複数のウエハを支持するウエハキャリアであって、該ウエハキャリアは、クレードル内に設けられた複数のスロットを含み、該クレードルは、シリコンカーバイドを備えると共に、該シリコンカーバイドを覆う酸化物層を有することを特徴とするウエハキャリアが提供される。According to yet another aspect of the present invention, a wafer carrier for supporting a plurality of wafers, the wafer carrier comprising a plurality of slots provided in the cradle, the cradle comprising silicon carbide, A wafer carrier is provided having an oxide layer covering the silicon carbide. In accordance with one aspect of the present invention, a wafer carrier for supporting a plurality of wafers, the wafer carrier including a plurality of slots provided in a cradle, the cradle comprising silicon carbide and the silicon carrier A wafer carrier is provided having an oxide layer overlying the carbide.
本発明の更に他の形態によれば、上述したいずれか１つ、或いは、全ての構成を有するウエハキャリア上に複数のウエハを搭載し、前記ウエハを該ウエハキャリア上に搭載して処理の実施に従わせる複数のウエハを処理する方法が提供される。前記処理の実施は、前記ウエハを酸化させるために該ウエハを酸化性環境にさらす。 According to an embodiment of the present invention, any one described above, or by mounting a plurality of wafers on the wafer carrier with all configurations, embodiments of the mounting and processing said wafer on said wafer carrier A method of processing a plurality of wafers to be followed is provided. The implementation of the process exposes the wafer to an oxidizing environment to oxidize the wafer.
添付図面を参照することによって、本発明はより一層理解され、また、いわゆる当業者には、本発明の多数の目的，構成および長所が明らかになるであろう。 The invention will be better understood and the numerous objects, configurations and advantages of the invention will become apparent to those skilled in the art by reference to the accompanying drawings.
なお、異なる図面における同じ参照符号は、同様の、或いは、同一のものを示している。 Note that the same reference numerals in different drawings indicate the same or the same thing.
本発明の実施例によれば、特別なウエハキャリアが複数のウエハを支持するために提供される。ここで、本発明の一実施例に係るウエハキャリアの斜視図を示している図１に注目する。図示されるように、ウエハキャリア１は、クレードル２を含み、このクレードル２は、一般に開口構造を有すると共に、ウエハを支持するために複数の支持部材と統合された一般に円弧形状を採る複数のクレードルアーム３を含んでいる。特に、クレードルには、第１，第２および第３の支持部材１０，１２および１４が設けられ、各支持部材は放射状に内側に突出しており、そして、それらに沿って複数のスロット１６が設けられている。各スロット１６は、それぞれ１つのウエハを支持するために、固定された半径の同じ円弧に沿って位置するように配置および位置合わせされる。各スロット１６は、それぞれ第１，第２および第３のスロットセグメント１８，２０および２２で構成され、各スロットセグメントは、それぞれ第１，第２および第３の支持部材１０，１２および１４に沿って位置決めされる。 According to an embodiment of the present invention, a special wafer carrier is provided to support a plurality of wafers. Attention is now directed to FIG. 1, which shows a perspective view of a wafer carrier according to one embodiment of the present invention. As shown, the wafer carrier 1 includes a cradle 2, which generally has an open structure and a plurality of cradles that generally have an arcuate shape integrated with a plurality of support members to support the wafer. Arm 3 is included. In particular, the cradle is provided with first, second and third support members 10, 12, and 14, each support member projecting radially inward, and a plurality of slots 16 are provided along them. It has been. Each slot 16 is positioned and aligned to lie along the same arc of fixed radius to support one wafer each. Each slot 16 is composed of first, second and third slot segments 18, 20 and 22, respectively, and each slot segment is along the first, second and third support members 10, 12 and 14, respectively. Is positioned.
図２に、ウエハキャリア１上にかみ合って載置されたウエハ３０の幾何学的配置を示す断面図が提供される。図１および図２に示されるウエハキャリアの一般的な配置は水平で、使用時におけるウエハキャリアの配置であり、特に、半導体製造プラント環境下のものである。図示されるように、キャリアは、一般的に真っすぐな垂直位置でウエハを支持する。 In FIG. 2 , a cross-sectional view is provided showing the geometrical arrangement of the wafer 30 meshed and mounted on the wafer carrier 1. The general arrangement of the wafer carriers shown in FIGS. 1 and 2 is horizontal and is the arrangement of the wafer carriers in use, particularly in a semiconductor manufacturing plant environment. As shown, the carrier supports the wafer in a generally vertical position.
図１において、最も明瞭に示されるように、スロット１６は、リニアアレイとして配列され、且つ、相互に一定のピッチだけ離隔されている。例えば、第２のスロットセグメント２０は、相互に一定のピッチだけ離隔して、さらに、アレイ形状で描かれている。そこで、ウエハはキャリアによって直線的に支持され、ウエハの水平スタックを形成する。溝のピッチ、従ってウエハのピッチは、特定の応用に応じて変化するが、一般的に、約２ｍｍ〜４ｍｍの範囲内にあり、名目的には、約２．３８ｍｍである。 As most clearly shown in FIG. 1, the slots 16 are arranged as a linear array and are spaced apart from each other by a constant pitch. For example, the second slot segments 20 are drawn in an array shape spaced apart from each other by a constant pitch. The wafer is then linearly supported by the carrier to form a horizontal stack of wafers. The pitch of the grooves, and thus the pitch of the wafer, will vary depending on the particular application, but is generally in the range of about 2 mm to 4 mm, nominally about 2.38 mm.
図２に示されるように、第１，第２および第３の支持部材１０，１２および１４は、円弧３２に沿って配置され、この円弧３２は、ウエハ半径ｒ ｗ に等しい半径を有しており、その結果、第１、第２および第３の支持部材が円弧３２に沿って順に配置され、かつ第２の支持部材が円周上で、第１および第３の支持部材１０、１４間に配置されるようになる。ここで、第２の支持部材は、該第２の支持部材がウエハの最も底の部分、すなわち、６時の位置に配置されるので、一般的にウエハの重さの大部分を支持することになる。円弧３２は、ウエハの載置を楽にするために、１８０度以下の角度で広がっている。典型的に、支持部は、約１５０度以下、典型的には、約１３０度の円弧３２を規定するように配置される。 As shown in FIG. 2, the first, second and third support members 10, 12 and 14 are disposed along an arc 32, the arc 32 has a radius equal to the wafer radius r w As a result, the first, second, and third support members are sequentially arranged along the arc 32, and the second support member is arranged on the circumference between the first and third support members 10, 14. Will be placed in. Here, the second support member generally supports most of the weight of the wafer because the second support member is disposed at the bottommost portion of the wafer, that is, at the 6 o'clock position. become. The arc 32 is widened at an angle of 180 degrees or less in order to facilitate the placement of the wafer. Typically, the support is arranged to define an arc 32 of about 150 degrees or less, typically about 130 degrees.
３つの支持部材が図１および図２に示されているが、ウエハキャリアは異なる数の支持部材を有していてもよい。例えば、第２の支持部材は、異なるスロットセグメントを有する２つの異なる支持部材を構成するために二股に分かれていてもよい。そのような場合、二股の支持部材は、最も底の６時の位置から等しい距離だけ離隔して配置される。 Although three support members is shown in Figures 1 and 2, the wafer carrier may have have a supporting member different number. For example, the second support member may be bifurcated to form two different support members having different slot segments. In such a case, the bifurcated support member is spaced an equal distance from the lowest 6 o'clock position.
上述したように、ウエハキャリアは、一般的に、以下に詳述する幾つかの長所を提供する開口構造を有している。典型的に、クレードルアーム３および支持部材の間で規定されるウィンドウは、クレードルの外側の部分的なシリンドリカル表面に沿った領域少なくとも４０％の開口領域を提供する。典型的に、その開口領域は、約５０％以上である。このウエハキャリアの開口構造は、予備酸化段階の間のウエハキャリアの周りのガス流を都合よく改善して、正角の比較的に一様の酸化層を形成する。 As noted above, wafer carriers typically have an opening structure that provides several advantages that are described in detail below. Typically, the window defined between the cradle arm 3 and the support member provides an open area of at least 40% of the area along the partial cylindrical surface outside the cradle. Typically, the open area is about 50% or more. This opening structure of the wafer carrier advantageously improves the gas flow around the wafer carrier during the pre-oxidation stage to form a regular, relatively uniform oxide layer.
次に、ウエハキャリアの材料に関して、上述したように、クレードルは、シリコンカーバイドより成る。一実施例によれば、シリコンカーバイドは、この技術分野では理解される材料である再結晶シリコンを備える。典型的に、半導体グレードのシリコンカーバイドパウダーを含むグリーンボディー（green body）は、焼結助剤（sintering aid）および結合剤（binder）と共に混合され、所望の形状にモールドされ、乾燥され、有機結合剤を焼尽するために加熱され、そして、グリーンボディーの緻密化および再結晶化するために熱処理される。以下の高密度化およびマシニング段階は、ウエハキャリアの最終寸法に到達するために使用される。 Next, as described above with respect to the material of the wafer carrier, the cradle is made of silicon carbide. According to one embodiment, silicon carbide comprises recrystallized silicon, a material understood in the art. Typically, a green body containing semiconductor grade silicon carbide powder is mixed with sintering aids and binders, molded to the desired shape, dried, and organic bonded Heated to burn out the agent and heat treated to densify and recrystallize the green body. The following densification and machining steps are used to reach the final dimensions of the wafer carrier.
他のシリコンカーバイドの構成は、再結晶シリコンカーバイドの代わりに、或いは、再結晶シリコンカーバイドと共に利用され得る。例えば、シリコンカーバイド基板は、カーボンプリフォーム（carbon preform）が気相または液相の技術によってシリコンカーバイドに転換される転換処理によって形成される。この場合、カーボンプリフォームは、典型的に、例えば、半導体グレードの黒鉛（semiconductor-grade graphite）である炭素質材料（carbonaceous material）で構成される。さらに、ウエハキャリアのベース材料として多孔質シリコンカーバイド（porous silicon carbide）を使用する場合、キャリアには、シリコンが含まれる。そのような組成上の特徴は、Ｓi−ＳiＣまたはシリコン処理したシリコンカーバイドとして知られている。ここで、比較的多孔質なシリコンカーバイド基板の形成において、基板は、半導体処理環境におけるような耐火性の用途において好適に使用されるべく構造を緻密化するために、溶解したシリコンが含浸される。シリコン処理したシリコンカーバイドは、さらに、化学的気相成長（ＣＶＤ）シリコンカーバイドのような更なるシリコンカーバイドの層によって被覆される。 Other silicon carbide configurations can be utilized in place of or in conjunction with recrystallized silicon carbide. For example, a silicon carbide substrate is formed by a conversion process in which a carbon preform is converted to silicon carbide by gas phase or liquid phase techniques. In this case, the carbon preform, typically, for example, a carbonaceous material is a semiconductor grade graphite (semiconductor-grade graphite) (carbonaceous material). Further, when using porous silicon carbide as the base material for the wafer carrier, the carrier includes silicon. Such compositional features are known as Si-SiC or siliconized silicon carbide. Here, in forming a relatively porous silicon carbide substrate , the substrate is impregnated with dissolved silicon to densify the structure for suitable use in refractory applications , such as in a semiconductor processing environment. . Siliconized silicon carbide is further covered by a further layer of silicon carbide, such as chemical vapor deposition (CVD) silicon carbide.
さらに、ウエハキャリアは、ＣＶＤ法によって形成された自立ＳiＣ（free-standing SiC）で構成される。この場合、拡張されたＣＶＤ処理が、ウエハキャリア自体を構成するために行われる。 Further, the wafer carrier is composed of free-standing SiC (free-standing SiC) formed by a CVD method . In this case, an extended CVD process is performed to configure the wafer carrier itself.
酸化物層が、ウエハキャリアのシリコンカーバイドを覆うように設けられる。酸化物層は、例えば、約９５０℃〜１３００℃、一般的に、約１０００℃〜１２５０℃の範囲内の高温の酸素含有環境においてキャリアを酸化する、酸化性環境において、キャリアを酸化することによって形成される。酸化は、乾燥または湿った雰囲気中で行われ、典型的には、大気圧において行われる。湿った雰囲気は、蒸気を導入することによって発生され、酸素の比率を増大して酸化物層の密度を改善するように働く。ここで、１１５０℃における湿った酸化は、約１２時間〜４８時間の間に強固で厚い（約２マイクロメートル〜３マイクロメートル）酸化物層を形成する。一方、乾燥酸化法によれば、５日を複数回程度、例えば、１０日〜２０日で層が形成される。典型的に、酸化物層は、酸化によって形成され、ＴＥＯＳソースガスを反応させることによって成長される。しかしながら、熱的に成長された層は、耐久性および強度の面で、好ましいものである。 An oxide layer is provided to cover the silicon carbide of the wafer carrier. The oxide layer, for example, about 950 ° C. to 1300 ° C., generally for oxidizing carrier Te hot oxygen-containing environment smell in the range of about 1000 ° C. to 1250 ° C., in an oxidizing environment, the oxidation of the carrier It is formed by. Oxidation is carried out in a dry or moist atmosphere, typically at atmospheric pressure. A moist atmosphere is generated by introducing steam and serves to increase the proportion of oxygen and improve the density of the oxide layer. Here, the wet oxidation at 1150 ° C. forms a strong and thick (about 2 to 3 micrometer) oxide layer between about 12 and 48 hours. On the other hand, according to the dry oxidation method , a layer is formed in about 5 days, for example, about 10 to 20 days . Typically, the oxide layer is formed by oxidation and grown by reacting a TEOS source gas. However, thermally grown layers are preferred in terms of durability and strength.
一般に、酸化物層は、シリコン酸化物、一般に、ＳiＯ2である。シリコン酸化物層は、ウエハキャリアのシリコンカーバイドと直接に接触する。あるいは、シリコン含浸シリコンカーバイド（silicon-impregnated silicon carbide）の場合、シリコンのような中間層は、シリコンカーバイドとその上の酸化物層との間に存在する。 In general, the oxide layer is silicon oxide, generally SiO 2 . The silicon oxide layer is in direct contact with the silicon carbide of the wafer carrier. Alternatively, in the case of silicon-impregnated silicon carbide, an intermediate layer such as silicon exists between the silicon carbide and the oxide layer above it.
図３は、シリコンカーバイドのウエハキャリア上での酸化物の成長曲線を、時間の関数として示す図である。図示されるように、一般的に、酸化物層は、放射線状の成長曲線に従う。以下に記述する理由により、本発明の一実施例によれば、酸化物層は、曲線の比較的に速い成長部分よりも上の厚さを有する。例えば、酸化物層は、約０．５マイクロメートルよりも大きい、特に、約１．０マイクロメートル、さらには、１．５マイクロメートルよりも大きいといった、約０．７５マイクロメートルよりも大きい厚さを有する。本発明の一実施例によれば、酸化物は、約２マイクロメートル〜３マイクロメートルといったオーダの少なくとも２マイクロメートルの厚さを有する。ウエハキャリア上に存在し得る自然酸化物とは異なって、本発明に係る実施例の酸化物層は、ウエハキャリア上に存在するが、しかし比較的厚さが薄いことに注意する必要がある。さらに、上述した酸化物層は一般に熱酸化技術によって形成されるが、他の技術、例えば酸化物層の直接堆積も利用できる。 Figure 3 is a growth curve of oxides on silicon carbide wafer carrier, as a function of time. As shown, the oxide layer generally follows a radial growth curve. For reasons described below, according to one embodiment of the present invention, the oxide layer has a thickness above the relatively fast growth portion of the curve. For example, the oxide layer has a thickness greater than about 0.75 micrometers, such as greater than about 0.5 micrometers, particularly about 1.0 micrometers, or even greater than 1.5 micrometers. Have According to one embodiment of the present invention, the oxide has a thickness of at least 2 micrometers, on the order of about 2 micrometers to 3 micrometers. It should be noted that unlike the native oxide that may be present on the wafer carrier, the oxide layer of the embodiment according to the present invention is present on the wafer carrier but is relatively thin. Furthermore, although the oxide layers described above are typically formed by thermal oxidation techniques, other techniques such as direct deposition of oxide layers can also be utilized.
例えば、熱的な予備酸化段階による、酸化物層の形成は、半導体製造プラント環境における処理制御を改善することが見出された。特に、本発明者は、ウエハ上に比較的厚い酸化物層を形成するための伝統的な酸化の期間に、ウエハ上に形成される酸化物層、および／または、ウエハキャリア上に形成された酸化物層の成長を通して、ウエハがウエハキャリアに結合する傾向があることを認識した。続いて行われるウエハ／ウエハキャリアの結合体を冷却する間に、ウエハおよびキャリアの熱膨張係数における違いによる収縮の違いが、ウエハに熱的に誘発されるストレスを生じると考えられる。熱膨張／収縮特性におけるこのような相違は、組成および構造的な違いに依存し、最終的には、ウエハにダメージを与えることになる。 For example, the formation of an oxide layer by a thermal pre-oxidation step has been found to improve process control in a semiconductor manufacturing plant environment. In particular, the present inventor has traditional period oxidation to form a relatively thick oxide layer on the wafer, the oxide layer formed on the wafer, and / or formed on the wafer carrier through the growth of the oxide layer, the wafer is recognized that there is a tendency to bind to the wafer carrier. During subsequent cooling of the wafer / wafer carrier combination, it is believed that differences in shrinkage due to differences in the coefficient of thermal expansion of the wafer and carrier cause thermally induced stress on the wafer . Such differences in thermal expansion / contraction properties depend on compositional and structural differences and will ultimately damage the wafer.
極端な場合、ウエハは、クラッキングメカニズムによって恐ろしいほど劣化する。キャリア上に酸化物層を形成するための予備酸化段階を取り入れることによって、ウエハの熱処理の間、キャリア上の酸化物層の成長は弱められ、ウエハとウエハキャリアとの結合傾向も低減され、それにより、処理制御およびウエハの歩留りを向上させる。 In extreme cases, the wafer is terribly degraded by the cracking mechanism. By incorporating a pre-oxidation step to form an oxide layer on the carrier, during the heat treatment of the wafer, the growth of the oxide layer on the carrier is weakened, and the bonding tendency between the wafer and wafer carrier is also reduced Thus, process control and wafer yield are improved.
本発明の他の構成によれば、ウエハキャリアのスロットは、特に、上述した高温の処理において、処理制御およびウエハの歩留りをさらに向上させる、特別な曲率半径ｒsを有する。 According to another aspect of the present invention, the wafer carrier slot has in particular in the processing of high temperature as described above, further the yield of processing control and the wafer is improved, a special curvature radius rs.
図２を参照すると、ウエハは名目上の半径ｒwを有する。現状において、半導体製造プラントは、８インチ、並びに、さらに大きな１２インチ（直径が３００ｍｍ）のウエハを利用する。従って、古い半導体製造プラントはより小さなウエハを使用し新しい世代の半導体製造プラントはより大きなウエハを使用するとしても、新しい半導体製造プラントは約１５０ｍｍ程度の半径を有するウエハを使用する。特別な一実施例によれば、スロットの曲率ｒsの半径は、ウエハの半径ｒwの１．１５倍以上である。言い換えると、ウエハを支持するスロットの曲率半径は、ウエハの半径よりも少なくとも１５％大きい。典型的に、スロットの曲率半径ｒs は、ウエハの半径ｒwの１．３５倍や１．５０倍といった約１．２５倍以上である。図４を参照すると、スロットの曲率半径ｒsは、ウエハの半径ｒwの略２倍になっている。さらに、スロットの曲率半径は、直線に近づく（ｒs＝無限大）かも知れない。この特別な実施例は、図５に描かれている。この場合、ウエハに接触するスロットの部分は、直線に沿って延びることになる。 Referring to Figure 2 Then, the wafer has a radius rw nominal. Currently, semiconductor manufacturing plants utilize wafers that are 8 inches, as well as larger 12 inches (diameter 300 mm). Thus, even though old semiconductor manufacturing plants use smaller wafers and new generation semiconductor manufacturing plants use larger wafers, new semiconductor manufacturing plants use wafers having a radius on the order of about 150 mm. According to one particular embodiment, the radius of curvature rs of the slot is greater than 1.15 times the radius rw of the wafer. In other words, the radius of curvature of the slot that supports the wafer is at least 15% greater than the radius of the wafer. Typically, the radius of curvature rs of the slot is about 1.25 times or more, such as 1.35 times or 1.50 times the wafer radius rw. Referring to FIG. 4, the radius of curvature rs of the slot is approximately twice the radius rw of the wafer. Furthermore, the radius of curvature of the slot may approach a straight line (rs = infinity). This particular embodiment is depicted in FIG. In this case, the portion of the slot that contacts the wafer extends along a straight line.
また、さらに、スロットの曲率半径は、逆の向きを有していてもよく、すなわち、ウエハの半径ｒwと比較して負の曲率半径を有していても良い。このことは図６に示されおり、スロットは、一般的に、凸形状を有し、ウエハとスロットが接触する点からウエハ半径の反対方向に延びる半径を有している。 Furthermore, the radius of curvature of the slot may have the opposite direction, that is, it may have a negative radius of curvature compared to the radius rw of the wafer . This is illustrated in Figure 6, the slots generally have a convex shape, and from the viewpoint of the wafer and the slot are in contact with a radius extending in opposite directions of the upper blade radius.
上述した実施例において、各スロットセグメントが同一の曲率半径を有することは必要ではない。しかしながら、典型的に、少なくとも第２の支持部材に沿った第２のスロットセグメントの一部は、上述した半径の特徴を有している。 In the embodiment described above, it is not necessary for each slot segment to have the same radius of curvature. Typically, however, at least a portion of the second slot segment along the second support member has the radius feature described above.
上述したように、曲率半径ｒsを有するスロット部分を提供することによって、ウエハとキャリア間の潜在的な酸化結合領域（potential oxidation bond area）が、最小となる。ウエハとキャリアとの間に酸化物結合が形成される限りにおいて、結合境界面の大きさを最小とすることによってこの境界は脆くなり、さらに、処理（冷却処理）の間に分断される可能性が高くなり、それによって上述した破砕を生じ得る熱的なストレスを弱めることになる。 As described above, by providing a slot portion having a radius of curvature rs, potential oxidation coupling region between the wafer and the carrier (potential oxidation bond area) becomes the minimum. As long as oxide bonds are formed between the wafer and the carrier, minimizing the size of the bond interface will make this boundary brittle and may be broken during processing (cooling). Increases the thermal stress that can cause the above-mentioned crushing .
本発明に係る他の実施例によれば、ウエハキャリアのスロットの少なくとも一部は、ウエハの厚さｔwよりも大きい幅Ｗsを有している。特に、スロットの幅Ｗsは、一般的に、ウエハの厚さｔwの約１．３０倍以上である。他の実施例によれば、スロットの幅Ｗsは、ウエハの厚さｔwの約１．３５倍以上であり、約１．３５倍〜１．５０倍の範囲内である。ここで、図７は、ウエハの厚さｔw（縮尺どおりではない）に対するスロットの幅Ｗsを描いている。ウエハの実際の厚さｔwは、ウエハの銘柄、意図された使用、ウエハの直径、構造（例えば、シリコン・オン・インシュレータ（ＳＯＩ））等に応じて変化する。しかしながら、典型的に、ウエハは、一般的に、約０．４５ｍｍ〜０．８０ｍｍの範囲内、特に、０．５ｍｍ〜０．７６５ｍｍの範囲内の厚さを有している。上述の相対幅を有するスロットを提供することによって、例えばウエハの厚さｔwの１．１０倍〜１．２５倍程度のより狭い幅とは対照的に、スロットの余分な空間によって、比較的厚い酸化物層の形成が促進される。さらに、酸化物の成長中にウエハをスロット内に拘束する程度を弱めることによって、ウエハの変形は、ほとんど問題とならなくなる。ここで、伝統的な技術を利用すると、スロット内にウエハを拘束することによって、高温においてウエハにクリープを生じやすく、ノッチング（割れ目）をもたらす。ウエハの外側周辺におけるノッチの形成は、機械的な連結構造を形成しやすく、不都合である。特に、冷却時に、ノッチはスロットに契合し、ウエハとウエハキャリアとの間の熱膨張特性の差によって、冷却時に、ウエハに機械的なストレスをもたらす原因となる。 According to another embodiment of the invention, at least some of the slots of the wafer carrier have a width Ws that is greater than the wafer thickness tw. In particular, the slot width Ws is generally at least about 1.30 times the wafer thickness tw. According to another embodiment, the slot width Ws is greater than or equal to about 1.35 times the wafer thickness tw and is in the range of about 1.35 times to 1.50 times. Here, FIG. 7 depicts a width Ws of the slot against the thickness of the wafer tw (not to scale). The actual thickness tw of the wafer will vary depending on the brand of the wafer, the intended use, the diameter of the wafer, the structure (eg, silicon on insulator (SOI)), etc. Typically, however, the wafer generally has a thickness in the range of about 0.45 mm to 0.80 mm, particularly in the range of 0.5 mm to 0.765 mm. By providing a slot having the above relative width , it is relatively thick due to the extra space of the slot, as opposed to a narrower width , for example 1.10 times to 1.25 times the wafer thickness tw. Formation of the oxide layer is promoted. Furthermore, by reducing the degree to which the wafer is constrained in the slot during oxide growth, wafer deformation becomes less of a problem. Here, when a conventional technique is used, the wafer is likely to be creeped at a high temperature by constraining the wafer in the slot, resulting in notching. The formation of notches on the outer periphery of the wafer is disadvantageous because it is easy to form a mechanical connection structure . In particular, the notch engages with the slot during cooling, and causes a mechanical stress on the wafer during cooling due to the difference in thermal expansion characteristics between the wafer and the wafer carrier.
さらに、上述したウエハキャリアの実施例の特別な構成に加えて、本発明は、バッチ処理として知られている複数のウエハを処理するための方法も提供する。ここで、ウエハキャリアには、複数のウエハが搭載され、一般的に、一定のピッチでリニアアレイとして配置される。その後、ウエハ／ウエハキャリア構造体は、高温処理のための処理チューブといった炉（furnace）の中に配置される。上述したように、１つの望ましい処理作業は、ウエハ上へ比較的厚い酸化物層を形成することであり、特に、ＭＥＭＳおよび光電子応用に適している。 Furthermore, in addition to the special structure of the embodiment of the above-mentioned c Ehakyaria, the present invention also provides a method for processing a plurality of wafers, known as a batch process. Here, a plurality of wafers are mounted on the wafer carrier, and are generally arranged as a linear array at a constant pitch. The wafer / wafer carrier structure is then placed in a furnace such as a processing tube for high temperature processing. As mentioned above, one desirable processing operation is to form a relatively thick oxide layer on the wafer, which is particularly suitable for MEMS and optoelectronic applications.
以上、本発明の実施例を詳細に述べたが、本願の特許請求の範囲を逸脱することなく、様々な変形がなされることは理解されるであろう。 Having described the embodiment of the invention in detail, without departing from the scope of the claims of the present patent application, it will be understood that various modifications may be made.
Claims (18)
前記ウエハは、厚さｔwおよび正の半径ｒwを有し、
前記ウエハキャリアは、少なくとも第１，第２および第３の支持部材、並びに、前記複数のウエハを受け入れる複数のスロットを備え、前記各第１，第２および第３の支持部材は、前記ウエハを支持および接触するために設けられ、前記各スロットは、それぞれ前記第１，第２および第３の支持部材に沿って延びる第１，第２および第３のスロットセグメントを有し、前記第１，第２および第３のスロットセグメントは、前記ウエハの半径と等しい半径を有する円弧に沿って配置され、少なくとも前記第２のスロットセグメントは、スロットの幅Ｗsおよび正の曲率半径ｒsを有し、該スロットの幅Ｗsは、前記ウエハの厚さｔwの１．３０倍以上であり、前記曲率半径ｒsは、前記ウエハの半径ｒwの１．１５倍以上であり、且つ、前記第１，第２および第３の支持部材は、該第２の支持部材が前記第１の支持部材と前記第３の支持部材間で円周上に位置するように、前記円弧に沿って順に配置されていることを特徴とするウエハキャリア。 A wafer carrier for vertically supporting a plurality of wafers,
The wafer has a thickness tw and a positive radius rw;
The wafer carrier includes at least first, second, and third support members and a plurality of slots that receive the plurality of wafers, and each of the first, second, and third support members holds the wafers. Provided for support and contact, each slot having first, second and third slot segments extending along the first, second and third support members, respectively , The second and third slot segments are disposed along an arc having a radius equal to the radius of the wafer, and at least the second slot segment has a slot width Ws and a positive radius of curvature rs; The slot width Ws is 1 ... Of the wafer thickness tw. 30 times or more, and the radius of curvature rs is 1 . Der 15 times or more is, and, the first, second and third support member is positioned on the circumference between the the second support member and the first supporting member third support member to way, wafer carrier, characterized that you have been arranged in order along the arc.
前記ウエハに対して処理を実施するステップと、を備えることを特徴とする複数のウエハを処理する方法。 A plurality of wafers, comprising the steps of mounting the wafer in the carrier according to claim 1, the wafer will have a positive radius rw and thickness tw, the steps,
Method of processing a plurality of wafers, characterized in that it comprises the steps of carrying out the process for the wafer.
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