JP2006512781A - ボディの表面を粗面化する方法及びオプトエレクトロニクスデバイス - Google Patents

ボディの表面を粗面化する方法及びオプトエレクトロニクスデバイス Download PDF

Info

Publication number
JP2006512781A
JP2006512781A JP2005506700A JP2005506700A JP2006512781A JP 2006512781 A JP2006512781 A JP 2006512781A JP 2005506700 A JP2005506700 A JP 2005506700A JP 2005506700 A JP2005506700 A JP 2005506700A JP 2006512781 A JP2006512781 A JP 2006512781A
Authority
JP
Japan
Prior art keywords
etching
mask
mask layer
depth
width
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2005506700A
Other languages
English (en)
Inventor
ヴィンディッシュ ライナー
ラルフ ヴィルト
へリベルト ツール
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Ams Osram International GmbH
Original Assignee
Osram Opto Semiconductors GmbH
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from DE10306779A external-priority patent/DE10306779A1/de
Application filed by Osram Opto Semiconductors GmbH filed Critical Osram Opto Semiconductors GmbH
Publication of JP2006512781A publication Critical patent/JP2006512781A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/20Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a particular shape, e.g. curved or truncated substrate
    • H01L33/22Roughened surfaces, e.g. at the interface between epitaxial layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3081Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their composition, e.g. multilayer masks, materials
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3083Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/3086Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment

Abstract

本発明は、次の工程:ボディ(1)の表面をマスク層(2)で被覆する工程、予め成形されたマスク成形体(3)を前記マスク層(2)上に設ける工程、前記マスク成形体(3)により覆われていない位置の前記マスク層(2)を貫通エッチングする工程、前記マスク層(2)から露出した箇所のボディ(1)の表面をエッチングする工程を有する、ボディ(1)の表面を粗面化する方法に関する。更に、本発明はオプトエレクトロニクスデバイスに関する。付加的補助マスクとしてマスク層(2)を使用することにより、ポリスチレン球に対して低い選択性を有するエッチング法を使用することができる。

Description

本発明は、ボディの表面を粗面化する方法に関し、その際、前記粗面化はエッチングにより行う。
粗面化された表面は、特に発光ダイオード(LED)との関連で有利に使用することができる。この理由は、LEDの基礎を形成する半導体ボディから光りを外方に放射すること(Lichtauskopplung)である。この場合、一般に比較的高い屈折率の開き(Brechungsindexsprung)が存在し、その際、半導体材料の屈折率は一般にn=3.5である。前記半導体ボディを取り囲む樹脂は、一般にn=1.5の屈折率を有する。このことから、半導体ボディから外側に放射される放射線に対して、比較的高い屈折率の開きが生じる。このことから、周辺樹脂に対して小さな全反射角が生じ、この角度は約26゜である。この全反射角によって、半導体ボディ中に生じた光の一部だけが外方に放射できるにすぎない。一般的に製造の際に使用される単純な立方体の形のLEDの形状の場合に、約26゜の広がりの放射円錐体(Auskoppelkegel)で放射されない放射線は、半導体結晶中に捕らえられたままである、それというのも表面法線に対するこの角度は幾度もの屈折によっても変化することができないためである。この放射光は、その結果、遅かれ早かれ、特にコンタクトの範囲内、活性区域の範囲内又は基板中で吸収により失われることになる。
半導体ボディの表面を粗面化することは、有利に、前記の放射円錐体の外側に伝播する放射線を、前記放射体内へ散乱させるために使用することができる。このことは、特に、透明基板又は有効なミラーを活性区域の下側に有するLEDチップの場合に、特に薄膜LEDの場合にも重要となる。この利点は有機LEDの場合にも通用する。
刊行物のUS 3,739,217からは、リン化ガリウム結晶から光りの外方への放射を表面の粗面化によって改善できることは公知である。
刊行物のR. Windisch et al.著、"40 % Efficient Thin-Film Surface-Textured Light-Emitting Diodes by Optimization of Natural Lithography", IEEE Transactions on Electron Devices, Vol. 47, No. 7, 2000, p 1492-1498からは、ヒ化ガリウムアルミニウムをベースとする半導体ボディを粗面化し、前記半導体ボディからの光りの外方への放射を改善することは公知である。この場合に、粗面化のために次に記載される方法が使用される。半導体ボディの表面上に、ポリスチレンからなる球を被着させる。この球は例えば水表面上に単一層の形にすることができ、次いで浸漬によって半導体ボディの表面上に移すことができる。水の乾燥後に、前記球を前記ボディの表面上に付着させる。引き続き、この表面をドライエッチングし、それにより、球の位置に円柱が残留し、かつ前記円柱間の空間を半導体ボディのドライエッチングプロセスにより取り去る。
このボディの表面を粗面化する公知の方法は、リン化アルミニウムガリウムインジウム又は窒化アルミニウムガリウムインジウムの材料からなる半導体ボディの場合に使用するために適していないという欠点を有する。この理由は、使用したドライエッチング法がポリスチレン球に関してわずかすぎる選択性を有していることにある。これは、半導体ボディが球と比較して極めて緩慢にエッチングされ、従ってエッチングマスクとして利用される球はすでにエッチングプロセスの極めて早い時点ですでに消失し、その箇所でボディの表面中への極めてわずかな構造深さがエッチングされているにすぎないことを意味する。このことは、必要なエッチング深さ対構造幅の比が0.25〜5に到達できない結果となる。この比は、半導体ボディからの光りの外方への放射を有効に改善するために必要である。
この場合に、本発明の課題は、多様な異なる材料のために適している、ボディの表面を粗面化する方法を提供することであった。
前記の課題は、請求項1記載の方法により解決される。前記方法の有利な実施態様は、引用形式請求項に記載されている。
本発明は、ポリスチレン小球によるマスクの他に他の補助マスクを使用することにより、使用されるエッチング法の選択性の問題を和らげることができるという基本アイデアを利用する。この補助マスクは、エッチングすべきボディ材料とは異なりかつ球の材料とも異なる材料からなる。この付加的なマスクを用いて、エッチングプロセスは2工程に分けることができ、その際、第1の工程では表面上に配置された球の構造を補助マスクに転写する。第2の工程では、補助マスクの前記構造をエッチングすべきボディの表面に転写する。
球の他になお他の材料をマスクとして関与させることにより、材料の組合せのより広い選択肢が提供され、その際、マスク材料とエッチングすべき材料との間の高められた選択性の点で前記プロセスを最適化することができる。例えば、球とエッチングすべきボディとの所定の材料の組合せに対して適していないエッチング法が存在する。しかしながら、このエッチング法は、最初の工程の実施に代えて、今や2工程のエッチング法により使用することができる。更に、表面上に設置された球に対して必然的に選択性である必要がない方法を用いて粗面化すべきボディをエッチングすることも可能である。むしろ、一方で第2のエッチング法が補助マスクの材料に関して及び他方でエッチングすべきボディに関して高い選択性を有する場合で十分である。
次の工程を有するボディの表面を粗面化する方法が挙げられる:
第1の工程でボディの表面をマスク層で被覆する。
その次の工程で、前記マスク層上に予め成形されたマスク成形体を被着させる。
その次の工程で、前記マスク層をマスク成形体により覆われていない箇所で貫通エッチングする。
その次の工程で、マスク層から露出している表面の箇所のボディをエッチングする。
この方法は、他のエッチングマスクを導入することによって前記エッチングプロセスを2つの工程に分けることができ、その際、予め成形されたマスク成形体に対して極めて選択的なボディをエッチングするエッチング法はもはや必要ではなくなるという利点を有する。むしろ、マスク成形体及びマスク層の材料のバリエーションにより、その適性に可能な方法の広いスペクトルを提供でき、つまり、エッチングプロセスのためのエッチング法に関してより広いスペクトルが考慮される。
この方法の実施態様の場合には、前記ボディはリン化アルミニウムガリウムインジウム(AlGaInP)を含有する。この半導体材料は、有利に赤色又は青色スペクトル領域で発光する発光ダイオード用に使用される。場合によりこの半導体材料は、炭化ケイ素又はヒ化ガリウム基板上に堆積されている。
この方法の他の有利な実施態様の場合には、前記ボディは窒化アルミニウムガリウムインジウム(AlGaInN)を含有する。この材料も、赤色又は青色スペクトル領域における発光ダイオードのために特に適している。
この方法の実施態様の場合には、誘電体からなるマスク層が被着されている。誘電体として、例えばSi、例えばSi、SiON、SiO、Al並びに他の類似の材料が挙げられる。有利に、つまり誘電体がマスク層用に使用される。しかしながら、他の材料もマスク層用に適している。重要なのは、マスク層の材料がエッチングプロセスでマスク成形体に対して選択的にエッチングされ、かつ前記ボディは、前記のエッチングプロセスとは異なる他のエッチングプロセスでマスク層に対して選択的にエッチングされることだけである。
実施態様の場合に、予め成形されたマスク成形体のためにポリスチレンからなる球を使用することができる。この良好な化学的安定性に基づき及び簡単でかつ安価な手段で大量のポリスチレン球を製造できる方法に基づき、このポリスチレン球は特に本発明による方法のためにマスク成形体として適している。
この場合、マスク成形体は偶発的な配列の形でもしくは規則的な配列の形で単一層としてマスク層の表面上に被着させることができる。
この方法の有利な実施態様の場合には、エッチング工程はドライエッチング法により実施される。例えば、反応性イオンエッチング(RIE=Reactive Ion Etching)、イオンビームエッチング(IBE=Ion Beam Etching)並びに化学的にアシストされたイオンビームエッチング(CAIBE=Chemical Assisted Ion Beam Etching)等の方法が挙げられる。
同様に、例えば、ドライエッチング法として誘導結合高周波プラズマエッチング(ICP=Inductive Coupled Plasma)を使用することも挙げられる。
ドライエッチング法は、本発明による方法の場合に、液体の使用を行わず、液体の形の流れが生じないため、これがマスク成形体の位置安定性を高めるという利点を有する。
この方法の有利な実施態様の場合には、この方法は前記ボディの表面中に、構造の、エッチング深さtに対する幅bの比ついて次の式が該当する構造が残るように実施される:
0.1< t/b <10。
有利に、この方法は次の式が該当するように実施される:
0.25< t/b <5。
このような深さ対幅の比は特に有利であり、光学的半導体結晶の表面上の散乱を改善し、結晶からの光りの外方への放射を改善する。
前記のエッチング深さ対幅の比は、エッチングプロセス並びにマスク成形体の大きさ及び材料を適切に選択することにより達成することができる。
本発明による方法の実施態様の場合には、マスク層の貫通エッチングの直後にマスク成形体は除去される。他の実施態様の場合に、マスク層の表面上のマスク成形体は放置され、そこで第2のエッチングプロセスの間に付加的なエッチマスクとして用いられる。エッチングプロセスの完了後に、マスク層を除去するか又はボディの表面上に残すこともできる。
有利に、この方法は、ボディ中のエッチング深さが50〜100nmになるように実施される。このようなエッチング深さは、マスク層とエッチングすべきボディとの間で適当な選択性を有するエッチングプロセスを使用することにより達成することができる。更に、エッチング時間も所望のエッチング深さを達成するために適切に選択しなければならない。
本発明による方法の場合に、有利にマスク層は10〜100nmの厚さで設けられる。この場合に、前記マスク層の最小値の厚さが必要である、そうでない場合にはボディのマスクとして利用するのに信頼できないためである。しかしながら、所定の最大値の厚さも、マスク層の貫通エッチングのために必要な時間を超過しないために上回るべきではない。
エッチング深さ対構造幅の更に前記した比を達成するために、マスク層上でのマスク成形体の側方の大きさが150〜300nmであるマスク成形体を使用することが有利である。
本発明による方法は、有利に第1のエッチング工程のために、マスク成形体及び粗面化すべきボディに対して悪い選択性を有するプロセスを使用する。この場合、マスク層に関するエッチングプロセスが適切な選択性を有する場合にだけ、マスク成形体が、粗面化すべき成形体よりもより著しくエッチングされるプロセスを使用することが考えられる。
例えば、マスク層の貫通エッチングは、反応性イオンエッチング用の装置を用いて行うことができる。
この場合に、有利に、フルオロプロセスを使用することができ、その際、CHFとアルゴンとのガス混合物が使用される。この場合に、通常では平行平板型反応器を有する標準的なRIE装置が使用される。
第2のエッチング工程は、例えばICP装置を用いて実施することができ、その際、エッチングガスとしてCHとHとの混合物が使用される。
更に、半導体ボディを有するオプトエレクトロニクスデバイスも挙げられる。この半導体ボディは、リン化アルミニウムガリウムインジウム又は窒化アルミニウムガリウムインジウムを含有する。更に、このボディは構造化されていて、その際、前記構造の幅は構造の深さ又はエッチング深さと比べて次の式が該当する:0.25 < t/b < 5。更に、半導体ボディはリン化アルミニウムガリウムインジウムの代わりに窒化アルミニウムガリウムインジウムを含有する同様のデバイスも挙げられる。このようなオプトエレクトロニクスデバイス、例えばLEDは、本発明による方法を用いて初めて製造することができる。先行技術から公知の方法は、前記のt対bの比を製造するために適していない。
この場合、「構造」の概念は、半導体ボディのエッチングの後に、前記半導体ボディの表面から突出するものであると解釈される。前記構造の幅は、例えば刊行物のR. Windisch et al.著、"40 % Efficient Thin-Film Surface-Textured Light-Emitting Diodes by Optimization of Natural Lithography", IEEE Transactions on Electron Devices, Vol. 47, No. 7, 2000, p 1492-1498に記載された円柱又は塔の幅であることができる。
次に、本発明を、実施例及び添付の図面を用いて詳細に説明する:
図1は、マスク層及びマスク成形体が設けられているエッチングすべきボディを示す。
図2は、第1のエッチング工程の後の図1からのボディを示す。
図3は、第2のエッチング工程の後の図2からのボディを示す。
図4は、マスク層を除去した後の図3からのボディを示す。
全ての図1〜4は、図式的な断面図として示されていることを指摘する。更に、同じ符号は同じ部材又は少なくとも同じ又は類似の機能を有する部材を示すことを指摘する。
図1は、ボディ1を示し、前記ボディは例えば半導体ボディであることができる。前記ボディ1の表面上にマスク層2が設けられている。このマスク層2は、有利に、10〜100nmの厚さdを有する。
前記マスク層2上に、マスク成形体3が設けられていて、前記マスク成形体3は、ここで考慮された特別な場合には、一方で単一層を形成し、他方で球の形を有する。球の側方の大きさAは、この場合150〜300nmである。しかしながら、他の形及び他の適当な材料を有するマスク成形体を使用することもできる。
図2には、第1のエッチング工程の後の図1による配置を示す。マスク層2は、マスク成形体3により覆われていない箇所で貫通エッチングされている。従って、貫通エッチングされたマスク層2が生じ、その際、マスク層2の表面上にいまだにマスク成形体3が配置されている。前記マスク成形体3は、しかしながら、一般にエッチングによって図1に示されたマスク成形体と比較して体積が若干減少することは避けられない。これは、マスク層2のエッチングのために使用されるほとんど全てのエッチング法が、常にマスク成形体3をエッチングし、またマスク成形体3は極めてわずかな大きさであることから生じる。
引き続き、マスク層2の表面のマスク成形体3を除去する。しかしながら、この工程は強制的ではなく、むしろ、マスク成形体3はマスク層2の表面上に放置されていてもよい。
図3は、図1による配置の、すでに第2のエッチング工程が行われた状態である。これは、ボディ1の表面がすでに構造4を有することを意味する。構造4の表面上にマスク層2の残りがなお残留している。
図4は、マスク層2を除去した後の図3による配置を示す。構造4が生じ、この構造の幅bはエッチング深さt対する比で次の条件を満たす:
0.25 < t/b < 5。
この構造4は例えば円柱状小塔の形を有することができる。
この構造4は、マスク成形体3の配置により前段階の形で定義されたパターンに沿って規則的に位置決めされていることができる。この構造4はしかしながらボディ1の表面上に偶発的に分布していてもよい。
マスク層及びマスク成形体が設けられているエッチングすべきボディの断面図。 第1のエッチング工程の後の図1からのボディの断面図。 第2のエッチング工程の後の図2からのボディの断面図。 マスク層を除去した後の図3からのボディの断面図。

Claims (19)

  1. 次の工程:
    a) ボディ(1)の表面をマスク層(2)で被覆する工程
    b) 予め成形されたマスク成形体(3)を前記マスク層(2)上に設ける工程
    c) 前記マスク成形体(3)により覆われていない位置の前記マスク層(2)を貫通エッチングする工程
    d) 前記マスク層(2)から露出した箇所のボディ(1)の表面をエッチングする工程
    を有する、ボディ(1)の表面を粗面化する方法。
  2. ボディ(1)がリン化アルミニウムガリウムインジウムを含有する、請求項1記載の方法。
  3. ボディ(1)が窒化アルミニウムガリウムインジウムを含有する、請求項1記載の方法。
  4. マスク層(2)が誘電体からなる、請求項1から3までのいずれか1項記載の方法。
  5. 予め成形されたマスク成形体(3)としてポリスチレンからなる球を使用する、請求項1から4までのいずれか1項記載の方法。
  6. エッチング工程を、ドライエッチング法を用いて実施する、請求項1から5までのいずれか1項記載の方法。
  7. 構造(4)の幅(b)のエッチング深さ(t)に対する比が次の条件:
    0.1 < t/b < 10
    に該当する構造(4)が、ボディ(1)の表面に残留するように方法を実施する、請求項1から6までのいずれか1項記載の方法。
  8. 構造(4)の幅(b)のエッチング深さ(t)に対する比が次の条件:
    0.25 < t/b < 5
    に該当する構造(4)が、ボディ(1)の表面に残留するように方法を実施する、請求項1から7までのいずれか1項記載の方法。
  9. 工程c)の直後に、マスク成形体(3)の残りをマスク層(2)から除去する、請求項1から8までのいずれか1項記載の方法。
  10. ボディ(1)中のエッチング深さ(t)が50〜100nmである、請求項1から9までのいずれか1項記載の方法。
  11. 10〜100nmの厚さ(d)を有するマスク層(2)を設ける、請求項1から10までのいずれか1項記載の方法。
  12. マスク成形体(3)はマスク層(2)上で150〜300nmの側方の大きさ(A)を有する、請求項1から11までのいずれか1項記載の方法。
  13. 第1のエッチング工程を、マスク成形体(3)がボディ(1)よりも著しくエッチングされるプロセス工程を用いて行う、請求項1から12までのいずれか1項記載の方法。
  14. マスク層(2)の貫通エッチングを、反応性イオンエッチング用の装置を用いて行う、請求項1から13までのいずれか1項記載の方法。
  15. エッチングガスとして、CHFとArとからなる混合物を使用する、請求項14記載の方法。
  16. ボディ(1)のエッチングを、誘導結合高周波プラズマのために適した装置を用いて行う、請求項1から15までのいずれか1項記載の方法。
  17. エッチングガスとして、CHとHとからなる混合物を使用する、請求項16記載の方法。
  18. リン化アルミニウムガリウムインジウムを含有し、かつ表面が構造化されている半導体ボディを有し、その際、構造(4)の深さ(t)と比べた構造(4)の幅(b)について:
    0.25 < t/b < 5
    が該当する、オプトエレクトロニクスデバイス。
  19. 窒化アルミニウムガリウムインジウムを含有し、かつ表面が構造化されている半導体ボディを有し、その際、構造(4)の深さ(t)と比べた構造(4)の幅(b)について:
    0.25 < t/b < 5
    が該当する、オプトエレクトロニクスデバイス。
JP2005506700A 2002-12-30 2003-12-18 ボディの表面を粗面化する方法及びオプトエレクトロニクスデバイス Pending JP2006512781A (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
DE10261426 2002-12-30
DE10306779A DE10306779A1 (de) 2002-12-30 2003-02-18 Verfahren zum Aufrauhen einer Oberfläche eines Körpers und optoelektronisches Bauelement
PCT/DE2003/004197 WO2004061980A1 (de) 2002-12-30 2003-12-18 Verfahren zum aufrauhen einer oberfläche eines körpers und optoelektronisches bauelement

Publications (1)

Publication Number Publication Date
JP2006512781A true JP2006512781A (ja) 2006-04-13

Family

ID=32714763

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005506700A Pending JP2006512781A (ja) 2002-12-30 2003-12-18 ボディの表面を粗面化する方法及びオプトエレクトロニクスデバイス

Country Status (4)

Country Link
US (1) US20060151428A1 (ja)
EP (1) EP1579511B1 (ja)
JP (1) JP2006512781A (ja)
WO (1) WO2004061980A1 (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008091880A (ja) * 2006-08-22 2008-04-17 Agency For Science Technology & Research マイクロおよびナノ構造の作製方法
JP2011146522A (ja) * 2010-01-14 2011-07-28 Panasonic Corp 基板の加工方法
US8361339B2 (en) 2008-01-04 2013-01-29 Kabushiki Kaisha Toshiba Antireflection structure formation method and antireflection structure

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5082504B2 (ja) * 2006-03-31 2012-11-28 日亜化学工業株式会社 発光素子及び発光素子の製造方法
JP2008270416A (ja) * 2007-04-18 2008-11-06 Sanken Electric Co Ltd 物体に粗面を形成する方法
WO2009084325A1 (ja) * 2007-12-28 2009-07-09 Mitsubishi Chemical Corporation Led素子およびled素子の製造方法
DE102009023355A1 (de) 2009-05-29 2010-12-02 Osram Opto Semiconductors Gmbh Verfahren zur Herstellung eines optoelektronischen Halbleiterbauteils
WO2011062791A2 (en) * 2009-11-17 2011-05-26 3M Innovative Properties Company Texturing surface of light-absorbing substrate
DE102011012608A1 (de) 2011-02-28 2012-08-30 Osram Opto Semiconductors Gmbh Verfahren zur Herstellung von Lichtauskoppelstrukturen in einem Halbleiterkörper und Licht emittierender Halbleiterkörper
US8759127B2 (en) * 2011-08-31 2014-06-24 Toshiba Techno Center Inc. Gold micromask for roughening to promote light extraction in an LED
US9831361B2 (en) * 2012-12-14 2017-11-28 Robert Bosch Gmbh Method of fabricating nanocone texture on glass and transparent conductors
CN114613844B (zh) * 2022-03-14 2023-09-15 中国工程物理研究院电子工程研究所 一种纳米空气沟道电子器件的小型化阵列化制备方法

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3739217A (en) * 1969-06-23 1973-06-12 Bell Telephone Labor Inc Surface roughening of electroluminescent diodes
US4407695A (en) * 1981-12-31 1983-10-04 Exxon Research And Engineering Co. Natural lithographic fabrication of microstructures over large areas
US5256587A (en) * 1991-03-20 1993-10-26 Goldstar Electron Co., Ltd. Methods of patterning and manufacturing semiconductor devices
US5753130A (en) * 1992-05-15 1998-05-19 Micron Technology, Inc. Method for forming a substantially uniform array of sharp tips
US5240558A (en) * 1992-10-27 1993-08-31 Motorola, Inc. Method for forming a semiconductor device
US5342453A (en) * 1992-11-13 1994-08-30 Midwest Research Institute Heterojunction solar cell
RU2074444C1 (ru) * 1994-07-26 1997-02-27 Евгений Инвиевич Гиваргизов Матричный автоэлектронный катод и электронный прибор для оптического отображения информации
US5624529A (en) * 1995-05-10 1997-04-29 Sandia Corporation Dry etching method for compound semiconductors
US5676853A (en) * 1996-05-21 1997-10-14 Micron Display Technology, Inc. Mask for forming features on a semiconductor substrate and a method for forming the mask
US5949182A (en) * 1996-06-03 1999-09-07 Cornell Research Foundation, Inc. Light-emitting, nanometer scale, micromachined silicon tips
US5717226A (en) * 1996-09-18 1998-02-10 Industrial Technology Research Institute Light-emitting diodes and method of manufacturing the same
US6201342B1 (en) * 1997-06-30 2001-03-13 The United States Of America As Represented By The Secretary Of The Navy Automatically sharp field emission cathodes
US6228538B1 (en) * 1998-08-28 2001-05-08 Micron Technology, Inc. Mask forming methods and field emission display emitter mask forming methods
US6350388B1 (en) * 1999-08-19 2002-02-26 Micron Technology, Inc. Method for patterning high density field emitter tips
US6410942B1 (en) * 1999-12-03 2002-06-25 Cree Lighting Company Enhanced light extraction through the use of micro-LED arrays
CH696179A5 (de) * 2000-06-08 2007-01-31 Satis Vacuum Ind Vertriebs Ag Plasma-Verdampfungsquelle für eine Vakuum Beschichtungsanordnung zum Aufbringen von Vergütungsschichten auf optische Substrate.
JP3704030B2 (ja) * 2000-07-24 2005-10-05 シャープ株式会社 半導体装置の製造方法
JP3466144B2 (ja) * 2000-09-22 2003-11-10 士郎 酒井 半導体の表面を荒くする方法
US6782021B2 (en) * 2001-03-02 2004-08-24 Xiaodong Huang Quantum dot vertical cavity surface emitting laser
US6541317B2 (en) * 2001-05-03 2003-04-01 International Business Machines Corporation Polysilicon doped transistor

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008091880A (ja) * 2006-08-22 2008-04-17 Agency For Science Technology & Research マイクロおよびナノ構造の作製方法
US8361339B2 (en) 2008-01-04 2013-01-29 Kabushiki Kaisha Toshiba Antireflection structure formation method and antireflection structure
US8840258B2 (en) 2008-01-04 2014-09-23 Kabushiki Kaisha Toshiba Antireflection structure formation method and antireflection structure
JP2011146522A (ja) * 2010-01-14 2011-07-28 Panasonic Corp 基板の加工方法

Also Published As

Publication number Publication date
US20060151428A1 (en) 2006-07-13
EP1579511B1 (de) 2012-03-28
WO2004061980A1 (de) 2004-07-22
EP1579511A1 (de) 2005-09-28

Similar Documents

Publication Publication Date Title
JP5416207B2 (ja) 光出力を高めるledデバイス構造
JP2006512781A (ja) ボディの表面を粗面化する方法及びオプトエレクトロニクスデバイス
JP5255082B2 (ja) 発光ダイオード
CN109192833B (zh) 发光二极管芯片及其制备方法
US20140191243A1 (en) Patterned articles and light emitting devices therefrom
US20120305942A1 (en) Epitaxial substrate, light-emitting diode, and methods for making the epitaxial substrate and the light-emitting diode
TW200302613A (en) Semiconductor light emitting device and its manufacturing method
WO2007114503A1 (ja) 基板の微細加工方法、基板の製造方法および発光素子
US11211527B2 (en) Light emitting diode (LED) devices with high density textures
KR102120264B1 (ko) 발광 디바이스 및 발광 디바이스를 제조하기 위한 방법
US20090203217A1 (en) Novel self-aligned etch method for patterning small critical dimensions
CN103247733A (zh) 发光半导体的图案化基材及其制造方法与发光半导体装置
JP2007288106A (ja) 半導体発光素子の製造方法およびそれから得られる素子
CN113328021B (zh) 微发光二极管、微发光元件及显示器
KR100714626B1 (ko) 질화물 반도체 발광소자 및 제조방법
TW200419667A (en) Method to roughen a surface of a body and optoelectronic component
WO2021179279A1 (zh) 一种半导体发光元件及其制作方法
JP2009500872A (ja) 光抽出が改善したレーザリフトオフled
US8487324B2 (en) Light-emitting diode and method for making the same
KR100499131B1 (ko) 고효율 광방출 다이오드 및 그 제조방법
CN115020565A (zh) 复合图形化衬底的制备方法及具有空气隙的外延结构
TW201436284A (zh) 適用於圖案化之藍寶石基板結構及圖案化藍寶石基板形成方法
CN113488569B (zh) 一种倒装结构发光二极管芯片及其制备方法
CN104040734A (zh) 通过选择性区域粗糙化控制的led光输出
CN117438515B (zh) 一种led芯片粗化方法及led芯片

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20080905

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20081201

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20081208

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20081218

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20081226

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20090127

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20090203

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090227

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20090513

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20091016