JP2006507671A - 電界効果トランジスタ構造、それに関連した半導体メモリセル、および、それに関連した製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 130
- 230000005669 field effect Effects 0.000 title claims abstract description 37
- 238000004519 manufacturing process Methods 0.000 title description 11
- 239000000758 substrate Substances 0.000 claims abstract description 62
- 238000000034 method Methods 0.000 claims abstract description 33
- 239000002800 charge carrier Substances 0.000 claims abstract description 10
- 239000010410 layer Substances 0.000 claims description 149
- 239000003990 capacitor Substances 0.000 claims description 68
- 238000002955 isolation Methods 0.000 claims description 31
- 239000000463 material Substances 0.000 claims description 22
- 238000010438 heat treatment Methods 0.000 claims description 4
- 238000002513 implantation Methods 0.000 claims description 4
- 238000001459 lithography Methods 0.000 claims description 4
- -1 PAD nitride Chemical class 0.000 claims description 3
- 238000009792 diffusion process Methods 0.000 claims description 3
- 238000006073 displacement reaction Methods 0.000 claims description 3
- 238000005530 etching Methods 0.000 claims description 3
- 229910052751 metal Inorganic materials 0.000 claims description 3
- 239000002184 metal Substances 0.000 claims description 3
- 125000006850 spacer group Chemical group 0.000 claims description 3
- 239000002019 doping agent Substances 0.000 claims description 2
- 239000007943 implant Substances 0.000 claims description 2
- 238000002347 injection Methods 0.000 claims 2
- 239000007924 injection Substances 0.000 claims 2
- 239000011241 protective layer Substances 0.000 claims 2
- FGUUSXIOTUKUDN-IBGZPJMESA-N C1(=CC=CC=C1)N1C2=C(NC([C@H](C1)NC=1OC(=NN=1)C1=CC=CC=C1)=O)C=CC=C2 Chemical compound C1(=CC=CC=C1)N1C2=C(NC([C@H](C1)NC=1OC(=NN=1)C1=CC=CC=C1)=O)C=CC=C2 FGUUSXIOTUKUDN-IBGZPJMESA-N 0.000 claims 1
- 230000000694 effects Effects 0.000 abstract description 10
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 14
- 230000008569 process Effects 0.000 description 10
- 230000010354 integration Effects 0.000 description 8
- 230000008878 coupling Effects 0.000 description 7
- 238000010168 coupling process Methods 0.000 description 7
- 238000005859 coupling reaction Methods 0.000 description 7
- 235000012239 silicon dioxide Nutrition 0.000 description 7
- 239000000377 silicon dioxide Substances 0.000 description 7
- 230000015572 biosynthetic process Effects 0.000 description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- 238000005516 engineering process Methods 0.000 description 5
- 238000005468 ion implantation Methods 0.000 description 4
- 239000004020 conductor Substances 0.000 description 3
- 238000012856 packing Methods 0.000 description 3
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 230000001771 impaired effect Effects 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 229910017052 cobalt Inorganic materials 0.000 description 1
- 239000010941 cobalt Substances 0.000 description 1
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 1
- 229910021419 crystalline silicon Inorganic materials 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 239000012777 electrically insulating material Substances 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 238000000265 homogenisation Methods 0.000 description 1
- 238000010348 incorporation Methods 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 238000005457 optimization Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 238000005036 potential barrier Methods 0.000 description 1
- 238000005215 recombination Methods 0.000 description 1
- 230000006798 recombination Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000003252 repetitive effect Effects 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 239000002344 surface layer Substances 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 1
- 229910021342 tungsten silicide Inorganic materials 0.000 description 1
- 229910052720 vanadium Inorganic materials 0.000 description 1
- 238000003631 wet chemical etching Methods 0.000 description 1
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0214—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
- H10B12/0387—Making the trench
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/33—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor extending under the transistor
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- Engineering & Computer Science (AREA)
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- Semiconductor Memories (AREA)
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Abstract
Description
Claims (23)
- 第1の伝導タイプ(n)の第1および第2のソース/ドレイン領域(S/D)であって、該第1の伝導タイプ(n)と反対の第2の伝導タイプ(p)の半導体基板(1)に形成されていることにより、チャネル領域(K)を定めている、第1および第2のソース/ドレイン領域(S/D)と、
該チャネル領域(K)の表面に形成されたゲート絶縁層(2)と、
該ゲート絶縁層(2)の表面に形成された制御層(3)とを備えた電界効果トランジスタであって、
該半導体基板(1)にダイオード(D)を実現させることを目的として形成されている、該第1の伝導タイプ(n)のダイオードドーピング領域(4)と、
該半導体基板(1)内の過剰な荷電キャリア(L)を運ぶことを目的として該ダイオードドーピング領域(4)を該制御層(3)に接続する、導電的なダイオード接続層(5)とを特徴とする、電界効果トランジスタ構造。 - 窪み(V)が前記半導体基板(1)に形成されており、前記ダイオードドーピング領域(4)が該窪み(V)の底部に形成されており、前記ダイオード接続層(5)が該窪み(V)の少なくとも一部の領域に形成されていることを特徴とする、請求項1に記載の電界効果トランジスタ構造。
- 前記制御層(3)に接続されたコンデンサ(C)を実現させることを目的として、前記ダイオード接続層(5)と前記半導体基板(1)との間の前記窪み(V)の壁に形成されている誘電層(6)を特徴とする、請求項1または2に記載の電界効果トランジスタ構造。
- 前記窪み(V)が前記チャネル領域(K)の真横に形成されている、請求項2または3に記載の電界効果トランジスタ構造。
- 前記窪み(V)が、前記チャネル領域(K)のチャネル幅を定めるシャロートレンチアイソレーション(STI)に形成されている、請求項2〜4のいずれか1項に記載の電界効果トランジスタ構造。
- 前記ダイオード接続層(5)が前記第1の伝導タイプ(n)の高濃度にドープされた半導体材料を有している、請求項1〜5のいずれか1項に記載の電界効果トランジスタ構造。
- 前記第1のソース/ドレイン領域(S/D)がトレンチコンデンサ(DTC)に接続されており、
前記第2のソース/ドレイン領域(S/D)がビット線(BL)に接続されており、
前記制御層(3)が、該ビット線(BL)と基本的に直交しているワード線(WL)の一部を構成しており、
前記ダイオードドーピング領域(4)が前記半導体基板(1)において該ワード線(WL)の下方に形成されている、請求項1〜6に記載の選択トランジスタを有している半導体メモリセル。 - 前記トレンチコンデンサ(DTC)の対向電極を接続する埋込み接続プレート(BP)が前記半導体基板(1)に形成されており、前記ダイオードドーピング領域(4)が該接続プレート(BP)と該半導体基板(1)の表面との間に配置されている、請求項7に記載の半導体メモリセル。
- 前記トレンチアイソレーション(STI)が前記半導体基板(1)においてストリップ型に形成されていることにより、ストリップ型のアクティブ領域(AA)が形成されており、前記トレンチコンデンサ(DTC)が基本的に該アクティブ領域(AA)に配置されている、請求項7または8に記載の半導体メモリセル。
- 前記トレンチコンデンサ(DTC)の表面の幅が前記アクティブ領域(AA)の幅よりも広く、さらなる隣接したトレンチアイソレーション(FTI)に該トレンチコンデンサ(DTC)を変位させることにより、該アクティブ領域(AA)に隣接しているトレンチアイソレーション(STI)を露出させた、請求項9に記載の半導体メモリセル。
- 前記トレンチコンデンサ(DTC)の表面の断面が楕円形であり、前記変位が高々0.5Fであり、ここで、Fはリソグラフィにより製造し得る最小フィーチャサイズを示す、請求項10に記載の半導体メモリセル。
- DRAMメモリセルを構成している、請求項7〜11のいずれか1項に記載の半導体メモリセル。
- a)少なくとも1つのトレンチアイソレーション(STI)と、アクティブ領域(AA)と、関連したマスク層(20、30)とを有する半導体基板(1)を提供する工程と、
b)該トレンチアイソレーション(STI)に窪み(V)を形成する工程であって、該窪み(V)が該半導体基板(1)まで延びている、工程と、
c)該半導体基板(1)において該窪み(V)の底部にダイオードドーピング領域(4)を形成し、該窪み(V)を充填する導電的なダイオード接続層(5)を形成する工程と、
d)該マスク層(20、20)を取り除く工程と、
e)少なくとも該アクティブ領域(AA)の表面にゲート絶縁層(2)を形成する工程と、
f)少なくとも該ゲート絶縁層(2)の表面に制御層(3)を形成する工程と、
g)少なくとも該トレンチアイソレーション(STI)まで該製造された表面を平坦化する工程と、
h)該制御層(3)と該ダイオード接続層(5)とを接続させる導電的な接続層(40、50)を形成する工程とを包含する、半導体構造を製造する方法。 - 工程a)においてトレンチコンデンサ(DTC)が前記半導体基板(1)にさらに形成されることにより、半導体メモリセルを実現させる、請求項13に記載の方法。
- 工程a)においてPAD酸化物層(20)とPAD窒化物層(30)とがマスク層として形成される、請求項13または14に記載の方法。
- 工程b)において異方性の酸化物エッチング法を行うことにより、前記窪み(V)が形成される、請求項13〜15のいずれか1項に記載の方法。
- 工程b)においてスペーサ法を用いることにより、誘電層(6)が前記窪み(V)の側壁に形成される、請求項16に記載の方法。
- 工程c)において、ドープされた半導体材料が前記窪み(V)にダイオード接続層(5)として形成され、熱処理を行うことにより、ドーパントが該窪み(V)の底部において該ダイオード接続層(5)から外方拡散し、それにより、前記ダイオードドーピング領域(4)が形成される、請求項13〜17のいずれか1項に記載の方法。
- 工程c)において、まず、注入を行うことにより、前記ダイオードドーピング領域(4)を生成し、次いで、導電的な充填材料が前記窪み(V)にダイオード接続層(5)として堆積される、請求項13〜17のいずれか1項に記載の方法。
- 工程e)の前に注入保護層が形成され、ウェル注入が行われ、該注入保護層が取り除かれる、請求項13〜19のいずれか1項に記載の方法。
- 工程f)において酸化物層(2)がゲート絶縁層として熱により形成される、請求項13〜20のいずれか1項に記載の方法。
- 工程h)において、ドープされた半導体層(40)と高導電性の金属半導体層(50)とが接続層として形成される、請求項13〜21のいずれか1項に記載の方法。
- i)前記半導体構造をさらに処理することにより、電界効果トランジスタ、または、少なくとも1つのワード線(WL)と少なくとも1つのビット線(BL)とを備えたDRAM半導体メモリセルを形成するさらなる工程を特徴とする、請求項13〜22のいずれか1項に記載の方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE10254415A DE10254415A1 (de) | 2002-11-21 | 2002-11-21 | Feldeffekttransistorstruktur, zugehörige Halbleiter-Speicherzelle sowie zugehöriges Herstellungsverfahren |
PCT/DE2003/003748 WO2004047182A2 (de) | 2002-11-21 | 2003-11-12 | Feldeffekttransistorstruktur, zugehörige halbleiter-speicherzelle sowie zugehöriges herstellungsverfahren |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2006507671A true JP2006507671A (ja) | 2006-03-02 |
JP4348299B2 JP4348299B2 (ja) | 2009-10-21 |
Family
ID=32318608
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004552391A Expired - Fee Related JP4348299B2 (ja) | 2002-11-21 | 2003-11-12 | 電界効果トランジスタ構造、それに関連した半導体メモリセル、および、それに関連した製造方法 |
Country Status (6)
Country | Link |
---|---|
EP (1) | EP1563542B1 (ja) |
JP (1) | JP4348299B2 (ja) |
CN (1) | CN100423263C (ja) |
DE (2) | DE10254415A1 (ja) |
TW (1) | TWI241717B (ja) |
WO (1) | WO2004047182A2 (ja) |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO1994005042A1 (en) * | 1992-08-14 | 1994-03-03 | International Business Machines Corporation | Mos device having protection against electrostatic discharge |
JP3861426B2 (ja) * | 1996-12-27 | 2006-12-20 | セイコーエプソン株式会社 | 半導体装置の保護回路 |
JP3090081B2 (ja) * | 1997-03-12 | 2000-09-18 | 日本電気株式会社 | 半導体装置 |
US6204140B1 (en) * | 1999-03-24 | 2001-03-20 | Infineon Technologies North America Corp. | Dynamic random access memory |
FR2802339B1 (fr) * | 1999-12-09 | 2002-03-01 | St Microelectronics Sa | Transistor mos durcis |
-
2002
- 2002-11-21 DE DE10254415A patent/DE10254415A1/de not_active Withdrawn
-
2003
- 2003-10-27 TW TW092129832A patent/TWI241717B/zh not_active IP Right Cessation
- 2003-11-12 JP JP2004552391A patent/JP4348299B2/ja not_active Expired - Fee Related
- 2003-11-12 EP EP03779692A patent/EP1563542B1/de not_active Expired - Lifetime
- 2003-11-12 CN CNB2003801037501A patent/CN100423263C/zh not_active Expired - Fee Related
- 2003-11-12 DE DE50312272T patent/DE50312272D1/de not_active Expired - Lifetime
- 2003-11-12 WO PCT/DE2003/003748 patent/WO2004047182A2/de active Application Filing
Also Published As
Publication number | Publication date |
---|---|
CN1714449A (zh) | 2005-12-28 |
TWI241717B (en) | 2005-10-11 |
TW200417030A (en) | 2004-09-01 |
JP4348299B2 (ja) | 2009-10-21 |
WO2004047182A2 (de) | 2004-06-03 |
DE50312272D1 (de) | 2010-02-04 |
CN100423263C (zh) | 2008-10-01 |
EP1563542A2 (de) | 2005-08-17 |
EP1563542B1 (de) | 2009-12-23 |
WO2004047182A3 (de) | 2004-08-19 |
DE10254415A1 (de) | 2004-08-05 |
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Date | Code | Title | Description |
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A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20071130 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090430 |
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A521 | Request for written amendment filed |
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TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A61 | First payment of annual fees (during grant procedure) |
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|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120724 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130724 Year of fee payment: 4 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
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R250 | Receipt of annual fees |
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