以下、本発明の詳細を図示の実施形態によって説明する。
(第1の実施形態)
先ず、本発明の概要について等価回路図を用いて説明する。図1は、本発明の第1実施形態に係わるTMRメモリセルのメモリセルマトリクスの読み取り動作を行う回路構成を模式的に示す図である。
4本のデータ選択線11(選択データ選択線11sel ,非選択データ選択線11unsel )が、それぞれ整流素子12及びメモリセル13(選択メモリセル13sel ,非選択メモリセル13unsel )を介して1本のデータ転送線14に接続されている。なお、整流素子12の整流方向は全て同じである。
ここで、選択データ選択線11sel に接続された選択メモリセル13sel に対して選択的に、データの書き込み及び読み出しが行われる。一方、非選択データ選択線11unsel に接続された非選択メモリセル13unsel には、誤書き込みや誤読み出し、及びデータの破壊を防ぐよう回路構成及びタイミング調整をする必要がある。
ここで、1つのメモリセル13と、メモリセル13に接続された1つの整流素子12とが1組となって1つのメモリセルブロックを形成している。従って、本回路図では、4つのメモリセルブロックがデータ転送線14に接続されている。
データ転送線14に4つのメモリセル13が接続され、1×4のメモリセル構成となっている。図では簡単のために記していないが、データ選択線11には、並列にメモリセル13が接続されていることが高密度メモリセルを形成するのに望ましい。もちろん、データ転送線14及びデータ選択線11に接続されるメモリセルの数は4つに限らず複数であればよく、2n 個(nは正の整数)であることがアドレスデコードをする上で望ましい。
またさらに、図示されていないが、データ選択線11は、いわゆるアドレスコーダに接続され、選択データ選択線11sel に対して電流を排他選択的に供給する。このアドレスデコーダについては、Dynamic RAMやStaticRAM等で周知の回路を用いればよい。
さらに、データ転送線14の一方は、n型MISFETからなる第1のトランジスタ15のゲート電極に接続されている。また、第1のトランジスタ15のソース電極は、例えば0Vの一定電圧の電圧ノードに接続され、そのドレイン電極は、差動センスアンプ16の入力端子17に接続されている。
第1のトランジスタ15は、4つのメモリセルブロックの何れかから読み出され、データ転送線14に流れる信号電圧を増幅し、差動センスアンプ16の入力信号余裕を大きく確保するためのものである。
また、差動センスアンプ16に、入力端子17とそれぞれ対となるデータ転送線18が接続されている。さらに、データ転送線14には、n型MISFETからなる第2のトランジスタ19のソース電極に接続されている。また、第2のトランジスタ19のドレイン電極は、例えば電圧VDDとなる電圧ノード20に接続されている。電圧VDDは、選択データ選択線11sel に加わる電圧の最大値以下で、且つ選択データ選択線11sel の電圧の最小値以上となっている。第2のトランジスタ19は、データ転送線14を通じて選択メモリセル13sel に読み出し電流を流すためのものである。
次に、本回路の動作を図2のタイミングチャートを用いて説明する。
先ず、選択データ選択線11sel の電位VWLsel 及び非選択データ選択線11unsel の電位VWLunsel を、後述するデータ転送線14のプリチャージ電圧、例えばVDD以上にすることによって、データ転送線14からデータ選択線11sel,11unsel に流れる電流を遮断し、データ転送線14を浮遊状態にする。
次いで、トランジスタ19のゲート電圧Vreadを0からVDDにしてトランジスタ19をon状態にし、データ転送線14と電圧ノード20とを接続し、データ転送線14の電位VBLをプリチャージ電圧VDDに充電する。
そして、選択データ選択線11sel の電位VWLsel を前記プリチャージ電圧よりも低い電位である0Vにし、選択メモリセル13sel に電流を流す。この時、非選択データ選択線11unsel の電位VWLunsel は、プリチャージ電圧以上の電圧に保ったままにする。
選択メモリセル13sel に電流を流した際、選択メモリセル13sel のデータ状態が“0”の場合、選択メモリセル13sel の抵抗は、“1”の状態の選択メモリセル13sel の抵抗より低いため、データ転送線14の電位VBLは、“1”の状態よりも電圧降下量が大きくなる。
トランジスタ19のドレイン電極からソース電極に流れる電流をIとし、メモリセル13sel の“0”に対応する抵抗値をRsel −ΔRsel 、“1”状態に対応する抵抗値をRsel とし、非選択メモリセル13unsel の抵抗値の平均値をRunsel とし、選択データ選択線11sel に印加する電圧を0V、非選択データ選択線11unsel に印加する電圧をVDDとする。また、直列に接続された整流素子の順方向の電流を流した場合の抵抗をRF 、逆方向に電流を流した場合の抵抗をRB とし、データ転送線14に並列に接続されているメモリセルの個数をm個とする。
ここで、選択メモリセル13sel の“0”に対応するデータ転送線14の電圧V3 は、以下のようになる。
また、選択メモリセル13sel の“1”に対応するデータ転送線14の電圧V4 は、以下のようになる。
選択メモリセル13sel の“1”及び“0”の状態をそれぞれ正しく弁別するためには、V3 とV4 とが非選択メモリセル13unsel のデータ転送線14に並列に接続されている抵抗Runsel によらず重なる領域ができない、つまり抵抗Runsel の値によらず常にV4 >V3 であることが必要である。
ここで、非選択メモリセル13sel の抵抗Runsel の最大値をRunselmaxとすると、データ転送線14の電圧V4 は最小値V4min をとり、式(5)より、
となる。ここで、α=(Runselmax+RB )/(Rsel +RF )である。
一方、非選択メモリセル13sel の抵抗Runsel の最小値をRunselminとすると、V3 は最大値V3max をとり、V3max とV4min とが最も接近する。従って、V4min >V3max であれば、選択メモリセル13sel の状態を判別することができる。
ここで、Runselmin=Runselmax−αΔRsel となる条件では、V4min とV3max との差である最小出力信号電圧振幅ΔV’は以下のように表される。
ΔV’=V4min −V3max =IΔRsel α/(m+α−1) (6)
この値は、α=1とすると整流素子12を入れない場合の式(3)の値に等しい。
以上から、RunselminとRunselmaxとがRunselmin=Runselmax−ΔRsel となるように固定した場合と比較して、(Runselmax+RB )>(Rsel +RF )つまりα>1となるように、RB とRF とを調整することによって、Runselmin>Runselmax−αΔRsel となるため、α=1の場合の式(3)のΔVよりもより大きなΔV’を得ることができ、より信号出力が大きくなる。
さらに、mRsel +(m−1)RF <<RB 、つまり整流性接合を逆方向に流れる場合の抵抗RB が、整流性接合を順方向に流れる場合の抵抗RF よりも十分高い場合を考えると、式(4)及び式(5)から以下のようになる。
ΔV’=V4 −V3 〜ΔRsel {VDD(m−1)/RB +I} (7)
式(7)では、ΔV’はIΔRsel より必ず大きくなり、式(3)のΔV=IΔRsel /mと比較して、mが増えてもΔV’が減少することなく、安定した読み出し出力を得ることができる。
さらに、mRsel +(m−1)RF <<RB の場合、非選択メモリセル13unsel に流れる電流を整流素子12を接続しない場合よりも小さくできるため、非選択メモリセル13unsel の誤読み出しや、消費電力の増大を防ぐことができる。
次に、本発明のメモリセルブロックの具体的な構成を説明する。図3は本発明の第1実施形態に係わる磁気記憶装置のメモリセルブロックの構成を示す図である。図3(a)は平面図、図3(b)は同図(a)のA−A’部の断面図、図3(c)は同図(a)のB−B’部の断面図である。
B又はInが1016〜1018cm-3添加されたp型シリコン基板31上に、Sb,PまたはAsを不純物濃度として1016〜1021cm-3添加され厚さ10〜500nmのn+ 型シリコン層32、及びSb,P又はAsを不純物濃度として1015〜1018cm-3添加され厚さ5〜100nmのn型シリコン層33が順次積層されている。なお、n+ 型シリコン層32及びn型シリコン層33はライン状に2本形成され、n+ 型シリコン層32は、データ選択線として機能する。このデータ選択線のn層32,33は、p型シリコン基板と逆バイアスを印加することにより、互いに電気的に分離されている。
2本のn+ 型シリコン層32及びn型シリコン層33からなるライン状の積層構造は、p型シリコン基板31上に形成された第1の素子分離絶縁膜34によって互いに絶縁分離されている。なお、第1の素子分離絶縁膜34の厚さは10〜500nmであり、その表面はn型シリコン層33の表面と同じか表面より高い位置にある。
n型シリコン層33上の所定領域に、導電体層35及び第1のバリアメタル層36が積層されている。なお、導電体層35とn型シリコン層33とは、ショットキー接合となっており、n型シリコン層33をカソードとするショットキーダイオード(整流素子)37が形成されている。また、導電体層35及び第1のバリアメタル層36の周囲は、厚さ50〜1000nmの第2の素子分離絶縁膜38が形成されている。
第1のバリアメタル層36及び第2の素子分離絶縁膜38上の所定領域に、第1の磁性体膜39,非磁性絶縁膜40,第2の磁性体膜41及び第2のバリアメタル層42が形成されている。第1の磁性体膜39,非磁性絶縁膜40及び第2の磁性体膜41は、格子状に形成され、その1辺の方向はn型シリコン層33の長手方向と平行であることが望ましい。第1の磁性体膜39,非磁性絶縁膜40,第2の磁性体膜41及び第2のバリアメタル層42の周囲は、厚さ10〜500nmの第3の素子分離絶縁膜43が形成されている。
そして、第2のバリアメタル層42及び第3の素子分離絶縁膜43上にB−B’方向に長手方向を有するデータ転送線14が形成されている。
図3において、第1の磁性体膜39は強磁性体で構成され、第2の磁性体膜41は、第1の磁性体膜39と比べて保持力が小さい強磁性体、若しくは保磁力が小さい、例えば20Oe以下の保持力を有する軟磁性体で構成されている。
ここで必要なのは、第2の磁性体膜41の保磁力が、第1の磁性体膜39の保磁力よりも小さいことであり、必ずしも第1の磁性体膜39が強磁性体で第2の磁性体膜41が軟磁性体である必要はなく、第1および第2の磁性体膜39,41が共に強磁性体であっても良いし、第1および第2の磁性体膜39,41が共に軟磁性体であっても良い。
ここで、第1の磁性体膜39としては、例えば厚さ0.5〜500nmのFe,Ni,Co,Cr,Mnやそれらの合金NiFeやCoFe,NiFeCo,CoPtおよびこれらの積層膜を用いることが可能である。
また、第2の磁性体膜41としては、保磁力が第1の磁性体膜39よりも小さく、磁化は同程度であることが望ましく、厚さ0.5〜500nmのNiFe,CoFe,NiFeCo,CoTaZr,CoNbZr,FeTaN、またはCoZrNb/NiFe/CoFe等の積層膜を用いることが可能である。
第2の磁性体膜41の保磁力を第1の磁性体膜39の保磁力よりも小さくするには、例えば第2の磁性体膜41の材質を変えるだけでなく、同じ組成を用いても第2の磁性体膜41の膜厚を第1の磁性体膜39のそれよりも薄くすることによって実現することができる。
第2の磁性体膜41および第1の磁性体膜39は、非磁性絶縁膜40を挟んでおり、第1の磁性体膜39から第2の磁性体膜41へと流れる電流は、非磁性絶縁膜40を伝導電子のスピンを反転することなく流れる電流成分が存在する。つまり、非磁性絶縁膜40の伝導電子のスピン緩和長は、非磁性絶縁膜40の膜厚よりも大きくなる。例えば、非磁性絶縁膜40としては、厚さ0.2〜50nmのシリコン酸化膜,シリコン窒化膜,Ti酸化膜,またはアルミ酸化膜を用いることが可能である。
ここで、第1の磁性体膜39,非磁性絶縁膜40,第2の磁性体膜41からなる積層構造で磁気状態によって磁気抵抗が生じる磁気記憶部を形成している。これらは、データ選択線が積層して形成された場所で磁気状態を記憶するメモリセル13となっている。ここで、第1及び第2の磁性体膜39,41の磁化方向が平行な場合に、第1及び第2の磁性体膜39,41のスピンを考慮した状態密度が一致するため、第1の磁性体膜39と第2の磁性体膜41との間に流れる電流の抵抗が低くなる。また、第1及び第2の磁性体膜39,41の磁化方向が反平行な場合に、第1の磁性体膜39と第2の磁性体膜41との間に流れる電流の抵抗が高くなる。また、第1の磁性体膜39と第2の磁性体膜41との交換磁界は、第2の磁性体膜41の保磁力よりも弱いことが、それぞれの膜の磁化を独立に制御できるために望ましい。
また、磁気記憶部の中心部分でデータ転送線14に沿った縁部分の磁化と独立にデータ選択線方向に沿った磁化を記憶できるようにするために、第1及び第2の磁性体膜39,41の膜厚を厚くすることによって、ネール磁壁の厚さを小さくしデータ転送線の幅を大きくすることが望ましい。
ここで、第1のバリアメタル層36は、例えば、厚さ1〜100nmのTaNやTiN、TaWからなり、上部構造を形成する場合の不純物汚染を防ぎ、配線間の密着性を向上する役割がある。また、データ転送線14は、例えば、50〜1000nmからなるW、Al、AlCuまたはCuから形成され、データ転送線のメモリセル同士の接続領域の寄生抵抗を削減する役割がある。p型シリコン基板31に逆バイアスを印加することによって、n+ 型シリコン層32とp型シリコン基板31とが電気的に分離されるように形成されている。図3においては、隣接する2本のデータ選択線にそれぞれ、1つのメモリセルが2つ形成されている。また、素子分離絶縁膜34,38,43は、例えば、シリコン酸化膜、チタン酸化膜、アルミ酸化膜、またはシリコン窒化膜からなる。
ここで、第1の磁性体膜39及び第2の磁性体膜41の磁化容易方向がn+ 型シリコン層32の長手方向と平行に形成されている。この磁化容易方向を形成する方法としては、例えばNiFeでは、磁場を磁化容易方向に印加しながら膜堆積を行うことによって5〜15Oe程度の異方性磁界を作りつけることができる。また、第1及び第2の磁性体膜39,41の磁化の向きを全体として磁化容易方向に沿って1つの向き及び逆の向きに記憶することによって、例えば、2つの状態、すなわち、1ビットの論理情報を記憶している。
次に、図4〜7の工程図を用いて、図3に示した磁気記憶装置の製造工程を説明する。図4〜7において、(a),(b),(c)は、それぞれ図3(a),(b),(c)に対応する図である。
先ず、図4(a)に示すように、例えば、シリコン基板の表面にボロン濃度1015cm-3のp型層を形成したp型シリコン基板31を準備する。そして、p型シリコン基板31の表面を酸化し、例えば0.01〜0.05μmの厚さの熱酸化膜(不図示)を形成する。さらに、シリコン窒化膜又はシリコン酸化膜からなる絶縁膜を例えば0.03〜0.5μm堆積した後、絶縁膜のパターニングを行ってマスク材(不図示)を形成する。そして、マスク材をマスクにp型シリコン基板31を選択的にエッチングし、深さ0.05〜0.5μm程度のトレンチを形成する。
そして、シリコン酸化膜またはシリコン窒化膜からなる絶縁膜を0.1〜1μm堆積する。この後、シリコン基板31表面に比べ±0.3μmの高さの範囲に入るようにエッチバックまたはポリッシングによってトレンチ内以外の絶縁膜取り除いて、第1の素子分離絶縁膜34を形成する。そして、マスク材及び熱酸化膜を、例えば、反応性エッチングによって取り除く。
次いで、露出するp型シリコン基板31の表面を酸化し、例えば0.01〜0.05μmの厚さの犠牲酸化膜となるシリコン酸化膜を作成する。レジストを全面に塗布した後、リソグラフィ技術を用いて所定パターンのレジストパターンを形成し、次いで、ボロンやインジウムを、例えば、加速電圧30〜2000eV、1012〜1016cm-2イオン注入してp型シリコン基板31の不純物濃度を最適化する。
なお、イオン注入の際、少なくとも第1の素子分離絶縁膜34の底面より下に最適化されたp型層が形成されるように、イオンの打ち込み深さを調節することが望ましい。また、濃度は1016〜1018cm-3となるようにし、複数の第1の素子分離絶縁膜34の下に最適化されたp型領域が連続して形成されるようにする。この後に、イオン注入欠陥回復のための700〜1100度、10秒〜60分程度の熱工程を加えても良い。
次いで、図5に示すように、例えばリン,砒素又はアンチモンを加速電圧50〜2000eV、ドーズ量1013〜1016cm-2程度でイオン注入してp型シリコン基板31の表面にn+ 型シリコン層32を形成する。
なお、イオン注入の際、第1の素子分離絶縁膜34の底面より上にn型層が形成されるように、イオンの打ち込み深さを調節する。そして、第1の素子分離絶縁膜34によって、n+ 型シリコン層32が他のn+ 型シリコン層32と互いに分離され、複数のデータ選択線を形成する。なお、リンまたは砒素は一価の正イオンではなく、二価の正イオンを用いて加速電圧を下げてもよい。
さらに、例えば、リン、砒素、またはアンチモンを例えば、加速電圧30〜1000eV、ドーズ量1012〜1015cm-2程度でイオン注入してn+ 型シリコン層32より基板表面に近い領域にn型シリコン層33を形成する。
イオン注入の際、n型シリコン層33が、n+ 型シリコン層32よりも基板31の表面に近い領域に形成され、且つn+ 型シリコン層32よりも不純物濃度が小さくなるようにする。リンまたは砒素は一価の正イオンではなく、二価の正イオンを用いて加速電圧を下げてもよい。また、n+ 型シリコン層32及びn型シリコン層33を形成するイオン注入は、2回に分ける必要はなく一回で行っても良い。この後に、イオン注入欠陥回復のための700〜1100℃、10秒〜60分程度の熱工程を加えても良い。さらに、例えば、弗化アンモニウム溶液や希フッ酸水溶液を用いて犠牲酸化膜を選択的に取り除く。
次いで、図6に示すように、例えばシリコン酸化膜,シリコン窒化膜,PSG又はBPSGを厚さ50〜1000nm堆積し、第2の素子分離絶縁膜38を形成する。そして、コンタクト孔の開口パターンを有するレジストパターンを形成した後、第2の素子分離絶縁膜38をエッチングしてn型シリコン層33に接続するコンタクト孔を形成する。
さらに、Ti,TiN,TiSi,WSi,W,Cu,Al又はAlSiからなる電極材を全面に50〜1000nmの厚さで堆積した後、CMP又はエッチバックによって第2の素子分離絶縁膜38上の電極材を除去し、コンタクト孔に導電体層35を埋め込み形成する。このとき、導電体層35の表面が、第2の素子分離絶縁膜38の表面より僅かに下にあるようにする。
なお、導電体層35としては、単一組成の膜ではなく、例えば、バリアメタルとなるTiNやTi、Ta、TaNまたはその積層膜を、1〜70nm堆積した後、導電体層35となる電極材を堆積してもよい。
そして、第1のバリアメタル層36となるTaNやTi、TiN、TaWから導電膜を、例えば、厚さ1〜100nm堆積し、CMP又はエッチバックによって、前記コンタクト孔に第1のバリアメタル層36を埋め込み形成する。
また、導電膜を全面に堆積した後、リソグラフィ及びエッチングを行って第1のバリアメタル層36を形成しても良い。なお、第2の素子分離絶縁膜38の表面と第1のバリアメタル層36の表面との高さを一致させることによって、下地段差を小さくし、段差被覆率が良くないスパッタ等の成膜方法で第1の磁性体膜39を形成しても、膜厚及び組成の均一性が良い膜を形成することができる。
次いで、図7に示すように、例えば、第1の磁性体膜39として、Fe,Ni,Co,Cr,Mnやそれらの合金NiFeやCoFe、NiFeCo、CoPt又はこれらの積層膜を厚さ500〜0.5nm、スパッタリング方法等によって堆積する。
次いで、非磁性絶縁膜40となるシリコン酸化膜、シリコン窒化膜、チタン酸化膜、アルミ酸化膜等の非磁性の絶縁膜を厚さ0.2〜50nm、CVD又はスパッタリング法によって堆積する。
次に、第2の磁性体膜41として、NiFe、CoFe、NiFeCo、CoTaZr、CoNbZr、FeTaNまたは、CoZrNb/NiFe/CoFeなどの積層膜を厚さ500〜0.5nmを、例えば、CVDまたはスパッタリングによって堆積する。さらに、第2のバリアメタル層42として、例えばTaNやTiN、TaWまたはその積層膜を厚さ1〜100nmで、例えば、CVDまたはスパッタリング法によって形成する。
そして、リソグラフィ技術を用いて第2のバリアメタル層にマスクを形成した後、イオンミリングによって、第2のバリアメタル層42,第2の磁性体膜41,非磁性絶縁膜40,第1の磁性体膜39をエッチングし、図7に示す形状を得る。
ここで、第1のバリアメタル層36をパターニングによって形成する場合、第1のバリアメタル層36を第1の磁性体膜39を堆積する前にあらかじめパターニングするのではなく、第1の磁性体膜39のパターニングと同時にイオンミリングによって、第1のバリアメタル層36のパターニングを第1のバリアメタル層36等のパターニング時に行うことも可能である。
この後、例えば、第3の素子分離絶縁膜43として、シリコン酸化膜、シリコン窒化膜、チタン酸化膜、アルミ酸化膜を厚さ3〜1100nmで全面に堆積した後、例えば、第2のバリアメタル層42が表面に出るまでCMPまたはエッチバックによって第3の素子分離絶縁膜43を埋め込み形成する。
さらに、例えば、W、Al、AlCuまたはCuを厚さ50〜1000nm全面堆積した後、パターニングすることでA−A’方向に長手方向を有するデータ転送線14を形成する。
なお、上述した本製造方法では、図5と図6に示した工程の間に、MISFETのゲート電極及びソース・ドレイン層を形成する工程を追加することによって、MISFET及び配線層をメモリセルと同時に形成できる。
図8は、p型MISFETをメモリセルブロックと同時形成した場合の図である。なお、図8(a),(b),(c)は、それぞれ図3(a),(b),(c)の部位に対応する図である。
n型シリコン層33上にゲート絶縁膜81が形成され、ゲート絶縁膜81及び第1の素子分離絶縁膜34上にゲート電極82が形成されている。ゲート電極82の両脇のn型シリコン層83の表面にp型ソース・ドレイン層83が形成されている。
なお、ゲート絶縁膜81は、厚さが3〜20nmのシリコン酸化膜,シリコン窒化膜,タンタル酸化膜,チタン酸化膜,(Ba,Sr)TiO3 、SrTiO3 からなる。さらに、ゲート電極82は、例えば、n型またはp型ポリシリコンを用いて30〜500nmの厚さで形成されている。
この形成法としては、第1の素子分離絶縁膜34の形成後に、n型シリコン層33の表面を酸化又は窒化して厚さ3〜20nmのゲート絶縁膜となる絶縁膜を形成する。そして、ゲート電極82となる多結晶シリコン膜を30〜500nm全面に堆積し、リン,砒素,又はボロンをイオン注入して多結晶シリコン膜を低抵抗化する。なお、多結晶シリコン膜上に、例えばシリコン酸化膜やシリコン窒化膜からなる絶縁膜を、10〜300nm全面に堆積しても良い。さらに、リソグラフィーと反応性イオンエッチングにより絶縁膜及び多結晶シリコン膜をパターニングして、ゲート電極82及びゲート絶縁膜81を形成する。
そして、リソグラフィ技術を用いて所定領域にマスクとなるレジストパターンを形成した後、p型不純物であるボロン,又はBF2 を例えば、加速電圧1〜30eV、ドーズ量1013〜1016cm-2程度でイオン注入してp型ソース・ドレイン層83を作成する。そして、この後、図7以降の導電体層35の形成を行えばよい。
なお、p型ソース・ドレイン層83の形成後に、イオン注入欠陥回復のための700〜1100℃、10秒〜60分程度の熱工程を加えても良い。また、例えば、CoかTiを0.01〜0.3um全面堆積し、600度以上の熱工程を経ることによって選択的にソース・ドレイン層上にCoシリサイドを形成し、残った金属をエッチングによって取り除き、ソース・ドレイン層を低抵抗化してもよい。
またさらには、データ転送線14を前記MISFETトランジスタ回路の配線層として用いることもできる。データ転送線14をトランジスタの配線層として用いると、工程をさらに短縮し、他の半導体回路と同一基板上に集積化することができる。
図9は、データ転送線14をゲート電極82とp型ソース・ドレイン層83に対する配線層として用いた例を示す図である。なお、図9(a),(b),(c)は、それぞれ図3(a),(b),(c)に対応する部位であり、図9(d)は同図(b)のC−C’部の断面図である。
ゲート電極82が、導電体層35及び第1のバリアメタル層36を介して、データ転送線14に接続されており、p型ソース・ドレイン層83が、導電体層35及び第1のバリアメタル層36を介して、データ転送線14に接続されている。つまり、p型ソース・ドレイン層83とゲート電極82とが、データ転送線14を介して接続されている。勿論、データ転送線14が複数のp型ソース・ドレイン層83と、複数のゲート電極82とに接続されていても良い。
この形成法としては、図6に示した工程の代わりに以下の工程を用いればよい。図8に示したMISFETのゲート電極82及びp型ソース・ドレイン層83の形成後にシリコン酸化膜,シリコン窒化膜,PSG又はBPSGからなる第2の素子分離絶縁膜38を例えば、厚さ50〜1000nm堆積する。
そして、コンタクト孔のマスクパターンを形成した後、マスクパターンをマスクにゲート電極82及びp型ソース・ドレイン層83が露出するまで第2の素子分離絶縁膜38をエッチングする。この際、メモリセル部分のコンタクト孔では、図9に示すようにn型シリコン層33が露出するまでエッチングを行えば、これら構造はメモリセルとは同時形成できる。これには、例えば、第2の素子分離絶縁膜38とシリコンとの選択比が大きなエッチングを行えばよい。さらに、導電材を厚さ50〜1000nm堆積した後、CMPまたはエッチバックによって、前記コンタクト孔に導電体層35を埋め込み形成する。
さらに、第1のバリアメタル層36となるTaNやTi、TiN、Tawから導電膜層を、例えば、厚さ1〜100nm堆積し、CMPまたはエッチバックによって、前記コンタクト孔に第1のバリアメタル層36を導電体層35上に埋め込み形成する。これら工程で、TMRメモリセル部分では、図6(a),(b),(c)の形状を得ることができる。
さらに、第2のバリアメタル層膜42,第2の磁性体膜41,非磁性絶縁膜40及び第1の磁性体膜39の堆積及びエッチングする工程は、図6から図7までの工程と同じである。この時、周辺回路部で第2のバリアメタル層膜42,第2の磁性体膜41,非磁性絶縁膜40及び第1の磁性体膜39がエッチングされるようにする。
さらに、第3の素子分離絶縁膜43を厚さ3〜1100nm全面堆積する。その後、磁気メモリセル部で第2のバリアメタル層42が露出するまで第3の素子分離絶縁膜43をエッチングする。さらに、パターニングを行うことにより、第3の素子分離絶縁膜43に、図9に示すような第1のバリアメタル層36に接続するコンタクト孔を形成する。さらに、例えば、W、Al、AlCuまたはCuを厚さ50〜1000nm全面堆積した後、リソグラフィによってA−A’方向にパターニングすることでデータ転送線14を形成する。これにより、データ転送線14と第1のバリアメタル層36が電気的に接触することになる。
以上述べたように、トランジスタを形成する工程と配線層を形成する工程を組み合わせることによって、データ転送線と磁気メモリセルと読み出し回路やセンスアンプを集積化することができ、センスアンプと磁気メモリセルとの間の距離を小さくすることができ、より寄生容量及び配線抵抗を小さくすることができる。寄生容量を減らすことによって、充電を行う必要が少なくなるため、より低消費電力、且つ配線遅延の小さな高速、高密度のメモリセルが実現することができる。本実施形態では整流素子に半導体を用いたダイオードを用いている。従って、半導体の不純物添加量を変化させることにより、RF 及びRB を再現性良く制御することができる。また、高いRB を得ることが容易に実現できる。
(変形例1)
次に、本実施形態の変形例1について説明する。図10は、本変形例の読み出し回路の構成を示す図である。なお、図10において、図1と同一の部分には、同一符号をつけて詳しい説明は省略する。
本変形例では、図1に示した回路図と、整流素子の整流方向及び整流素子がpn接合ダイオード101で構成されている点が異なる。
次に、本回路の動作を図11のタイミングチャートを用いて説明する。先ず、選択データ選択線11sel の電位VWLsel 及び非選択データ選択線11unsel の電位VWLunsel を、データ転送線14のプリチャージ電圧以下である、例えば0Vにすることによって、データ転送線14からデータ選択線11に流れる電流を遮断し、データ転送線14を浮遊状態にする。
次いで、トランジスタ19のゲート電圧Vreadを0VからVDDにすることによって、トランジスタ19をon状態にし、データ転送線14の電位VBLをプリチャージ電圧である、例えば0Vに充電する。
次いで、選択データ選択線11sel の電位VWLsel をプリチャージ電圧よりも高い電圧であるVDDにし、選択メモリセル13sel に選択的に電流を流す。なお、非選択データ選択線11unsel の電圧VWLunsel は、プリチャージ電圧以下の電圧に保ったままとする。
選択メモリセル13sel に電流を流した際、選択メモリセル13sel のデータ状態が“0”の場合、“1”の状態のメモリセル13sel の抵抗より低いため、データ転送線14の電圧は、データ状態が“0”の場合は“1”の場合よりも電圧降下量が大きくなる。
トランジスタ19のドレイン電極からソース電極に流れる電流をIとすると、選択メモリセル13sel の“0”に対応する抵抗値をRsel −ΔRsel 、“1”状態に対応する抵抗値をRsel とし、非選択メモリセル13unsel の抵抗値の平均値をRunsel とし、選択データ選択線11sel に印加する電圧をVDD、非選択データ選択線11unsel に印加する電圧を0Vとする。
また、直列に接続されたpn接合ダイオード101の順方向に電流を流した場合の抵抗をRF 、逆方向に電流を流した場合の抵抗をRB とし、データ転送線14並列に接続されているメモリセルの個数をm個とする。
ここで、選択メモリセル13sel の“0”に対応するデータ転送線14の電圧VBLは、以下のようになる。
また、選択メモリセル13sel の“1”に対応するデータ転送線14の電圧V6 は、以下のようになる。
選択メモリセル13sel の“1”及び“0”の状態をそれぞれ正しく弁別するためには、V5 及びV6 が、データ転送線14に並列に接続されている他の非選択メモリセル13unsel の状態によらず重なる領域ができない、つまり抵抗Runsel の値によらず常にV6 >V5 であることが必要である。
ここで、非選択メモリセル13sel の抵抗Runsel の最大値をRunselmaxとすると、データ転送線14の電圧V6 は最小値V6minをとる。
一方、非選択メモリセル13sel の抵抗Runsel の最小値をRunselminとすると、V5 はこの最大値V5maxをとり、V5 及びV6 が最も接近する。ここでRunsel =Runselmax−αΔRsel となる条件では、V6minとV5maxとの差である最小出力信号電圧振幅ΔV”は以下のように表される。ここで、α=(Runselmax+RB )/(Rsel +RF )である。
ΔV”=V5max−V6min=IΔRsel α/(m+α−1) (10)
この値は、pn接合ダイオード101を入れない従来例(3)の値に等しい。
以上から、RunselminとRunselmaxとがRunsel =Runselmax−Rsel となるように固定した場合と比較して、(Runselmax+RB )>(Rsel +RF )、つまりα>1となるようにRB とRF とを調整することによって、Runselmin>Runselmax−αΔRsel となる条件を満たすことができ、α=1の場合の式(10)のΔV”よりもより大きなΔV”を得ることができる。
さらに、例えば、mRsel +(m−1)RF <<RB の条件、つまり整流性接合を逆方向に流れる場合の抵抗が、整流性接合を順方向に流れる場合の抵抗よりも十分高い場合を考えると、式(8)及び式(9)から以下のようになる。
ΔV”=V5 −V6 〜IΔRsel (11)
式(11)でのΔV”はΔRsel 程度であり、式(3)のΔV=IΔRsel /mと比較してmが増えてもΔV”が減少することなく、安定した読み出し出力を得ることができる。
さらに、mRsel +(m−1)RF <<RB の場合、非選択メモリセル13unsel に流れる電流を、整流性接合を接続しない場合よりも小さくできるため、非選択メモリセル13unsel の誤読み出しや、消費電力の増大を防ぐことができる。
図12に本発明の第1実施形態の変形例1の具体的構成を示す。図12(a)は平面図、図12(b)は同図(a)のA−A’部の断面図、図12(c)は同図(a)のB−B’部の断面図である。なお、図3と同一の部分には、同一符号をつけて詳しい説明は省略する。
本変形例では、p型シリコン基板31の代わりに、n型シリコン基板121を用い、n+ 型シリコン層32及びn型シリコン層33が形成されていた領域に、p+ 型シリコン層122,p型シリコン層123が形成され、導電体層35に接触するp型シリコン層の表面にn型シリコン層124が形成されている。p型シリコン層123とn型シリコン層124とは、pn接合を形成し、pn接合ダイオード101となっている。
なお、n型シリコン基板121は、Sb,PまたはAsを不純物濃度として1015〜1018cm-3添加されたものである。又、p+ 型シリコン層122は、B又はInを不純物濃度として1016〜1021cm-3添加され、p型シリコン層123と合わせた厚さが10〜500nmである。p型シリコン層123は、B又はInが1016〜1018cm-3程度添加されたものである。又、n型シリコン層124は、Sb,P又はASを1015〜1018cm-3程度添加され、厚さが5〜100nmである。
さらに、n型シリコン基板121に逆バイアス電圧を印加することによって、p+ 型シリコン層122とn型シリコン基板121とが電気的に分離されるように形成されている。
p+ 型シリコン層122は、データ選択線として機能し、データ転送線14と直交する方向、つまり、図12(a)ではB−B’方向にパターニングされて形成されている。図12においては、隣接する2本のデータ選択線にそれぞれ、1つのメモリセル2つが形成されている。
次に、図13を用いて本変形例の磁気記憶装置のメモリセルブロックの製造工程を説明する。先ず、リン又はアンチモンの濃度が1015〜1016cm-3であるn型シリコン基板121に素子分離絶縁膜34を形成する。この工程は、第1実施形態の図4に示した工程において、n型シリコン基板31がp型シリコン基板に変わっただけなので、詳細な説明を省略する。
次いで、露出するn型シリコン基板121の表面を酸化し、たとえば0.01〜0.05μmの厚さのシリコン酸化膜を作成する。そして、レジストを全面に塗布後、リソグラフィ技術を用いて所定領域にレジストパターンを形成した後、Sb,P又はAsを、例えば加速電圧30〜2000eV、ドーズ量1012〜1016cm-2程度でイオン注入してn型シリコン基板121の不純物濃度を最適化する。
なお、イオン注入の際、少なくとも第1の素子分離絶縁膜34の底面より下に最適化されたn型層が形成されるように、イオンの打ち込み深さを調節することが望ましい。また、濃度は1016〜1018cm-3となるようにし、複数の第1の素子分離絶縁膜34の下に最適化されたn型領域が連続して形成されるようにする。この後に、イオン注入欠陥回復のための700〜1100度、10秒〜60分程度の熱工程を加えても良い。
次いで、半導体領域の表面を酸化し、例えば0.01〜0.05μmの厚さのイオン注入の犠牲酸化膜となるSi酸化膜を作成する。そして、B又はInを例えば加速電圧50〜2000eV、ドーズ量1013〜1016cm-2程度でイオン注入してn型シリコン基板121の表面にp+ 型シリコン層122を形成する。
なお、イオン注入の際、第1の素子分離絶縁膜34の底面より上にp型層が形成されるように、イオンの打ち込み深さを調節する。そして、第1の素子分離絶縁膜34によって、p+ 型シリコン層122が他のn+ 型シリコン層122と互いに分離され、複数のデータ選択線を形成する。
さらに、B又はInを例えば、加速電圧30〜1000eV、ドーズ量1012〜1015cm-2程度でイオン注入してp+ 型シリコン層122の表面にp型シリコン層123を形成する。
イオン注入の際、p型シリコン層123が、p+ 型シリコン層122よりも基板121の表面に近い領域に形成され、且つp+ 型シリコン層122よりも不純物濃度が小さくなるようにする。また、p+ 型シリコン層122及びp型シリコン層123を形成するイオン注入は、2回に分ける必要はなく1回で行っても良い。
さらに、リン,砒素又はアンチモンを例えば、加速電圧5〜100eV、ドーズ量1014〜1017cm-2程度でイオン注入してp型シリコン層123の表面にn型シリコン層124を形成する。イオン注入後、イオン注入欠陥回復のための700〜1100度、10秒〜60分程度の熱工程を加えても良い。そしてさらに、例えば、弗化アンモニウム溶液や希フッ酸によって犠牲酸化膜を取り除く。
その後、図6以降に示した製造工程と同一な工程を経て本変形例の磁気記憶装置が形成される。なお、n型シリコン層124は、第2の素子分離絶縁膜38に形成されたコンタクト孔に導電体層35となる金属を堆積する前に、例えば、リン、砒素、またはアンチモンを例えば、加速電圧5〜100eV、1014〜1017cm-2イオン注入することによって形成してもよい。
本変形例では、ショットキー接合ダイオードではなくpn接合ダイオードを用いているため、逆方向電流をより小さく保つことができる。よって、順方向電流に対する逆方向電流の比をより大きく確保できる。また、非選択メモリセルに流れる逆方向電流を小さく保つことができ、より多くのメモリセルを並列接続させることができ、よりメモリセルの高密度に配置することができる。
またさらに、非選択データ選択線を第1実施形態よりも低い電圧にすることができ、選択したデータ選択線のみ、VDDに充電することができる。よって、第1実施形態よりも、より、データ選択線を充実するための電流を小さくでき、消費電力を低く保つことができる。また、一つのデータ選択線のみをVDDにすればよいので、第1実施形態よりもデータ選択線からのリーク電流を低く抑えることができる。
(変形例2)
図13に本発明の第1実施形態の変形例2の構造を示す。図13(a)は平面図を、図13(b)は同図(a)のA−A’部の断面図、図13(c)は同図(a)のB−B’部の断面図である。なお、図3と同一の部分には、同一符号を付し、詳細な説明は省略する。
本変形例の基本的な構造は、図3に示した第1実施形態とほぼ同一であるが、n型シリコン層32がp型シリコン基板31上ではなく、絶縁体層131上に形成されている点が異なっている。
なお、絶縁体層131は、例えば、10〜400nmの厚さのシリコン酸化膜,シリコン窒化膜又はアルミ酸化膜で形成されている。また、素子分離絶縁膜34は絶縁体層131に接するように形成され、隣接するn+ 型シリコン層32及びn型シリコン層33は素子分離絶縁膜34及び絶縁体層131によって互いに分離されている。
本変形例の製造工程は、第1実施形態に示した製造工程において、例えば、p型シリコン基板31の代わりに、10〜400nmの厚さの埋め込み酸化膜上に10〜200nmの厚さの表面シリコン膜が形成されたSOI(siliconon insulator)基板を用い、素子分離絶縁膜34が埋め込み酸化膜に接するように形成すればよく、埋め込み酸化膜が絶縁体層131となる。
本変形例では、データ選択線となるn+ 型シリコン層32及びn型シリコン層33が、絶縁体層131上に形成されているため、データ選択線(n+ 型シリコン層32)の容量を小さくすることができる。従って、データ選択線の充放電をより高速に行うことができ、充放電に必要な電荷量をより少なくすることができる。さらに、データ選択線からのリーク電流を防止でき、結合容量によるノイズも小さくでき、データ選択線間の距離も小さくできる。以上から、第1実施形態に示した磁気記憶装置よりも、より高速低消費電力、及び高密度化が実現できる。
(変形例3)
図14は、第1実施形態の変形例3に係わるメモリセルマトリクスの読み取り動作を行う回路構成を模式的に示す図である。なお、図1と同一の部分には、同一符号を付し詳細な説明は省略する。
本変形例は、図10に示した変形例1と比べて、整流素子がショットキーダイオード12で形成されている点、並びにメモリセル13と整流素子(ショットキーダイオード12)との配置関係が逆になっている点が異なっている。
次に、本回路の動作は図15に示したタイミング図のようになる。このタイミングについては、図11に示したタイミングと同じなので説明は省略する。
さらに、図16に本変形例3のTMRメモリセルブロックの具体的な構成例を示す。ここで、図16(a)は平面図を、図16(b)は同図(a)のA−A’部の断面図、図16(c)は同図(a)のB−B’部の断面図を示している。なお、図16において、図3と同一部分には、同一符号を付し詳細な説明は省略する。
本変形例は、基本的な構成は第1実施形態と同じであるが、データ転送線(n+ 型シリコン層32)が、図16(a)のB−B’方向に延在して形成されており、データ選択線11は、図16(a)A−A’方向に延在して磁気メモリセルの上方に形成されている点が異なっている。
すなわち、図16においては、B−B’方向に磁気メモリセルがデータ転送線に並列接続され、A−A’方向に二つの磁気メモリセルがデータ選択線11に並列接続され、全体として2×2の磁気メモリセルアレイがクロスポイント形成されている。なお製造方法については、第1実施形態でデータ転送線(n+ 型シリコン層32)とデータ選択線11とを組み替えて形成すればよく、同一なので省略する。
本変形例においては、例えばデータ選択線11にAlやCuなどの金属を使うことによって、データ選択線11の抵抗を小さく保つことができ、データ選択線11に流す電流を増加させることができるため、データ選択線11に接続するメモリセルの数を増やすことができ、高密度化が実現できる。さらに、データ選択線11に対する寄生容量や抵抗も小さくすることができるため、より消費電力が小さく高速に動作するメモリセルを実現できる。
(第2の実施形態)
第2実施形態では、TMRメモリセルに整流素子を接続するのではなく、TMRメモリセル自体が整流作用を有する構造について説明する。図17は、本発明の第2実施形態に係わるTMRメモリセル部分の熱平衡状態のバンドダイアグラムを示す図である。
本ダイアグラムでは、強磁性体で形成された第1の磁性体膜171のフェルミエネルギーと非磁性絶縁膜172とのエネルギー障壁qΦ1 と、強磁性体で形成された第2の磁性体膜173のフェルミエネルギーと非磁性絶縁膜172とのエネルギー障壁qΦ2 とが異なっている。
熱平衡状態では、非磁性絶縁膜172は、非対称なトンネルバリアを形成している。なお、このΦ1 とΦ2 の大小関係は、Φ2 >Φ1 でなくとも、Φ2 <Φ1 でも構わず、非対称なトンネルバリアが形成されればよい。
非磁性絶縁膜172の非対称なトンネルバリアによって、TMRメモリセルに順方向に電流を流した場合と、逆方向に電流を流した場合とで、抵抗値に差ができる。つまり、TMRメモリセルが整流性を有する。そこで、第1実施形態で述べたように、(Runselmax+RB )>(Rsel +RF )となるようにRB とRF とを調整し、整流性が存在することによってより信号出力を従来よりも増大させることができる。
本実施形態では、非対称なトンネルバリアを用いることで、第1実施形態のようにメモリセルに直列に整流素子を接続しなくても、整流性を得ることができる。これを以下に説明する。
図18(a)に図17に示したダイアグラムの第2の磁性体膜173に正電圧Vを印加した場合のTMRメモリセルのバンドダイアグラムを、また、図18(b)に第2の磁性体膜173に負電圧−Vを印加した場合のTMRのバンドダイアグラムを図示する。
第2の磁性体膜173に正電圧Vを印加した場合、図18(a)に示すように、第1の磁性体膜171から第2の磁性体膜173へトンネルする電流は、すべて非磁性絶縁膜172の厚さdだけダイレクトトンネリングする。
一方、第2の磁性体膜173に負電圧−Vを印加した場合、図18(b)に示すように、第2の磁性体膜173から第1の磁性体膜171には、非磁性絶縁膜172の厚さdよりも薄いd’の領域をトンネルしたキャリアによって、ファウラー・ノルドハイム(Fowler-Nordheim )電流が流れる。
従って、第2の磁性体膜173に負電圧−Vを印加した場合(図18(b))、正電圧Vを印加した場合(図18(a))よりも、より大きな電流が流れる。従って、絶対値が等しく向きが異なる電圧を第1の磁性体膜171と第2の磁性体膜173との間に加えることによって、電流の向きによって抵抗値に差を持たせることができる。
また、第1の磁性体膜171と第2の磁性体膜173との間の電圧差V’(<V)が、両方向の電流ともダイレクトトンネリングするような場合であっても、やはりトンネル電流の方向によって非対称性が存在する。
これを、正電圧V’が加えられた場合(図19(a))と、負電圧−V’が加えられた場合(図19(b))で説明する。なお、説明を簡単にするために、qV’=qΦ2 −qΦ1 とし、qΦ1 =qΦ2 /2とする。ここで、WKB近似では、ポテンシャルバリアをx方向に通過する電子のトンネル確率Pは、トンネルする距離をd、位置xにおける電子の減衰定数をk(x)として、
で与えられる。ここで、図19(a)において、フェルミ面の電子がトンネルすることを考えると、k(x)は、位置xにおける前記電子の障壁高さE’を用いて、電子の有効質量をm、プランク定数をhとして、2π(2mE’)0.5 /hとなる。そこで、図19(a),(b)の場合にトンネル確率Pの指数の中の項を計算すると、位置xにおける障壁高さE’が異なるために、前者は後者の1.06倍あり、より電流が減少する。
従って、トンネル障壁に非対称性がある場合には、障壁幅が等しい場合にもトンネル電流に非対称性が生じ、電流の向きによって抵抗値に差を持たせることができる。
次に、本実施形態の具体的なTMRメモリセルの構成を説明する。図20は、本発明の第2実施形態に係わる磁気記憶装置の具体的な構成を示す図である。図20(a)は平面図を、図20(b)は同図(a)のA−A’部の断面図、図20(c)は同図(a)のB−B’部の断面図である。
絶縁層201中に、B−B’方向に沿って2本のデータ選択線202が形成されている。各データ選択線202上に、データ選択線202の長手方向に沿った方向に、第1のバリアメタル層203が形成されている。第1のバリアメタル層203の膜厚が厚く形成された領域上に、強磁性体からなる第1の磁性体膜204,非磁性絶縁膜205,強磁性体からなる第2の磁性体膜206,及び第2のバリアメタル層207が積層されている。
そして、第2のバリアメタル層207の表面とほぼ同じ高さに、素子分離絶縁膜208が形成されている。そして、第2のバリアメタル207及び素子分離絶縁膜208上に、A−A’方向に沿ってデータ転送線14が形成されている。
本実施形態で必要なのは、非磁性絶縁膜205と第2の磁性体膜206との障壁高さが、非磁性絶縁膜205と第1の磁性体膜204との障壁高さと異なり、非磁性絶縁膜205の障壁が第1の磁性体膜204と第2の磁性体膜206との印加電圧が0Vである場合に非対称になることである。
なお、非磁性絶縁膜205としては、厚さ0.2〜50nmのシリコン酸化膜、シリコン窒化膜、チタン酸化膜、アルミ酸化膜を用いることが可能である。
なお、第1の磁性体膜204としては、例えば、厚さ500〜0.5nmのFe,Ni,Co,Cr,Mnやそれらの合金NiFeやCoFe、NiFeCo、CoPt及びこれらの積層膜を用いることが可能である。また、第2の磁性体膜206としては、厚さ500〜0.5nmの、NiFe、CoFe、NiFeCo、CoTaZr、CoNbZr、FeTaNまたは、CoZrNb/NiFe/CoFe等の積層膜を用いることが可能である。
なお、第2の磁性体膜206の非磁性絶縁膜205に対する障壁と、第1の磁性体膜204の非磁性絶縁膜205に対する障壁とが異なる値を持つよう、第2の磁性体膜206と第1の磁性体膜204と異なる材料又は組成のものを選択する必要がある。
第1の磁性体膜204及び第2の磁性体膜206は、非磁性絶縁膜205を挟んでおり、第1の磁性体膜204から第2の磁性体膜206へと流れる電流、及び第2の磁性体膜206から第1の磁性体膜204へと流れる電流は、非磁性絶縁膜205を伝導電子のスピンを反転することなく流れる電流成分が存在する。つまり、非磁性絶縁膜205の伝導電子のスピン緩和長は前記非磁性絶縁膜の膜厚より厚くなる。
ここで、第1の磁性体膜204,非磁性絶縁膜205及び第2の磁性体膜206が積層された構造が、磁気状態によって抵抗変化が生じるメモリセル13を構成している。ここで、第1の磁性体膜204及び第2の磁性体膜206の磁化が平行の場合に、第1の磁性体膜204と第2の磁性体膜206とのスピンを考慮した状態密度が一致するため、非磁性体膜205を介して第1の磁性体膜204と第2の磁性体膜206との間に流れる電流の抵抗が低くなる。また逆に、それぞれの第1及び第2の磁性体膜204,206の磁化方向が反平行な場合、非磁性絶縁膜205を介して第1の磁性体膜204と第2の磁性体膜206とに流れる電流の抵抗が最も高くなる。
また、第2の磁性体膜206に第1の磁性体膜204に比べてVの電圧を印加した場合に流れる電流は、第2の磁性体膜206に第1の磁性体膜204に比べて−Vの電圧を印加した場合に流れる電流と異なる値を持つ。
また、磁気記憶部中心部分でデータ転送線14に沿った縁部分の磁化と独立にデータ選択線方向に沿った磁化を記憶できるようにするために、第1の磁性体膜204及び第2の磁性体膜206の膜厚を厚くすることによって、ネール磁壁の厚さよりもデータ転送線の幅を大きくすることが望ましい。
また、第2のバリアメタル層207は、例えば、厚さ1〜100nmのTaNやTiN、TaWからなり、上部構造を形成する場合の不純物汚染を防ぎ、配線間の密着性を向上する役割がある。また、データ転送線14は、例えば厚さ50〜1000nmからなるW、Al、AlCuまたはCuから形成され、データ転送線のメモリセル同士の接続領域の寄生抵抗を削減する役割がある。
第1のバリアメタル層203は、例えば厚さ1〜100nmのTaNやTi、TiN、TaWからなり、上部構造からの不純物汚染を防ぎ配線間の密着性を向上する役割がある。また、データ選択線202は、例えば厚さ50〜1000nmからなるTi、W、Cu、TiN、TiSi、WSi、W、Al、AlSiから形成される。
図20において、隣接する2本のデータ選択線202にそれぞれ、メモリセルが1つ形成され、1つのデータ転送線14に並列接続されている。この1つのデータ転送線14に並列接続されているメモリセル13において、第2の磁性体膜206と第1の磁性体膜204の積層の順番が一致している。
また、絶縁層201及び素子分離絶縁膜208は、例えば、シリコン酸化膜、チタン酸化膜、アルミ酸化膜、またはシリコン窒化膜からなる絶縁膜層である。ここで、本実施形態では、第1の磁性体膜204及び第2の磁性体膜206の磁化容易方向がデータ選択線202と平行に形成されている。第1の磁性体膜204及び第2の磁性体膜206に、磁化容易方向を形成する方法としては、例えばNiFeでは、磁化容易方向に磁場を印加しながら膜堆積を行うことによって5〜15Oe程度の異方性磁界を作りつけることができる。第1の磁性体膜204及び第2の磁性体膜206の磁化の向きを全体として前記磁化容易方向に沿って1つの向き及び逆の向きに記憶することによって、例えば、2つの状態、すなわち、1ビットの論理情報を記憶している。
次に、図21,22を用いて、本実施形態のTMRメモリセルの製造工程を説明する。なお、図21,22における(a),(b)、(c)に示す部位は、それぞれ図20(a),(b),(c)に示した部位に対応している。
先ず、図21に示すように、基体(不図示)上に例えばシリコン酸化膜またはシリコン窒化膜,PSG,BPSGからなる絶縁層201が、例えば厚さ50〜1000nm堆積されたものを用意する。
次いで、配線が形成される領域に開口部を有するマスクパターンを形成した後、マスクパターンをマスクに絶縁膜201をエッチングし、例えば深さ40〜800nmの溝を形成する。エッチングの際、絶縁層201は、エッチング溝の下部に残っているのが望ましい。
さらに、Ti、TiN、TiSi、WSi、W、CuまたはAl、AlSiから形成された導電体材料を、例えば、厚さ50〜1000nm堆積した後、CMPまたはエッチバックすることによって、溝にデータ選択線202を埋め込み形成する。なお、データ選択線202としては、単一組成の膜ではなく、例えば、バリアメタルとなるTiNやTi、Ta、TaNまたはその積層膜を、例えば、1〜70nm堆積して、その後に、AlやW、AlSi、AlCuSiなどを堆積してもよい。
なお、この形成方法の代わりに、絶縁層201の一部となる第1の絶縁膜及びデータ選択線202となる導電体材料を順次全面に堆積した後、パターンニングしてデータ選択線202の一部を部分的に残し、さらに、絶縁層201の一部となる第2の絶縁膜を堆積し、CMPまたはエッチバックによって、データ選択線202が形成されていない部分に第2の絶縁膜を埋め込み形成し、第1の絶縁膜と第2の絶縁膜とから絶縁層201を形成してもよい。
次いで、図22に示すように、TaNやTi、TiN、TaWからなる導電体材料を厚さ1〜100nm堆積した後、パターニングを行って少なくともデータ選択線202を含む領域上に導電体材料を残し、第1のバリアメタル層203を形成する。なお、各データ選択線202上の第1のバリアメタル層203はそれぞれ分離されている。
そして、第1の磁性体膜204となる、Fe,Ni,Co,Cr,Mnやそれらの合金NiFeやCoFe、NiFeCo、CoPt,またはこれらの積層膜を厚さ500〜0.5nm、例えばスパッタリング方法によって堆積する。そして、非磁性絶縁膜205となるシリコン酸化膜、シリコン窒化膜、チタン酸化膜、アルミ酸化膜を厚さ0.2〜50nm、CVDまたはスパッタリングによって堆積する。次に、第2の磁性体膜206となる、NiFe、CoFe、NiFeCo、CoTaZr、CoNbZr、FeTaNまたは、CoZrNb/NiFe/CoFeなどの積層膜を厚さ500〜0.5nmを、例えば、CVDまたはスパッタリングによって堆積する。さらに、第2のバリアメタル層207として、例えばTaNやTiN、TaWまたはその積層膜を厚さ1〜100nmで、例えば、CVDまたはスパッタリングによって形成する。
この後、絶縁層201上の積層構造物をパターニングし、データ選択線202上に第1のバリアメタル層203が形成され、第1のバリアメタル層203上の一部に選択的に、第1の磁性体膜204,非磁性絶縁膜205,第2の磁性体膜206及び第2のバリアメタル層207が形成された構造を得る。
この後、シリコン酸化膜,シリコン窒化膜,チタン酸化膜又はアルミ酸化膜を厚さ3〜1100nm全面に堆積した後、例えば、第2のバリアメタル層207が表面に出るまでCMPまたはエッチバックすることによって素子分離絶縁膜208を埋め込み形成する。さらに、例えば、W,Al,AlCu又はCuを厚さ50〜1000nm全面堆積した後、パターニングすることでデータ転送線14を形成する。
本実施形態の回路構成としては、第2の磁性体膜206に第1の磁性体膜204に比べて+Vの正電圧を印加した場合に流れる電流が、第2の磁性体膜206に第1の磁性体膜204に比べて−Vの負電圧を印加した場合に流れる電流よりも小さい場合には、第1実施形態の図1に示した回路図で、整流素子12と磁気メモリセル13とを、本実施形態の磁気メモリセル13に置き換えた回路を用いればよい。なお、読み出し回路の動作タイミングについては、図2と同じでよい。
また、第2の磁性体膜206に第1の磁性体膜204に比べて+Vの正電圧を印加した場合に流れる電流が、第2の磁性体膜206に第1の磁性体膜204に比べて−Vの負電圧を印加した場合に流れる電流よりも大きい場合には、第1実施形態の変形例1の図10に示した回路図で、整流素子12とメモリセル13とを、第2実施形態のメモリセル13に置き換えた回路を用いればよい。なお、読み出し回路の動作タイミングについては、図11と同じでよい。
本実施形態では、半導体基板が無くても、整流素子をメモリセルとを絶縁膜中に集積でき、配線層にメモリセルが実現できる。よって、配線層と積層してセンスアンプなどの半導体回路を形成し、例えば前記半導体回路に積層してメモリセルを形成することで、より周辺回路を含めたメモリセルの面積を小さくすることができる。さらに、メモリセルを複数層に渡って積層することも可能である。
また、データ転送線とデータ選択線に抵抗の低い金属配線を用いて、クロスポイントセルが実現できる。よって、より、基板と配線との間の容量が低減し、容量を充電するための電荷が低減するため、より高速及び低消費電力なメモリセルが実現できる。さらに、金属配線は半導体配線よりも、同断面積で抵抗が小さいため、より寄生抵抗を小さくでき、一つのデータ転送線及びデータ選択線に接続されるメモリセルの接続個数を増大させることができる。
(変形例1)
図23は、第2実施形態の変形例1に係わるTMRメモリセルのバンドダイアグラムを示す図である。図23のバンドダイアグラムは、図17のバンドダイアグラムに対応するものであるが、非磁性絶縁膜231が、バリア高さの異なる多層膜で形成されており、第1の磁性体膜171と第2の磁性体膜173に対して非対称なバリアを形成している。
ここで、例えば、第1の磁性体膜171に接する第1の非磁性絶縁膜231aの障壁高さとしてはqΦ1 となっている。一方、第2の磁性体膜173に接する第2の非磁性絶縁膜の障壁高さは、qΦ2 となっており、qΦ1 とは異なる。
第2の非磁性絶縁膜231bと第1の非磁性絶縁膜231aの組み合わせとしては、例えば、シリコン酸化膜とシリコン窒化膜、シリコン窒化膜とタンタル酸化膜、シリコン窒化膜とチタン酸化膜、シリコン窒化膜とBSTO強誘電体膜、シリコン酸化膜とタンタル酸化膜,シリコン酸化膜とチタン酸化膜等が挙げられる。
本変形例の場合、第1の磁性体膜171と第2の磁性体膜173とが、同じ材料で形成されていてもよく、例えば、第1及び第2の磁性体膜171,173の材料としては、例えば、NiFe、CoFe、NiFeCo、CoTaZr、CoNbZr、FeTaNまたは、CoZrNb/NiFe/CoFeなどの積層膜を用いることが可能である。
図24に本発明の本変形例の具体的な構造例を示す。図24(a)は平面図、図24(b)は同図(a)のA−A’部の断面図を、図24(c)は同図(a)のB−B’部の断面図である。なお、図24において、図20と同一の部分には同一符号を付し、詳しい説明は省略する。
本変形例の特徴は、図22に示したTMRメモリセルの非磁性絶縁膜205の代わりに、障壁高さが異なる2層の絶縁膜、第1の非磁性絶縁膜245a及び第2の非磁性絶縁膜245bが形成されていることである。
第1の非磁性絶縁膜245aと第2の非磁性絶縁膜245bの材料が異なるため、第2の磁性体膜206と第2の非磁性絶縁膜245bとの障壁高さが、第1の非磁性絶縁膜245aと第1の磁性体膜204との障壁高さと異なり、第1の非磁性絶縁膜245aの障壁が第1の磁性体膜204と第2の磁性体膜206との印加電圧が0Vである場合にトンネル絶縁膜のバンドダイアグラムが非対称になる。
本変形例の磁気記憶装置の製造方法は、第2実施形態で説明した製造方法とほぼ同一であるが、非磁性絶縁膜205を堆積する代わりに、例えば、厚さ0.2〜50nmのシリコン酸化膜、シリコン窒化膜、タンタル酸化膜、チタン酸化膜、アルミ酸化膜からなる第1の非磁性絶縁膜245aと、厚さ0.2〜50nmのシリコン酸化膜、シリコン窒化膜、タンタル酸化膜、チタン酸化膜、アルミ酸化膜からなる第2の非磁性絶縁膜245bとを順次堆積すればよい。なお、第1の非磁性絶縁膜245aと第2の非磁性絶縁膜245bとは、それぞれ第1及び第2の磁性膜204,206に対して、異なる障壁高さを与えるように選ばれる。
本変形例では、第1の磁性体膜204と第2の磁性体膜206とが同じ組成の磁性膜であっても、第1及び第2の磁性膜245a,245bを適当に選ぶことによって、非対称なトンネルバリアを形成することができる。
従って、第1及び第2の磁性体膜204,206の異方性磁化や保持力などの磁気特性を揃えることができ、プロセス構成元素も統一化できるので、より汚染の問題が小さく、プロセスばらつきに対して安定な成膜ができる。また、非磁性絶縁膜が、積層膜で形成されているので、非磁性トンネル絶縁膜のピンホールなどの点欠陥を通じた絶縁破壊やリーク電流の問題も、積層膜を構成するそれぞれ膜のピンホールの位置が変わるため、小さくすることができる。
(変形例2)
図25は、第2実施形態の変形例2に係わるTMRメモリセルの構成を示す断面図である。
表面がほぼ平坦な第1の磁性体膜251上に、表面に凹凸を有する非磁性絶縁膜252が形成されており、更にその上に第2の磁性体膜253が形成されている。
非磁性絶縁膜252に形成された凹凸の曲率半径rは、非磁性絶縁膜252の平均厚さをdとして、r<<dとなるように形成されることが望ましく、例えば、100nm以下の曲率半径を持つ凹凸となっている。このような条件では、非磁性絶縁膜252の電界は、表面の凸凹による電界集中のため、図26(a)のダイアグラムに示すように、第2の磁性体膜253付近で大きな傾きを持つ。この電界集中の増加係数は、電界集中がない場合に比べて、ほぼ、r/d×ln(1+d/r)に比例するので、r<<dとなるように形成されることが望ましい。
図26において、図26(a)は第2の磁性体膜253に第1の磁性体膜251に比較して負の電圧−Vを印加した場合、図26(b)は第2の磁性体膜253に第1の磁性体膜251に比較して正の電圧+Vを印加した場合を示している。
第2の磁性体膜253に第1の磁性体膜251に比較して負の電圧−Vを印加した場合(図26(a))、第2の磁性体膜253に接した部分の電界集中のため、第2の磁性体膜253のフェルミ面からトンネルするバリア厚さは、第2の磁性体膜253に第1の磁性体膜251に比較して正の電圧+Vを印加した場合(図26(b))に比較して薄くなる。
従って、第2の磁性体膜253に第1の磁性体膜251に比較して負の電圧−Vを印加した場合(図26(a))には、第2の磁性体膜253に第1の磁性体膜251に比較して正の電圧+Vを印加した場合(図26(b))に比較して大きな電流が流れ、印加電圧の絶対値が等しくても、電流の非対称性が生じる。
また、電流の非対称性を得るには、第1の磁性体膜251の凹凸が、第2の磁性体膜253のそれよりも大きくなってもよい。ここで、第1及び第2の磁性体膜251,253としては、例えば、厚さ500〜0.5nmのFe,Ni,Co,Cr,Mnやそれらの合金NiFeやCoFe、NiFeCo、CoPt及びこれらの積層膜を用いることが可能である。また、第1の磁性体膜251と第2の磁性体膜253とは、異なる組成でも良いし、同じ組成でも良い。
また、非磁性絶縁膜252としては、厚さ0.2から50nmのシリコン酸化膜、シリコン窒化膜、タンタル酸化膜、チタン酸化膜、アルミ酸化膜が挙げられる。
製造方法は、第2実施形態の製造方法とほぼ同一であるが、非磁性絶縁膜252を堆積する時に、例えば、表面凹凸が増加する条件で堆積すれば良い。例えばAlやpolySi等を窒化または酸化すると絶縁膜となる金属または半導体を、表面凝集が起きる条件で堆積し、その後窒化又は酸化を行うことによって、表面に凹凸を有する非磁性絶縁膜を形成することが可能である。
本変形例では、第1の磁性体膜251と第2の磁性体膜253とに同じ組成の磁性膜を用いても、非磁性絶縁膜の表面に凹凸を形成することによって、非対称なトンネルバリアを形成することができる。従って、第1及び第2の磁性体膜251,253の異方性磁化や保持力などの磁気特性を揃えることができ、プロセス構成元素も統一化できるので、より汚染の問題が小さく、プロセスばらつきに対して安定な成膜ができる。
さらに、積層膜を非磁性絶縁膜として用いる変形例1と異なり、非磁性絶縁膜を単層膜で形成することができ、第1の非磁性絶縁膜と第2の非磁性絶縁膜との成長界面の汚染の影響がない。
(第3の実施形態)
図27は、TMRメモリセル13の典型的な電流−電圧特性を示す特性図である。TMRメモリセル13に流れるトンネル電流Iは、端子間の電圧Vの増加に応じてトンネル電流に寄与できる状態密度が増加するため、電圧Vに比例せず、より増加する現象が一般的に生じる。従って、TMRメモリセルでは、その両端に印加する電圧が大きければ等価抵抗V/Iが小さく、電圧が小さければ等価抵抗V/Iが大きくなる。
図28は、上述した特徴を引き出すように形成された、TMRメモリセルの読み出し回路を示す図である。なお、図28において、図1と同一な部分には同一符号を付し、その詳細な説明を省略する。
本回路では、選択メモリセル13sel 及び非選択メモリセル13unsel は、図27に示すように、TMRメモリセルの両端に印加する電圧が大きい場合に、等価抵抗V/Iが小さく、電圧が小さい場合の等価抵抗V/Iが大きくなるようになっている。
データ転送線14の一方は、トランジスタ281のソース・ドレイン層の一端に接続されている。また、トランジスタ281のソース・ドレイン層のもう他端は、例えば、差動センスアンプ16の入力端子17に接続されている。さらに、トランジスタ281のゲート電極は、トランジスタ281のしきい値よりも高い電圧Vcを持つ電圧ノードに接続されている。なお、トランジスタ281のしきい値をVthとして、Vc −Vth<(後述するトランジスタ282のドレイン電圧)が成立するようにVc が定められている。
さらに、センスアンプの入力端子17は、n型MISFETからなるトランジスタ282のソース電極に接続されている。また、トランジスタ282のドレイン電極は、例えば電圧VDDの一定電圧の電圧ノードと接続されている。この電圧VDDは、データ選択線11の電圧の最大値にトランジスタ281のしきい値を加えた値以下で、且つデータ選択線11の電圧の最小値以上となっている。
以上のような構成にすることで、読み出し時のデータ転送線14の電圧と非選択データ選択線11unsel の電圧との差をデータ転送線14の電圧と選択データ選択線11sel の電圧との差より低く保つことによって、非選択メモリセル13unsel の等価抵抗を高く保ちつつ、選択メモリセル13sel の等価抵抗を低くすることができ、読み出し信号電圧振幅ΔVを従来よりも大きく確保することができる。
なお、非選択メモリセル13unsel の抵抗を選択メモリセル13sel の抵抗よりも高く保つことにより、読み出し信号振幅ΔVが増大し非選択メモリセル13unsel の記憶状態による擾乱を受けることが少なくなることは、第1実施形態において(Runselmax+RB )>(Rsel +RF )となるようにRB とRF とを調整することによって、式(10)のΔV”よりもより大きなΔV”を得ることができることを示したことで明らかであるので、説明を省略する。
次に、本回路の動作を図29のタイミングチャートを用いて説明する。先ず、選択データ選択線11sel 及び非選択データ選択線11unsel を、後述するデータ転送線14のプリチャージ電圧Vc −Vthにすることによって、データ転送線14からデータ選択線11に流れる電流を減少させ、データ転送線14の電圧VBLが速やかにVc −Vthとなるようにする。
次に、トランジスタ282のゲート電圧Vpre を0VからVbiasにした後、再び0Vとすることによって、トランジスタ282をon状態にし、データ転送線14の電位VBLをプリチャージ電圧に充電する。このプリチャージ電圧は、トランジスタ281のしきい値をVthとすると、Vc −Vthとなり、トランジスタ281はoff状態となり、差動センスアンプ16の入力端子17の電位Vinはトランジスタ282のドレイン電圧であるVDDとなる。
次いで、選択データ選択線11sel の電位VWLsel をプリチャージ電圧よりも低い電圧である、例えば0Vにし、選択メモリセル13sel に電流を供給する。この時、非選択データ選択線11unsel の電位VWLunsel は、プリチャージ電圧以上の電圧に保ったままとする。
選択メモリセル13sel に電流を供給した際、選択メモリセル13sel のデータ状態が“0”の場合は、“1”の場合よりも抵抗が低いため、データ転送線14の電圧VBLは、データ状態が“0”の場合は“1”の場合よりも電圧降下量が大きくなる。
この後、データ転送線14の電位VBLが低下するため、トランジスタ281が再びon状態となり、差動センスアンプ16からデータ転送線14に電流が流れる。ここで、トランジスタ281に流れる電流Iは、トランジスタ281が飽和領域で動作しているため、(Vc −Vth−VBL)2 に比例する。そのため、VBLが(Vc −Vth)より小さくなるのに従って、トランジスタ281のコンダクタンスがより大きくなる。
従って、選択データ選択線11sel から流れる電流によってデータ転送線14の電位VBLが低下すると、トランジスタ281に流れる電流が増大し、データ転送線14の電位VBLをVc −Vthに維持しようとする。そこで、データ転送線14の電位VBLが低下するのを防止することができる。
従って、読み出し動作の間、データ転送線14と非選択データ選択線11unsel の間の電位差を従来例よりも小さく保つことができ、非選択メモリセル13unsel の抵抗ばらつきによる読み出しマージンの低下を抑えることができる。
また、データ転送線14の電位VBLがより一定になるため、データ転送線14と非選択データ選択線11unsel との間の電位差を読み出し動作の間、従来よりも一定に保つことができる。従って、選択メモリセル13sel に印加される電圧をより一定にすることができ、読み出し動作をより安定に行うことができる。
一方、入力端子17の電圧は、トランジスタ282によるプリチャージ以後、選択メモリセル13sel を経て供給される電流による放電によって低下する。この低下量をΔVa 、入力端子17の容量をC、メモリセル13sel に流れる電流をI、選択データ選択線11sel を選択してからの経過時間をtとすると、データ転送線14がトランジスタ183に流れる電流でほぼ(Vc −Vth)に再充電された場合に、ΔVa =It/Cで表せる。
従って、入力端子17の容量Cを十分小さくすることで、入力端子17の電圧の低下量ΔVa を大きくすることができ、データ転送線14の容量に依存せず、大きな信号出力を入力端子17で取り出すことができる。
なお、本発明は、上記実施形態に限定されるものではない。例えば、非磁性絶縁膜や素子分離絶縁膜等の絶縁膜としては、熱酸化によって形成された酸化膜、30keV程度の低加速エネルギーで酸素を注入した酸化膜、スパッタ法等の成膜手法によって形成されたシリコン酸化膜やシリコン窒化膜等の絶縁膜であってもよいし、またこれらを組み合わせて形成されたものであってもよい。また、絶縁膜自体は、磁性膜や金属膜を絶縁膜に変換するこれら以外の方法、例えば堆積した磁性膜に酸素イオンを注入する方法や、堆積した磁性膜を酸化する方法を用いてもかまわない。また、もちろん、レジスト,Spin−on−glass,シリコン窒化膜,タンタル酸化膜、またはAl2 O3 の単層膜、或いはそれらの複合膜を用いることもできる。
また、第1及び第2の磁性体膜は、希薄磁性半導体であるHgMnTeやCdMnSe、InMnAs、GaMnAsでも良い。この場合、非磁性絶縁膜としては、n型またはp型にドープしたHgCdTe、InGaAsでもよい。また、第1及び第2の磁性体膜は、MnFe2 O4 、Fe3 O4 、CoFe2 O4 、NiFe2 O4 などのスピネルフェライトでもよい。また、第1の磁性体膜と第2の磁性体膜との上下関係は入れ替えてもかまわない。
また、第1及び第2の磁性体膜に挟まれた非磁性絶縁膜は、半導体膜でも良く、前記磁性体膜の面抵抗よりも絶縁膜の面抵抗の方が大きくなればよい。
さらに、第1及び第3実施形態のTMRメモリセル構造の第1の磁性体膜,非磁性絶縁膜及び第2の磁性体膜の積層構造を、グラニュラー薄膜で置き換えてもよい。グラニュラー膜の構成としては、例えば、非磁性絶縁膜としてAl2 O3 やSiO2 ,MgO,HfO2 などからなる非磁性絶縁体母相中に、Co等の強誘電体材料からなる直径0.1μm以下の第1の磁性粒子と、第1の磁性粒子と保持力が異なり、直径0.1μm以下のFe等の磁性粒子とを分散させた構造にするとよい。すると、第1の磁性体膜と第2の磁性体膜との磁化ベクトルの配列変化に応じて抵抗変化が生ずる。
グラニュラー膜では、磁性粒子の間隔によって抵抗変化量が決まるので、グラニュラー膜の薄膜は、非磁性絶縁膜ほど薄くする必要がなく、10nm程度でもよい。このため、より成膜条件のばらつきを抑えることができる。
本実施形態では、トランジスタ15,19,282としてn型MISFETを用いたが、ゲート入力を反転すれば、p型MISFETを用いてもよい。また、n型MISFETでなく、例えばnpnバイポーラトランジスタでもよいし、pnpバイポーラトランジスタでもよい。
その他、本発明は、その要旨を逸脱しない範囲で、種々変形して実施することが可能である。