JP2006351620A - 半導体装置、半導体装置の製造方法および半導体装置の情報管理システム - Google Patents

半導体装置、半導体装置の製造方法および半導体装置の情報管理システム Download PDF

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Abstract

【課題】 ＩＤマークを有し、且つ小型な半導体装置、半導体装置の製造方法および半導体装置の情報管理システムを提供する。
【解決手段】 第１の領域１２および第２の領域１３ａ〜１３ｇを有し、第１の領域１２には集積回路が形成され、第２の領域１３ａ〜１３ｆにはＩＤ情報の二次元コード１４を分割情報に基づいて分割した複数のパターン１４ａ〜１４ｆがパターン配置情報に基づいて刻印されている。
【選択図】 図１

Description

本発明は、半導体装置、半導体装置の製造方法および半導体装置の情報管理システムに係り、特ＩＤマークを有する半導体装置、半導体装置の製造方法および半導体装置の情報管理システムに関する。
近年、半導体装置において製造履歴のトレーサビリティを確保するために、個々の半導体チップに製造ロット番号、半導体ウェーハの番号、半導体ウェーハ内のチップの位置等の情報を示すＩＤマークが付されるようになってきている。
ＩＤマークとしては、収納できるデータ量が多い二次元コードが有利であるが、そのためには二次元コードが刻印できる大きさの専用エリヤが必要である（例えば特許文献１参照。）。
特許文献１に開示された半導体装置では、半導体ウェーハ主面に格子状に並べて形成される半導体チップの集積回路が形成された領域の周囲に方形状の情報記領域を設けている。
この情報記録領域に、例えば１ドットを２５μｍで記録できるレーザマーカを用いて、１０×１０個のピクセルで半導体ウェーハ番号、半導体ウェーハ内でのチップ位置識別番号やその他の製造履歴情報を記録した２次元コードを刻印している。
即ち、情報記録領域の大きさとしては二次元コードのサイズ２５０×２５０μｍ□の他に、二次元コードと周辺の回路パターンとを区別するためのクワイエットゾーンおよびレーザマーカの位置決め精度等を加味した方形状の領域を確保する必要がある。
然しながら、特許文献１に開示された半導体装置では、半導体装置を設計するにあたり、二次元コードを刻印する方形状の領域を確保するために半導体チップのサイズが大きくなり、半導体ウェーハから取れる半導体チップ数が低下するという問題がある。
また、既存の半導体チップにおいては、確保可能な方形状の領域のサイズが二次元コードのサイズより小さい場合には、二次元コードの刻印が不可能になるという問題がある。
これに対して、刻印すべき情報を複数の情報に分割し、分割した複数の情報から複数の二次元コードを生成する方法が知られている（例えば特許文献２参照。）。
特許文献２に開示された二次元コード化装置では、入力された情報を分割し、分割して得られる情報をそれぞれ二次元コード化して複数の二次元コードを得ている。
これら複数の二次元コードを半導体チップ上の複数の方形状の領域に刻印する場合に、二次元コード１個当たりのサイズは小さくなるので、情報記録領域を確保し易くなる。
然しながら、二次元コードごとにアライメントパターン、クロックパターンおよびクワイエットゾーン等が必要であり、全体として情報記録領域が大きくなってしまう問題がある。
特開平５−３１５２０７号公報（３頁、図２） 特開２００４−２０６４４７号公報（５−６頁、図１、図２）
本発明は、ＩＤマークを有し、且つ小型な半導体装置、半導体装置の製造方法および半導体装置の情報管理システムを提供する。
本発明の一態様の半導体装置は、第１および第２の領域を有し、前記第１の領域には集積回路が形成され、前記第２の領域にはＩＤ情報の二次元コードを分割した複数のパターンが刻印されていることを特徴としている。
本発明の一態様の半導体装置の製造方法では、半導体ウェーハ主面に格子状のダイシングラインを形成する工程と、第１および第２の領域を有し、前記ダイシングラインに囲まれた矩形状領域の第１の領域に集積回路を形成する工程と、ＩＤ情報の二次元コードを前記二次元コードの分割情報に基づいて複数のパターンに分割し、前記複数のパターンを前記複数のパターンの配置情報に基づいて前記矩形状領域の第２の領域に刻印する工程と、前記半導体ウェーハを前記ダイシングライン沿って分割し、チップに分離する工程と、を具備することを特徴としている。
本発明の一態様の半導体装置の情報管理システムでは、ＩＤ情報を二次元コード化して二次元コードを生成する二次元コード化部と、前記二次元コードの分割情報に基づいて前記二次元コードを複数のパターンに分割する二次元コード分割部と、前記複数のパターンの配置情報に基づいて前記複数のパターンを半導体装置の複数の領域に刻印するパターン刻印部とを備えた二次元コード刻印装置と、前記複数のパターンの配置情報に基づいて前記半導体チップに刻印された複数のパターンを取得するパターン取得部と、前記二次元コードの分割情報に基づいて前記複数のパターンを結合し、前記二次元コードに復元する二次元コード復元部と、前記二次元コードをデコードして前記ＩＤ情報を出力するデコード部と、を備えた二次元コード読み取り装置と、前記ＩＤ情報により前記半導体装置の製造履歴を管理する管理部と、を具備することを特徴としている。
本発明によればＩＤマークを有し、且つ小型な半導体装置、半導体装置の製造方法および半導体装置の情報管理システムが得られる。
以下、本発明の実施例について図面を参照しながら説明する。
図１は本発明の実施例１に係る半導体装置を示す図で、図１（ａ）はＩＤマークが刻印された半導体チップを示す平面図、図１（ｂ）は図１（ａ）のＩＤマークの基となるＩＤ情報の二次元コードを示す図である。本実施例は、二次元コードとしてデータマトリックスを用いる場合の例である。
図１に示すように、本実施例の半導体装置１０は、半導体チップ１１上に集積回路（図示せず）が形成された第１の領域１２と、集積回路が形成されていない空きスペースの第２の領域１３ａ〜１３ｇとを有している。
第１の領域１２の集積回路は、例えば論理回路（図示せず）と、外部からデータを入力し論理演算結果を外部へ出力するための接続パッド１５とを有している。
ＩＤ情報は、例えば半導体装置１０の製造ロット番号、使用した半導体ウェーハの番号、半導体チップ１１のウェーハ内での位置情報、その他の管理上必要な情報等で構成されている。
ＩＤ情報の二次元コード１４は、例えば１６×１６個のセルで構成され、データセル１４ｇと、Ｌ字型のアライメントパターン１６と、白セルと黒セルが交互に配置されたクロックパターン１７とを有している。
アライメントパターン１６とクロックパターン１７が辺の部分に配置され、アライメントパターン１６とクロックパターン１７とで囲まれた領域がデータセル１４ｇである。
更に、二次元コード１４の周りには、余白となるクワイエットゾーン１８が１セル分配置されている。
第２の領域１３ａ〜１３ｇのうち、第２の領域１３ａ〜１３ｆにはＩＤ情報の二次元コード１４のデータセル１４ｇを分割して得た複数のパターン１４ａ〜１４ｆが刻印されている。
一方、第２の領域１３ｇはＩＤ情報の二次元コード１４を分割したパターンが刻印されていない余白領域である。
第２の領域１３ａ〜１３ｇの面積はいずれも二次元コード１４の面積より小さく、且つ各領域１３ａ〜１３ｇの面積の和は二次元コード１４の面積より大きい。
従って、第２の領域１３ａ〜１３ｇのいずれにも二次元コード１４を直接刻印することはできないが、二次元コード１４を分割して第２の領域１３ａ〜１３ｇに分散配置することにより二次元コード１４を付することが可能である。
ここでは、二次元コード１４のアライメントパターン１６およびクロックパターン１７は固定したパターンでありＩＤ情報を含んでいないので、アライメントパターン１６、クロックパターン１７を除いたデータセル１４ｇのみを第２の領域１３ａ〜１３ｇの面積に応じて、複数のパターン１４ａ〜１４ｆに分割している。
即ち、第２の領域１３ａの面積に応じて５×１０セルのパターン１４ａ、第２の領域１３ｂの面積に応じて６×４セルのパターン１４ｂ、第２の領域１３ｃの面積に応じて４×８セルのパターン１４ｃ、第２の領域１３ｄの面積に応じて８×２セルのパターン１４ｄ、第２の領域１３ｅの面積に応じて４×８セルのパターン１４ｅ、第２の領域１３ｆの面積に応じて４×８セルのパターン１４ｆに分割されている。
これにより、半導体チップ１１を新たに設計する場合に、データセル１４ｇのみを複数のパターンに分割して複数の領域に分散配置することにより、最小のスペースで半導体装置に二次元コード１４を付すことが可能である。
また、既存の半導体チップ１１が二次元コード１４を直接刻印できるスペースを有していない場合でも、面積の和が二次元コード１４のデータセル１４ｇの面積より大きな複数の領域が確保できれば、半導体装置に二次元コード１４を付することが可能である。
次に、ＩＤ情報の二次元コード１４を複数のパターンに分割して半導体チップ１１に刻印する方法について図２乃至図４を用いて説明する。
図２はその刻印方法を示すフローチャート、図３は二次元コード１４を分割する分割情報を示す図、図３は複数のパターンを半導体チップに配置する配置情報を示す図である。
図２に示すように、ＩＤ情報が設定されると、ＩＤ情報の容量に応じて使用する二次元コードの種類、セル数等が設定される（ステップＳ０１）。
次に、ＩＤ情報を二次元コード化して二次元コード１４が生成され（ステップＳ０２）、二次元コード１４からアライメントパターン１６、クロックパターン１７が除かれて（ステップＳ０３）、データセル１４ｇの面積が求められる（ステップＳ０４）。
次に、半導体チップ１１上の第２の領域１３ａ〜１３ｇの面積および位置情報が求められる（ステップＳ０５）。
次に、第２の領域１３ａ〜１３ｇの面積に応じて、データセルの分割情報および分割したパターンの配置情報が定められ（ステップＳ０６）、その結果が保存される（ステップＳ０７）。
図３に示すように、データセルの分割情報は、例えばデータセル１４ｇを分割したパターン１４ａ〜１４ｆの対角点の座標を有している。
具体的には、パターン１４ａの座標は（２，６）−（７，１５）、パターン１４ｂの座標は（２，２）−（７，５）、パターン１４ｃの座標は（７，１２）−（１５，１５）、パターン１４ｄの座標は（７，２）−（１５，３）、パターン１４ｅの座標は（７，８）−（１５，１１）、パターン１４ｆの座標は（７，４）−（１５，７）で表わされる。
図４に示すように、パターンの配置情報は、例えばパターン１４ａ〜１４ｆが配置される第２の領域１３ａ〜１３ｆの対角点の座標およびパターン１４ａ〜１４ｆと座標軸とのなす角度を有している。
具体的には、半導体チップ１１の中心を座標の原点（０、０）として、第２の領域１３ａの座標は（−６３２、１００）−（−４３０，４７０）、第２の領域１３ｂの座標は（−６３２、−４７０）−（−４３０，−２７０）、第２の領域１３ｃの座標は（−１５０、２８０）−（１５０，４３０）、第２の領域１３ｄの座標は（−２００、−３２０）−（１００，−３２０）、第２の領域１３ｅの座標は（４８０、１５０）−（６４０，４３０）、第２の領域１３ｆの座標は（４８０、−４３０）−（６４０，−１００）で表わされる。
また、角度が０゜のパターン１４ａ〜１４ｄは第２の領域１３ａ〜１３ｄにおいて座標軸に平行に配置され、角度が９０°のバターン１４ｅ、１４ｆは第２の領域１３ｅ、１３ｆにおいて反時計回りに９０度回転して配置されることを示している。
次に、データセルの分割情報に基づき、データセル１４ｇがパターン１４ａ〜１４ｆに分割され（ステップＳ０８）、パターンの配置情報に基づき、パターン１４ａ〜１４ｆが第２の領域１３ａ〜１３ｆに、例えばレーザマーカにより刻印される（ステップＳ０９）。
次に、パターン１４ａ〜１４ｆが刻印された半導体チップ１１から二次元コード１４を復元し、ＩＤ情報を読み出す方法について図５および図６を用いて説明する。
図５に示すように、保存されているパターンの配置情報およびデータセルの分割情報が取得され（ステップＳ２１）、アライメントパターン１６、クロックパターン１７を辺に配置してデータセル配置領域を確保し、座標軸が設定される（ステップＳ２２）。
次に、パターン配置情報に基づいて、第２の領域１３ａ〜１３ｆからパターン１４ａ〜１４ｆが、例えばデジタルカメラにより画像パターンとして順次読み込まれる（ステップＳ２３）。
次に、データセル分割情報に基づいて、読み取られたパターン１４ａ〜１４ｆを各パターンの対角点の座標位置にそれぞれ配置してパターン１４ａ〜１４ｆを結合することにより、二次元コード１４が復元される（ステップＳ２４）。
即ち、図６（ａ）に示すように、Ｌ字状のアライメントパターン１６を左下辺に配置し、クロックパターン１７を右上辺に配置する。
これにより、Ｌ字の交点を原点とする座標軸が設定され、始に読み取られたパターン１４ａが座標（２，６）、（７，１５）に配置される。
次に、図６（ｂ）〜図６（ｆ）に示すように、パターン１４ｂが座標（２，２）、（７，５）に、パターン１４ｃが座標（７，１２）、（１５，１５）に、パターン１４ｄが座標（７，２）、（１５，３）に、パターン１４ｅが座標（７，８）、（１５，１１）に、パターン１４ｆが座標（７，４）、（１５，７）にそれぞれ配置され、データセル１４ｇが復元される。
これにより、データセル１４ｇと、アライメントパターン１６と、クロックパターン１７とを有する二次元コード１４が復元され、復元された二次元コード１４をデコードすることにより、ＩＤ情報が得られる（ステップＳ２５）。
従って、二次元コード１４をどのように分割したかを示す分割情報および、半導体チップ１１のどこに刻印したかを示す配置情報を有していれば、元の二次元コード１４を復元することが可能である。
次に、ＩＤ情報の二次元コード１４が分割された複数のパターン１４ａ〜１４ｆが刻印された半導体装置１０の製造方法について説明する。
図７に示すように、半導体ウェーハ３０に周知の方法により格子状のダイシングライン３１、３２に囲まれた素子形成領域３３の第１の領域１２に集積回路を形成する。
次に、ＩＤ情報の二次元コード１４を図３に示す二次元コードの分割情報に基づいて複数のパターン１４ａ〜１４ｆに分割し、図４に示すパターン配置情報に基づいて各素子形成領域３３の第２の領域１３ａ〜１３ｆにパターン１４ａ〜１４ｆを、例えばレーザマーカにより刻印する。
次に、半導体ウェーハ３０をダイシングライン３１、３２に沿って分割することにより、図１に示す二次元コード１４が付された半導体チップ１１が得られる。
以上説明したように、本実施例ではＩＤ情報の二次元コード１４を複数のパターン１４ａ〜１４ｆに分割し、半導体チップ１１の複数の領域１３ａ〜１３ｆに刻印しているので、狭隘な領域でも二次元コード１４を付すことができる。
その結果、新たに半導体装置を設計する場合に、半導体チップのサイズを小さくすることができる。
既存の半導体装置が二次元コード１４を直接刻印できるスペースを有していない場合でも、面積の和がデータセルの面積より大きな複数の領域を有していれば二次元コード１４を付することができる。
従って、ＩＤマークを有し、且つ小型な半導体装置を提供することができる。
また、二次元コード１４を復元するためにはパターンの配置情報およびデータセル分割情報が必要なので、パターンの配置情報およびデータセル分割情報を有しない限りＩＤ情報を知ることができないという守秘性を半導体装置に付与することもできる。
ここでは、複数のパターン１４ａ〜１４ｆが二次元コード１４のデータセル１４ｇのみからなる場合について説明したが、第２の領域に余裕がある場合にはアライメントパターン１６およびタイミングパターン１７を含んでいても構わない。
更に、二次元コード１４のデータセルを矩形状の複数のパターン１４ａ〜１４ｆに分割する場合について説明したが、矩形状以外の形状に分割しても構わない。例えば、第２の領域の面積に応じて適宜Ｌ字状や十字状のパターンを含んでいても構わない。
また、第２の領域であっても、パターンを刻印することにより集積回路の特性等に悪影響を及ぼす恐れがある領域は除外することが好ましい。
図８は本発明の実施例２に係る半導体装置を示す図で、図８（ａ）はＩＤマークが刻印された半導体チップを示す平面図、図８（ｂ）は図８（ａ）のＩＤマークの基となるＩＤ情報の二次元コードを示す図である。
本実施例において、上記実施例１と同一の構成部分には同一符号を付してその部分の説明は省略し、異なる部分について説明する。
本実施例が実施例１と異なる点は、半導体チップのダイシング方向に対して斜めに位置している第２の領域にＩＤマークが付されていることにある。
即ち、図８に示すように、本実施例の半導体装置４０は、半導体チップ４１上に第１の領域４２および第２の領域４３ａ〜４３ｈを有している。
第２の領域４３ａ〜４３ｅ、４３ｇ、４３ｈは半導体チップ４１のダイシング方向に沿って位置している。
一方、第２の領域４３ｆは、半導体チップ４１のダイシング方向に対して斜めに配置された配線４５に沿って斜めに位置している。
一般に半導体装置４０の回路パターンを設計する場合に、ダイシングや樹脂封止工程での悪影響（チッピングやストレス）を避ける為に半導体チップ４１のコーナーや四隅には配線や素子の配置が制限されるので、四隅に斜めの第２の領域４３ｆが発生し得る。
第２の領域４３ａ〜４３ｅには、ＩＤ情報の二次元コード１４を分割した複数のパターン（図示せず）が半導体チップ４１のダイシング方向に沿って刻印されている。
一方、第２の領域４３ｆには、ＩＤ情報の二次元コード１４を分割したパターン４４ｆが半導体チップ４１のダイシング方向に対して斜めに刻印されている。
第２の領域４３ｇ、４３ｈは、ＩＤ情報の二次元コード１４を分割したパターンが刻印されていない余白領域である。
第２の領域４３ｆ、４３ｇ、４３ｈはそれぞれ２×８セル、１×６セル、３×４セルのパターンが刻印できるスペースを有し、パターン４４ｆは２×７セルで構成されているので、パターン４４ｆを第２の領域４３ｆに刻印することが最も好ましい。
即ち、パターン４４ｆを第２の領域４３ｆに刻印することにより、例えばパターン４４ｆを更に１×３セルと２×４セルのパターンに分割し、１×３セルのパターンを第２の領域４３ｇに、２×４セルのパターンを第２の領域４３ｈにそれぞれ刻印する場合に比べて、パターンの分割数をより少なくすることが可能である。
半導体チップのダイシング方向に対して斜めに位置している第２の領域は、図４に示すパターンの配置情報において、領域を対角点の座標と半導体チップのダイシング方向に対する傾斜角度で表示することができる。
以上説明したように、本実施例では半導体チップ４１のダイシング方向に対して斜めに位置している第２の領域４３ｆと、それより面積の小さな複数の第２の領域４３ｇ、４３ｈが混在している場合に、面積の大きな斜めに傾斜した領域にパターンを刻印することによりＩＤ情報の二次元コード１４の分割数を少なくできる利点がある。
図９は本発明の実施３に係る半導体装置の情報管理システムの構成を示すブロック図である。
本実施例は、実施例１および実施例２に示す半導体装置にＩＤ情報の二次元コードが分割された複数のパターンを刻印し、刻印された複数のパターンを読み込んでＩＤ情報を復元して半導体装置の製造履歴等の情報管理を実現するためものである。
図９示すように、本実施例の半導体装置の情報管理システム６０は、ＩＤ情報の二次元コードを複数のパターンに分割して半導体装置に刻印する二次元コード刻印装置６１と、刻印された複数のパターンを読み込んで二次元コードを復元し、二次元コードをデコードしてＩＤ情報を出力する二次元コード読み取り装置６２と、ＩＤ情報により半導体装置の製造履歴を管理する管理部６３とを具備している。
二次元コード刻印装置６１は、ＩＤ情報を二次元コード化して二次元コードを生成する二次元コード化部６４と、二次元コードの分割情報に基づいて二次元コードを複数のパターンに分割する二次元コード分割部６５と、複数のパターンの配置情報に基づいて複数のパターンを半導体装置の複数の領域に刻印するパターン刻印部６６とで構成されている。
二次元コード読み取り装置６２は、複数のパターンの配置情報に基づいて半導体装置に刻印された複数のパターンを取得するパターン取得部６７と、二次元コードの分割情報に基づいて複数のパターンを結合し、二次元コードに復元する二次元コード復元部６８と、二次元コードをデコードしてＩＤ情報を出力するデコード６９部とで構成されている。
管理部６３は、二次元コード刻印装置６１および二次元コード読み取り装置６２の一連の処理を指示し、システム全体の動作を統轄する手段を備えた処理制御部７０と、二次元コードの分割情報およびパターンの配置情報を記憶する分割・配置情報記憶部７１と、半導体装置の製造履歴のデータベースを記憶する製造履歴ＤＢ記憶部７２と、処理制御部７０の一連の動作を制御するプログラムを格納したプログラム格納部７３とで構成されている。
更に、半導体装置の製造ロット番号、ウェーハ番号、半導体チップのウェーハ内での位置情報等のＩＤ情報を入力する入力装置７４と、ＩＤ情報で検索された製造履歴等を出力する出力装置７５を備えている。
分割・配置情報記憶部７１、製造履歴ＤＢ記憶部７２、プログラム格納部７３は、一部はコンピュータ内部の主記憶装置で構成しても良いし、このコンピュータに接続された半導体メモリー、磁気ディスク、磁気テープ、光ディスクなどの記憶装置で構成しても構わない。
また、処理制御部７０は、コンピュータシステムの中央演算処理装置の一部を構成しており、集中処理方式または分散処理方式のコンピュータシステムで実行される。
パターン刻印部６６は、レーザマーカを用いて、照射するレーザパワーを調整することにより中央部が窪んだドットからなるパターンを刻印している。
図１０はパターン刻印部６６により刻印されたパターン８０を示す画像で、黒丸に見えるのが窪んだ形状のドット８１である。
図１１はパターン８０を構成するドット８１の三次元イメージを示す図で、図１０（ａ）は斜め上から眺めたドット８１ａのイメージを示し、図１１（ｂ）は斜め下から眺めたドット８１ｂのイメージを示している。
パターン取得部６７は、顕微鏡付きデジタルカメラを用いて、刻印されたパターン１４ａ〜１４ｆを画像データとして取得している。
図１２はパターン１４ａ〜１４ｆの画像データから復元されたデータセル１４ｇを示している。
以上説明したように、本実施例によれば、ＩＤマークを有し、且つ小型な半導体装置の製造履歴等の情報を容易に管理することができる。
ここでは、情報管理システム６０が、二次元コード刻印装置６１、二次元コード読み取り装置６２、および管理部６３を一体化したオンラインシステムの場合について説明したが、それぞれ個別に稼動させ、オフラインシステムとしても構わない。
本発明の実施例１に係る半導体装置を示す図で、図１（ａ）はＩＤマークが刻印された半導体チップを示す平面図、図１（ｂ）は図１（ａ）のＩＤマークの基となるＩＤ情報の二次元コードを示す図。 本発明の実施例１に係るＩＤ情報の二次元コードを分割して半導体装置に刻印する方法を示すフローチャート。 本発明の実施例１に係る二次元コードの分割情報を示す図。 本発明の実施例１に係るパターンの配置情報を示す図。 本発明の実施例１に係るパターンが刻印された半導体装置から二次元コードを復元する方法を示すフローチャート。 本発明の実施例１に係る二次元コードを復元する工程を順に示す図。 本発明の実施例１に係るＩＤマークが刻印された半導体装置が複数形成された半導体ウェーハを示す図。 本発明の実施例２に係る半導体装置を示す図で、図８（ａ）はＩＤマークが刻印された半導体チップを示す平面図、図８（ｂ）は図８（ａ）のＩＤマークの基となるＩＤ情報の二次元コードを示す図。 本発明の実施例３に係る半導体装置の情報管理システムの構成を示すブロック図。 本発明の実施例３に係る刻印されたパターン画像を示す図。 本発明の実施例３に係る刻印されたパターンを構成するドットの三次元イメージを示す図で、図１１（ａ）はドットを斜め上から眺めたイメージ図、図１１（ｂ）はドットを斜め下から眺めたイメージ図。 本発明の実施例３に係る画像データから復元された二次元コード（データセル）を示す図。
符号の説明
１０、４０ 半導体装置
１１、４１ 半導体チップ
１２、４２ 第１の領域
１３ａ〜１３ｇ、４３ａ〜４３ｈ 第２の領域
１４ 二次元コード
１４ａ〜１４ｆ、４４ｆ、８０ パターン
１４ｇ データセル
１５ 接続パッド
１６ アライメントパターン
１７ クロックパターン
１８ クワイエットゾーン
３０ 半導体ウェーハ
３１、３２ ダイシングライン
３３ 素子形成領域
４５ 配線
６０ 情報管理システム
６１ 二次元コード刻印装置
６２ 二次元コード読み取り装置
６３ 管理部
６４ 二次元コード化部
６５ 二次元コード分割部
６６ パターン刻印部
６７ パターン取得部
６８ 二次元コード復元部
６９ デコード部
７０ 処理制御部
７１ 分割・配置情報記憶部
７２ 製造履歴ＤＢ記憶部
７３ プログラム格納部
７４ 入力装置
７５ 出力装置
８１ ドット
８１ａ 斜め上から眺めたドット
８２ｂ 斜め下から眺めたドット

Claims (5)

  1. 第１および第２の領域を有し、前記第１の領域には集積回路が形成され、前記第２の領域にはＩＤ情報の二次元コードを分割した複数のパターンが刻印されていることを特徴とする半導体装置。
  2. 前記複数のパターンが、前記二次元コードのデータセルのみからなることを特徴とする請求項１に記載の半導体装置。
  3. 前記第２の領域が前記二次元コードの面積より小さい面積の複数の領域を有し、且つ前記複数の領域の面積の和が前記二次元コードの面積より大きいことを特徴とする請求項１に記載の半導体装置。
  4. 半導体ウェーハ主面に格子状のダイシングラインを形成する工程と、
    第１および第２の領域を有し、前記ダイシングラインに囲まれた矩形状領域の第１の領域に集積回路を形成する工程と、
    ＩＤ情報の二次元コードを前記二次元コードの分割情報に基づいて複数のパターンに分割し、前記複数のパターンを前記複数のパターンの配置情報に基づいて前記矩形状領域の第２の領域に刻印する工程と、
    前記半導体ウェーハを前記ダイシングライン沿って分割し、チップに分離する工程と、
    を具備することを特徴とする半導体装置の製造方法。
  5. ＩＤ情報を二次元コード化して二次元コードを生成する二次元コード化部と、前記二次元コードの分割情報に基づいて前記二次元コードを複数のパターンに分割する二次元コード分割部と、前記複数のパターンの配置情報に基づいて前記複数のパターンを半導体装置の複数の領域に刻印するパターン刻印部とを備えた二次元コード刻印装置と、
    前記複数のパターンの配置情報に基づいて前記半導体チップに刻印された複数のパターンを取得するパターン取得部と、前記二次元コードの分割情報に基づいて前記複数のパターンを結合し、前記二次元コードに復元する二次元コード復元部と、前記二次元コードをデコードして前記ＩＤ情報を出力するデコード部と、を備えた二次元コード読み取り装置と、
    前記ＩＤ情報により前記半導体装置の製造履歴を管理する管理部と、
    を具備することを特徴とする半導体装置の情報管理システム。
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