JP2006345280A - 相関二重サンプリング回路 - Google Patents

相関二重サンプリング回路 Download PDF

Info

Publication number
JP2006345280A
JP2006345280A JP2005169600A JP2005169600A JP2006345280A JP 2006345280 A JP2006345280 A JP 2006345280A JP 2005169600 A JP2005169600 A JP 2005169600A JP 2005169600 A JP2005169600 A JP 2005169600A JP 2006345280 A JP2006345280 A JP 2006345280A
Authority
JP
Japan
Prior art keywords
bias current
buffer
double sampling
amplification stage
sampling circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2005169600A
Other languages
English (en)
Inventor
Yuuichi Mamezaki
裕一 豆崎
Akira Suzuki
晃 鈴木
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujifilm Holdings Corp
Original Assignee
Fujifilm Holdings Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujifilm Holdings Corp filed Critical Fujifilm Holdings Corp
Priority to JP2005169600A priority Critical patent/JP2006345280A/ja
Publication of JP2006345280A publication Critical patent/JP2006345280A/ja
Pending legal-status Critical Current

Links

Images

Landscapes

  • Transforming Light Signals Into Electric Signals (AREA)

Abstract

【課題】消費電流を低減可能な相関二重サンプリング回路を提供する。
【解決手段】撮像素子1からの出力信号を保持するバッファ4と、バッファ4からの出力信号のフィードスルーレベルとデータレベルをサンプリングして、双方の電圧変化を出力するサンプルホールド回路5とを有する相関二重サンプリング回路であって、バッファ4、サンプルホールド回路5に含まれるバッファ4’,4’’それぞれのバイアス電流I2,I3を制御する制御回路6を備える。
【選択図】図1

Description

本発明は、固体撮像素子からの出力信号を保持する第1のバッファと、前記第1のバッファからの出力信号をサンプリングしてホールドするサンプルホールド回路とを有する相関二重サンプリング回路に関する。
CCD型やMOS型イメージセンサ等の撮像素子からの出力信号に含まれるノイズの低減に用いられる相関二重サンプリング回路(以下、CDS回路という)には、出力信号のうちのフィードスルー期間をクランプするクランプ回路と、出力信号のうちの信号期間をサンプリングしてホールドするサンプリングホールド回路(以下、S/H回路という)とで構成されるのが一般的である。
従来、CDS回路のノイズ低減効果を改善するために、クランプ回路内に設けた抵抗の値を可変にする構成が提案されている(特許文献1参照)。
特開2001−177772号公報
デジタルカメラ等に搭載される相関二重サンプリング回路では、撮影モード等によって撮像素子の駆動周波数が変動するため、CDS回路に含まれるバッファの周波数応答も変動する。しかし、特許文献1記載の構成や一般的なCDS回路の構成では、バッファの周波数応答が最大でない場合でも、バッファには、周波数応答が最大の場合に必要なバイアス電流が供給されている。このため、周波数応答が小さい場合でのバイアス電流が不必要に大きくなり、消費電流が増加してしまっていた。
本発明は、上記事情に鑑みてなされたものであり、消費電流を低減可能な相関二重サンプリング回路を提供することを目的とする。
本発明の相関二重サンプリング回路は、撮像素子からの出力信号を保持する第1のバッファと、前記第1のバッファからの出力信号のフィードスルーレベルとデータレベルをサンプリングして、双方の電圧変化を出力するサンプルホールド回路とを有する相関二重サンプリング回路であって、前記第1のバッファのバイアス電流と、前記サンプルホールド回路に含まれる第2のバッファのバイアス電流を制御する電流制御手段を備える。
本発明の相関二重サンプリング回路は、前記電流制御手段が、前記第1のバッファ及び前記第2のバッファの周波数応答に応じて前記バイアス電流を制御する。
この構成により、消費電流を低減することができる。
本発明の相関二重サンプリング回路は、前記第1のバッファ及び前記第2のバッファが、それぞれ、入力側の増幅段と、出力側の増幅段と、発振を防止する位相補償回路とを含むボルテージフォロワで構成され、前記バイアス電流は、前記入力側の増幅段のバイアス電流と前記出力側の増幅段のバイアス電流とを含む。
本発明の相関二重サンプリング回路は、前記電流制御手段が、前記バイアス電流がその最大値よりも小さくなるように制御する際、前記出力側の増幅段のバイアス電流の前記最大値からの下げ幅が、前記入力側の増幅段のバイアス電流の前記最大値からの下げ幅よりも小さくなるように、前記入力側の増幅段のバイアス電流と前記出力側の増幅段のバイアス電流の値を制御する。
この構成により、リンギングを抑制することができる。
本発明の相関二重サンプリング回路は、前記電流制御手段が、前記サンプルホールド回路の動作中、前記入力側の増幅段のバイアス電流を、前記周波数応答に応じた値と、前記周波数応答に応じた値よりも大きい値とに交互に切り替える制御を行う。
この構成により、スルーレートを向上させることができる。
本発明の相関二重サンプリング回路は、前記第1のバッファ及び前記第2のバッファが、それぞれ、入力側の増幅段と、出力側の増幅段と、発振を防止する位相補償回路とを含むボルテージフォロワで構成され、前記バイアス電流は、前記入力側の増幅段のバイアス電流と前記出力側の増幅段のバイアス電流とを含み、前記電流制御手段は、前記サンプルホールド回路の動作中、前記入力側の増幅段のバイアス電流を、前記第1のバッファ及び前記第2のバッファの周波数応答が最大のときに必要な値と、該値よりも大きい値とに交互に切り替える制御を行う。
この構成により、スルーレートを向上させることができる。
本発明によれば、消費電流を低減可能な相関二重サンプリング回路を提供することができる。
以下、本発明の実施形態について図面を参照して説明する。
図1は、本発明の実施形態を説明するための相関二重サンプリング回路の概略構成を示す図である。
図1に示す相関二重サンプリング回路は、コンデンサ2と、クランプ回路3と、バッファ4と、S/H回路5と、制御回路6とを備える。
コンデンサ2は、CCD型やMOS型イメージセンサ等の撮像素子1からの出力信号をACカップリングするためのものである。
クランプ回路3は、少なくとも基準電位源とスイッチから構成され、撮像素子1からの出力信号を基準電位にクランプする。
バッファ4は、クランプ回路3でクランプされた撮像素子1からの出力信号CDSINを一時的に保持して出力する。バッファ4は、特許請求の範囲の第1のバッファに該当する。
S/H回路5は、バッファ4から出力された出力信号のフィードスルーレベルと、撮像素子の光電変換素子で発生した信号成分であるデータレベルをそれぞれサンプリングしてホールドし、フィードスルーレベルとデータレベルの間の電圧変化のみを出力するものであり、第1のS/H回路と、第2のS/H回路とを備える。
第1のS/H回路は、バッファ4の出力に一端が接続されたスイッチ51と、スイッチ51の他端に接続されたコンデンサ52及びバッファ4’とを備える。コンデンサ52のスイッチ51と接続されていない端子は接地されている。スイッチ51は、バッファ4からの出力信号のフィードスルーレベルをサンプリングするためのものである。バッファ4’は、特許請求の範囲の第2のバッファに該当する。
第2のS/H回路は、バッファ4’の出力に一端が接続されたスイッチ55と、スイッチ55の他端に接続されたコンデンサ56と、バッファ4の出力に一端が接続されたスイッチ57と、スイッチ57の他端に接続されたコンデンサ58と、スイッチ55,57それぞれの他端に接続されたバッファ4’’とを備える。コンデンサ56のスイッチ55と接続されていない端子は接地されている。コンデンサ58のスイッチ57と接続されていない端子は接地されている。スイッチ57は、バッファ4からの出力信号のデータレベルをサンプリングするためのものである。スイッチ55は、バッファ4’からのフィードスルーレベルを再度サンプリングするためのものである。バッファ4’’ は、特許請求の範囲の第2のバッファに該当する。
尚、バッファ4、バッファ4’、及びバッファ4’’は、それぞれ同じ構成であるため、以下でバッファと言う場合には、バッファ4、バッファ4’、及びバッファ4’’のそれぞれのことを意味する。
制御回路6は、バッファ4、バッファ4’、及びバッファ4’’それぞれに供給するバイアス電流I2,I3を制御する。制御回路は、特許請求の範囲の電流制御手段に該当する。
図2は、図1に示すバッファ4の内部構成例を示す回路図である。
バッファ4は、2段の増幅段で構成されており、図2に示した例では、入力側の増幅段である差動増幅回路(差動段)41と、出力側の増幅段である能動負荷型ソース接地増幅回路(出力段)43と、発振を防止するための位相補償回路42とを備え、差動段41の反転入力端子INNに出力段43の出力端子OUTが接続されてボルテージフォロワを構成している。
差動段41は、端子CCP1から入力される電圧によってバイアス電流I2が制御される電界効果トランジスタ(MOSFET)410と、MOSFET411,412,413,414とを備え、これらが図示したように接続されている。差動段41の端子INNは反転入力端子、INPは入力端子である。
位相補償回路42は、抵抗値Rcの抵抗421と、容量Ccのコンデンサ422とを直列接続した構成となっており、差動段41と出力段43の間に接続されている。
出力段43は、端子CCP2から入力される電圧によってバイアス電流I3が制御されるMOSFET431と、MOSFET432とを備え、これらが図示したように接続されている。
バッファ4の端子INPには出力信号CDSINが入力される。バッファ4’の端子INPにはコンデンサ52にホールドされたフィードスルーレベルが入力される。バッファ4’’の端子INNにはコンデンサ56でホールドされたフィードスルーレベルが入力され、端子INPにはコンデンサ58でホールドされたデータレベルが入力される。
図3は、図1に示す制御回路6の内部構成例を示す回路図である。
制御回路6は、基準電流源I1と、MOSFET601〜617とを備え、これらが図示したように接続された構成となっており、端子CCP1が図2に示す端子CCP1に接続され、端子CCP2が図2に示す端子CCP2に接続される。このような回路構成により、基準電流源I1で生成された電流がカレントミラーされて、バッファ4、バッファ4’、及びバッファ4’’それぞれにバイアス電流I2,I3が供給される。又、図3に示す端子D1〜D4に印加する制御信号を制御してMOSFET603,605,611,613のスイッチングを行うことで、バイアス電流I2,I3を任意の値に設定することが可能となっている。
以上のように構成された相関二重サンプリング回路の基本動作を説明する。
撮像素子1からの出力信号は、コンデンサ2を介してACカップリングされ、出力信号CDSINとしてバッファ4に入力される。このとき、出力信号CDSINを基準電位にクランプするためクランプ回路3が動作する(クランプスイッチがON/OFF動作を繰り返す)。出力信号CDSINが基準電位すなわちフィードスルーレベルに安定した後、バッファ4を通った出力信号(以下、VFOという)は、フィードスルーレベルとデータレベルにそれぞれサンプリングされる。
まず、SHPパルスによりスイッチ51がONし、出力信号VFOのフィードスルーレベルがサンプリングされる。その後、SHPパルスによりスイッチ51がOFFし、サンプリングされたフィードスルーレベルがコンデンサ52にホールドされてバッファ4’から出力される。
次に、SHDパルスによりスイッチ57がONし、出力信号VFOのデータレベルがサンプリングされる。又、このSHDパルスによりスイッチ55もONし、バッファ4’から出力されたフィードスルーレベルが再度サンプリングされる。このサンプリングは、スイッチ57でサンプリングされたデータレベルと既にサンプリングされているフィードスルーレベルとの位相を合わせるためのものである。
次に、SHDパルスによってスイッチ55,57がOFFし、フィードスルーレベルがコンデンサ56にホールドされ、データレベルがコンデンサ58にホールドされる。そして、ホールドされたフィードスルーレベルとデータレベルがバッファ4’’に入力され、ここで双方の差分が増幅されて出力される。
以上の動作により、撮像素子に含まれる光電変換素子から得られた出力信号の電圧変化のみを出力することができ、ノイズ低減を行うことができる。
本実施形態の相関二重サンプリング回路は、以上のような動作時に、バッファのバイアス電流I2及びバイアス電流I3それぞれの値を状況に応じて変更することを特徴としている。以下、バイアス電流I2及びバイアス電流I3それぞれの値を変更する手法について第一実施形態と第二実施形態に分けて説明する。
(第一実施形態)
本実施形態では、相関二重サンプリング回路の消費電流を低減するために、制御回路6が、バッファのバイアス電流I2及びバイアス電流I3それぞれの値を、該バッファの周波数応答に応じて制御する。具体的には、バッファのバイアス電流I2及びバイアス電流I3それぞれの値を、該バッファの周波数応答が最大の場合に必要な利得帯域を確保できる値(以下、最大値という)に設定しておき、周波数応答が最大よりも小さい場合には、制御回路6が、バッファの利得帯域を、その周波数応答に必要な値となるように制御する。利得帯域を狭くするにはバイアス電流I2とバイアス電流I3をそれぞれ小さくすれば良い。以下、この理由を説明する。
図4は、MOSFETのトランスコンダクタンスgmと、ドレイン電流Idとの関係を示す図である。一般に、MOSFETをアナログ回路で用いた場合には、飽和領域で扱い、電流源は弱反転領域と強反転領域の境界付近でバイアスされ、そのときのgmとIdはgm∝Id1/2の関係となっており、ドレイン電流が増加するとgmも増加するといった特性を持っている。
又、図2に示すバッファの利得帯域幅積GBWは、GBW=gm4/Ccとなる。gm4は図2に示す差動段の相互コンダクタンスを示し、Ccは図2に示すコンデンサ422の位相補償容量を示す。これらの関係から、gm4の値を小さくすることで、利得帯域を狭くできることがわかる。gm4の値を小さくするためには、バイアス電流I2及びバイアス電流I3をそれぞれ小さくすれば良い。
図5は、図2に示すバッファのバイアス電流I2及びバイアス電流I3を周波数応答に応じてそれぞれ任意に設定した場合のゲイン特性を示す図である。
図中の符号Aで示す線は、バイアス電流I2及びバイアス電流I3をそれぞれ最大値にした場合のオープンループでのゲイン特性を示している。図中の符号Bで示す線は、バイアス電流I2及びバイアス電流I3をそれぞれ最大値よりも小さくした場合のオープンループでのゲイン特性を示している。図中の符号Cで示す線は、線A,Bで示す特性において負帰還をかけた場合のゲイン特性を示している。
図5に示すように、線Aのゲイン特性で線Cのゲイン特性となるような負帰還をかけた場合の遮断周波数はfaとなり、線Bのゲイン特性で線Cのゲイン特性となるような負帰還をかけた場合の遮断周波数はfbとなり、バイアス電流I2及びバイアス電流I3をそれぞれ最大値よりも小さくすることで、利得帯域を狭くできていることがわかる。
このように、バイアス電流I2及びバイアス電流I3を周波数応答に応じてそれぞれ制御することで、周波数応答が最大でない場合には、バイアス電流I2及びバイアス電流I3を低く抑えて動作させることができるため、消費電流を低減することができる。
バイアス電流I2及びバイアス電流I3それぞれの値の組み合わせは、周波数応答に応じた利得帯域を確保できるような組み合わせとなるように制御すれば良い。しかし、バイアス電流I2及びバイアス電流I3それぞれを、その最大値よりも小さくする際、バッファの第二極は原点側に移動し、位相余裕をやや劣化させてしまう。又、サンプリング期間、ホールドするためのコンデンサの影響により第二極がさらに原点側に移動し、位相余裕を更に劣化させてしまう。このため、バッファの出力はリンギングがひどくなる。バッファの第二極は、ω2=gm8/C(gm8はバッファの出力段の相互コンダクタンス、Cはバッファに接続されるコンデンサの容量)とおけるので、gm8を大きくすることで、第二極は原点から離れてリンギングが抑制される。gm8を大きくするためにはバイアス電流I3を大きくすれば良い。したがって、バイアス電流I2及びバイアス電流I3それぞれがその最大値より小さくなるように制御する際には、バイアス電流I2のその最大値からの下げ幅よりも、バイアス電流I3のその最大値からの下げ幅が小さくなるように(例えばバイアス電流I2とバイアス電流I3の最大値が同じ値の場合、バイアス電流I2を最大値の1/4にし、バイアス電流I3を最大値の1/2にする等)して、周波数応答に応じた利得帯域を確保するようにすることで、消費電流を低減しながら、リンギングを抑制することが可能となる。
以上のように、本実施形態の相関二重サンプリング回路によれば、バッファのバイアス電流I2及びバイアス電流I3を、バッファの周波数応答に応じて制御するため、消費電流を低減することができる。又、バイアス電流I2及びバイアス電流I3それぞれを、その最大値よりも小さくする際、バイアス電流I3をあまり小さくしないように調整することで、リンギングを抑制することができる。
尚、本実施形態では、S/H回路5が2つのS/H回路を含む構成としたが、これに限らず、S/H回路5は、例えば特許文献1の図1の符号110で示すような構成であっても良い。
(第二実施形態)
本実施形態では、第一実施形態の相関二重サンプリング回路において、出力信号VFOやサンプリングされたデータレベルのスルーレートを向上させるために、制御回路6が、S/H回路5のサンプルホールド動作中に、バイアス電流I2及びバイアス電流I3それぞれの値を、第一実施形態で説明した周波数応答に応じた値と、その値よりも大きい値とに交互に切り替える制御を行うものである。
スルーレートは、バッファの差動段41のバイアス電流I2が位相補償容量Ccのコンデンサ422を充放電するのに要する時間を表しており、その値はI2/Ccで決まる。つまり、I2が大きい程、スルーレートは向上する。
そこで、本実施形態では、周波数応答が最大でない場合でも、スルーレート向上のために、制御回路6が、SHPパルスによってスイッチ51がOFFしてフィードスルーレベルがホールドされる期間や、SHDパルスによってスイッチ55,57がOFFしてフィードスルーレベル及びデータレベルがホールドされる期間は、バイアス電流I2及びバイアス電流I3が最大値になるように制御する。しかし、このままだと、サンプリング時の折り返しノイズが大きくなってしまう。そこで、SHPパルスによってスイッチ51がONしてフィードスルーレベルがサンプリングされる期間の一部や、SHDパルスによってスイッチ55,57がONしてフィードスルーレベル及びデータレベルがサンプリングされる期間の一部では、バイアス電流I2及びバイアス電流I3が第一実施形態で説明したような周波数応答に応じた値になるように制御する。
図6は、本実施形態の相関二重サンプリング回路の動作を説明するためのタイミングチャートである。
図6では、周波数応答が最大より小さい場合の該周波数応答に応じたバイアス電流I2の値をI2(min)(図中のハッチングした部分)とし、バイアス電流I2の最大値をI2(max)とした。
図6に示すように、バイアス電流I2をI2(min)に固定した第一実施形態の場合では、出力信号VFOやサンプリングされたデータレベルのスルーレートが破線で示すようになっている。一方、SHPパルス及びSHDパルスがハイレベルになっているサンプリング期間の一部だけバイアス電流I2をI2(min)にし、それ以外をI2(max)にしている本実施形態の場合では、出力信号VFOやサンプリングされたデータレベルのスルーレートが、実線で示すように、第一実施形態の場合よりも改善されていることが分かる。本実施形態の制御方法では、バイアス電流I2及びバイアス電流I3を周波数応答に応じた値にしている期間が第一実施形態に比べて短いため、第一実施形態よりも消費電流の低減効果は薄れるが、それでも、バイアス電流I2をI2(max)に常に固定しておく従来の方法よりは、消費電流を低減することができる。
尚、上記では、バイアス電流I2を、I2(min)とI2(max)で交互に切り替えるものとしたが、これに限らず、I2(max)はI2(min)よりも大きい値であれば効果を得ることができる。
又、上記では、周波数応答が最大よりも小さい場合を例にしたが、周波数応答が最大の場合は、バイアス電流I2及びバイアス電流I3を、サンプリング期間中の一部だけ最大値になるように制御し、それ以外の期間では、最大値よりも大きい値になるように制御することで、スルーレートを向上させることが可能である。
又、本実施形態では、I2(min)を周波数応答に応じた値としたが、これに限らない。例えば、周波数応答に関係なく、バイアス電流I2及びバイアス電流I3それぞれを、その最大値と、該最大値よりも大きい値とに交互に切り替える制御を行っても良い。この場合は、バイアス電流I2及びバイアス電流I3を周波数応答が最大の場合よりも大きくする期間が存在するため、消費電流は増加してしまうが、スルーレートは向上させることができる。
又、本実施形態では、バイアス電流I2と共にバイアス電流I3も、周波数応答に応じた値と最大値とで交互に切り替えているが、スルーレートに関係するのはバイアス電流I2であるため、バイアス電流I3を周波数応答に応じた値又は最大値で固定しておいても、スルーレートを向上させることは可能である。
本発明の実施形態を説明するための相関二重サンプリング回路の概略構成を示す図 図1に示すバッファの内部構成例を示す回路図 図1に示す制御回路の内部構成例を示す回路図 MOSFETのトランスコンダクタンスgmと、ドレイン電流Idとの関係を示す図 図2に示すバッファのバイアス電流I2及びバイアス電流I3を周波数応答に応じてそれぞれ任意に設定した場合のゲイン特性を示す図 本実施形態の相関二重サンプリング回路の動作を説明するためのタイミングチャート
符号の説明
1 撮像素子
2 コンデンサ
3 クランプ回路
4,4’,4’’ バッファ
41 差動段
42 位相補償回路
43 出力段
5 サンプルホールド回路
51,55,57 サンプリング用スイッチ
52,56,58 ホールド用コンデンサ
6 制御回路
I2 バッファの差動段のバイアス電流
I3 バッファの出力段のバイアス電流

Claims (6)

  1. 撮像素子からの出力信号を保持する第1のバッファと、前記第1のバッファからの出力信号のフィードスルーレベルとデータレベルをサンプリングして、双方の電圧変化を出力するサンプルホールド回路とを有する相関二重サンプリング回路であって、
    前記第1のバッファのバイアス電流と、前記サンプルホールド回路に含まれる第2のバッファのバイアス電流を制御する電流制御手段を備える相関二重サンプリング回路。
  2. 請求項1記載の相関二重サンプリング回路であって、
    前記電流制御手段は、前記第1のバッファ及び前記第2のバッファの周波数応答に応じて前記バイアス電流を制御する相関二重サンプリング回路。
  3. 請求項2記載の相関二重サンプリング回路であって、
    前記第1のバッファ及び前記第2のバッファは、それぞれ、入力側の増幅段と、出力側の増幅段と、発振を防止する位相補償回路とを含むボルテージフォロワで構成され、
    前記バイアス電流は、前記入力側の増幅段のバイアス電流と前記出力側の増幅段のバイアス電流とを含む相関二重サンプリング回路。
  4. 請求項3記載の相関二重サンプリング回路であって、
    前記電流制御手段は、前記バイアス電流がその最大値よりも小さくなるように制御する際、前記出力側の増幅段のバイアス電流の前記最大値からの下げ幅が、前記入力側の増幅段のバイアス電流の前記最大値からの下げ幅よりも小さくなるように、前記入力側の増幅段のバイアス電流と前記出力側の増幅段のバイアス電流の値を制御する相関二重サンプリング回路。
  5. 請求項3又は4記載の相関二重サンプリング回路であって、
    前記電流制御手段は、前記サンプルホールド回路の動作中、前記入力側の増幅段のバイアス電流を、前記周波数応答に応じた値と、前記周波数応答に応じた値よりも大きい値とに交互に切り替える制御を行う相関二重サンプリング回路。
  6. 請求項1記載の相関二重サンプリング回路であって、
    前記第1のバッファ及び前記第2のバッファは、それぞれ、入力側の増幅段と、出力側の増幅段と、発振を防止する位相補償回路とを含むボルテージフォロワで構成され、
    前記バイアス電流は、前記入力側の増幅段のバイアス電流と前記出力側の増幅段のバイアス電流とを含み、
    前記電流制御手段は、前記サンプルホールド回路の動作中、前記入力側の増幅段のバイアス電流を、前記第1のバッファ及び前記第2のバッファの周波数応答が最大のときに必要な値と、該値よりも大きい値とに交互に切り替える制御を行う相関二重サンプリング回路。
JP2005169600A 2005-06-09 2005-06-09 相関二重サンプリング回路 Pending JP2006345280A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2005169600A JP2006345280A (ja) 2005-06-09 2005-06-09 相関二重サンプリング回路

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2005169600A JP2006345280A (ja) 2005-06-09 2005-06-09 相関二重サンプリング回路

Publications (1)

Publication Number Publication Date
JP2006345280A true JP2006345280A (ja) 2006-12-21

Family

ID=37641893

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005169600A Pending JP2006345280A (ja) 2005-06-09 2005-06-09 相関二重サンプリング回路

Country Status (1)

Country Link
JP (1) JP2006345280A (ja)

Similar Documents

Publication Publication Date Title
JP4299588B2 (ja) 半導体集積回路装置
US10673389B2 (en) Chopper amplifiers with high pass filter for suppressing chopping ripple
US7932752B2 (en) Correlated double sampling circuit and sample hold circuit
JP2011166792A (ja) 小型低雑音信号読み出し回路及びその作動方法
JP2007019821A (ja) スイッチトキャパシタ型可変利得増幅回路
US8711024B2 (en) Switched capacitor amplifier
JP2006314059A (ja) 半導体装置
US20060038903A1 (en) Semiconductor device and camera using same
US20200259503A1 (en) Semiconductor device for reading and outputting signal from a sensor
JP3335365B2 (ja) 固体撮像装置
JP2006345280A (ja) 相関二重サンプリング回路
JP3618232B2 (ja) 固体撮像装置のクランプ回路
KR100719189B1 (ko) 반도체 장치 및 카메라
US11012043B2 (en) Hybrid autozeroing and chopping offset cancellation for switched-capacitor circuits
TW201743558A (zh) 放大電路以及多路徑巢狀米勒放大電路
JPH10164442A (ja) 相関二重サンプリング回路
JP4890955B2 (ja) 固体撮像装置
US7372328B2 (en) Amplification circuit for driving a laser signal
US7405621B2 (en) Apparatus for amplifying differential signal
JP4280196B2 (ja) サンプルホールド回路
JPH11205632A (ja) サンプルホールド回路及びクランプ回路
JPH11260092A (ja) サンプルホールド回路
JP6781105B2 (ja) トラックアンドホールド回路
KR101438829B1 (ko) 액츄에이터 드라이버
JP2009055547A (ja) オペアンプ

Legal Events

Date Code Title Description
A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20061127

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20071109

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20071116

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20071126