JP2006339706A - 送信装置、受信装置および通信装置 - Google Patents
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Abstract
【課題】 回路規模の増大を抑制しつつ、筐体間通信を無線にて行えるようにする。
【解決手段】 デジタルシグナルプロセッサ13aに供給される基準クロックを逓倍器14aにてN逓倍し、そのN逓倍信号とマッピング処理部15aから送られた送信データ17aとを混合することにより、送信データ17aの直交変調を行い、デジタルシグナルプロセッサ13bに供給される基準クロックを逓倍器14bにてN逓倍し、そのN逓倍信号と受信アンテナ18bにて受信された送信データ17aとを混合することにより、受信データ17bの直交検波を行う。
【選択図】 図1
【解決手段】 デジタルシグナルプロセッサ13aに供給される基準クロックを逓倍器14aにてN逓倍し、そのN逓倍信号とマッピング処理部15aから送られた送信データ17aとを混合することにより、送信データ17aの直交変調を行い、デジタルシグナルプロセッサ13bに供給される基準クロックを逓倍器14bにてN逓倍し、そのN逓倍信号と受信アンテナ18bにて受信された送信データ17aとを混合することにより、受信データ17bの直交検波を行う。
【選択図】 図1
Description
本発明は送信装置、受信装置および通信装置に関し、特に、ICチップ間のデータ通信を無線にて行う方法に適用して好適なものである。
近年の携帯電話では、文字や図形などの静止画像の他、デジタルカメラで撮像された静止画像や動画像をより精細に表示させることができるようにするため、携帯電話に搭載される液晶表示装置を高解像度化することが行われている。これに伴って、デジタルカメラと液晶表示装置との間でやり取りされるデータ量も増大し、LVDS(Low Voltage Differential Signaling)という高速転送方式を表示体や撮像素子の接続に用いることが提案されている。
また、近年の携帯電話では、携帯電話の携帯性を損なうことなく、表示体のサイズを大きくするとともに、携帯電話を持ち歩いているときに操作ボタンが誤って操作されることを防止するため、携帯電話の折り畳みが可能なクラムシェル構造を採用することが行われている。このクラムシェル構造では、携帯電話の外部無線通信機能を主として司る制御部が搭載された第1筐体部と、表示体が搭載された第2筐体部とがヒンジを介して連結され、第1筐体部と第2筐体部とはヒンジを介して互いに閉じたり開いたりすることができる。
一方、携帯電話に搭載される表示体の高解像度化が進行し、高ビットレートの画像データなどを有線で表示体に送信するためには、表示体に信号を送るためのフレキシブル配線基板を多ピン化する必要がある。このため、クラムシェル構造の携帯電話では、第1筐体部と第2筐体部との間のデータ伝送を有線で行うと、多ピン化されたフレキシブル配線基板をヒンジ内に通す必要があり、ヒンジ構造が複雑化したり、実装工程が煩雑化したりする。そこで、フレキシブル配線基板の代わりに、内部無線通信用アンテナを第1筐体部と第2筐体部にそれぞれ設け、第1筐体部と第2筐体部との間のデータ伝送を内部無線通信で行う方法が提案されている。
また、例えば、非特許文献1には、搬送波を生成する発振器および発振周波数を固定するためのPLL技術を用いることにより、IC間のデータ通信を無線で行う方法が開示されている。また、特許文献1には、発振周波数を固定するためのPLL技術を使った周波数シンセサイザの構成が開示されている。
"ASK/CDMA方式を用いた近距離無線通信のためのCMOS復調回路":信学技法 TECHNICAL REPORT OF IEICE ICD2003−185(2003−12) 特開平5−122067号公報
"ASK/CDMA方式を用いた近距離無線通信のためのCMOS復調回路":信学技法 TECHNICAL REPORT OF IEICE ICD2003−185(2003−12)
しかしながら、IC間のデータ通信を無線で行えるようにするために周波数シンセサイザを搭載すると、基準発振器、電圧制御発振器、プリスケーラ、位相比較器、チャージポンプ回路およびローパスフィルタが必要となり、回路規模が大きくなるという問題があった。特に、電圧制御発振器を構成するためにはインダクタおよびキャパシタが必要になり、インダクタをICチップ上に作り込むと、チップサイズの増大を招くという問題があった。
また、インダクタを用いた発振器では数ミリワット程度の消費電力を必要とするとともに、基準発振器の周波数に下げるためのプリスケーラも発振周波数が高いと、その発振周波数に従って消費電力が増大するという問題があった。
また、トランジスタの電気的特性の製造上のばらつきや、インダクタおよびキャパシタの定数のばらつきが発生すると、電圧制御発振器の発振周波数および発振出力が容易にばらつくため、特に、発振周波数については、インダクタおよびキャパシタのパターンを実際にファンクショントリミングして調整しなければならないという問題があった。
また、トランジスタの電気的特性の製造上のばらつきや、インダクタおよびキャパシタの定数のばらつきが発生すると、電圧制御発振器の発振周波数および発振出力が容易にばらつくため、特に、発振周波数については、インダクタおよびキャパシタのパターンを実際にファンクショントリミングして調整しなければならないという問題があった。
そこで、本発明の目的は、回路規模の増大を抑制しつつ、筐体間通信を無線にて行うことが可能な送信装置、受信装置および通信装置を提供することである。
上述した課題を解決するために、本発明の一態様に係る送信装置によれば、送信データのデジタル処理を行うデジタル処理部と、前記デジタル処理部を動作させる基準クロックを生成する基準発振器と、前記基準発振器にて生成された基準クロックを逓倍する逓倍器と、前記逓倍器にて逓倍された逓倍信号を混合しながら前記送信データを送信する送信部とを備えることを特徴とする。
これにより、基準クロックが逓倍された逓倍信号を送信データにて変調することが可能となり、電圧制御発振器やPLL(Phase Lock Loop)回路を用いることなく、送信データを搬送波に乗せることができる。このため、送信データの送信周波数を安定化させることが可能となるとともに、送信データの変調を行うためにインダクタなどの部品を不要とすることができ、回路規模の増大を抑制しつつ、同一製品内におけるデータ伝送を効率よく行うことが可能となる。
また、本発明の一態様に係る受信装置によれば、基準クロックを生成する基準発振器と、前記基準発振器にて生成された基準クロックを逓倍する逓倍器と、前記逓倍器にて逓倍された逓倍信号を混合しながら前記受信データを受信する受信部と、前記基準クロックを基準として動作しながら、前記受信部にて受信された受信データのデジタル処理を行うデジタル処理部とを備えることを特徴とする。
これにより、基準クロックが逓倍された逓倍信号を用いて受信データを復調することが可能となり、電圧制御発振器やPLL回路を用いることなく、受信データを受信することができる。このため、受信データの受信周波数を安定化させることが可能となるとともに、受信データの復調を行うためにインダクタなどの部品を不要とすることができ、回路規模の増大を抑制しつつ、同一製品内におけるデータ伝送を効率よく行うことが可能となる。
また、本発明の一態様に係る通信装置によれば、送信データのデジタル処理を行う第1デジタル処理部と、前記第1デジタル処理部を動作させる第1基準クロックを生成する第1基準発振器と、前記第1基準発振器にて生成された第1基準クロックを逓倍する第1逓倍器と、前記第1逓倍器にて逓倍された第1逓倍信号を混合しながら前記送信データを送信する送信部と、第2基準クロックを生成する第2基準発振器と、前記第2基準クロックを逓倍する第2逓倍器と、前記第2逓倍器にて逓倍された第2逓倍信号を混合しながら前記送信データを受信する受信部と、前記第2基準クロックを基準として動作しながら、前記受信部にて受信された送信データのデジタル処理を行う第2デジタル処理部とを備えることを特徴とする。
これにより、第1基準クロックが逓倍された第1逓倍信号を送信データにて変調することが可能となるとともに、第2基準クロックが逓倍された第2逓倍信号を用いて送信データを復調することが可能となる。このため、電圧制御発振器やPLL回路を用いることなく、データ伝送を無線にて行うことが可能となり、回路規模の増大を抑制しつつ、伝送データの伝送周波数を安定化させることが可能となるとともに、高ビットレート化に対応しつつ、データ伝送を行うために必要な配線数を減らすことができる。この結果、同一製品内におけるデータ伝送を効率よく行うことが可能となるとともに、同一製品内におけるレイアウト設計の自由度を向上させることができ、部品配置のフレキシビリティーに対応しつつ、通信装置の高性能化および高機能化を実現することが可能となるとともに、通信装置の小型化および低消費電力化を図ることができる。
また、本発明の一態様に係る通信装置によれば、前記第1基準クロックをスペクトル拡散させる第1スペクトル拡散器と、前記第2基準クロックをスペクトル拡散させる第2スペクトル拡散器とをさらに備えることを特徴とする。
これにより、通信品質を劣化させることなく、基準クロックの尖頭値電力を低下させることができる。このため、不要輻射電力を抑制しつつ、基準クロックを逓倍することが可能となり、同一製品内におけるデータ伝送を効率よく行うことが可能となる。
これにより、通信品質を劣化させることなく、基準クロックの尖頭値電力を低下させることができる。このため、不要輻射電力を抑制しつつ、基準クロックを逓倍することが可能となり、同一製品内におけるデータ伝送を効率よく行うことが可能となる。
また、本発明の一態様に係る通信装置によれば、送信データのデジタル処理を行う第1デジタル処理部と、前記第1デジタル処理部を動作させる基準クロックを生成する基準発振器と、前記基準発振器にて生成された基準クロックを逓倍する第1逓倍器と、前記第1逓倍器にて逓倍された第1逓倍信号を混合しながら前記送信データを送信する送信部と、前記基準発振器にて生成された前記基準クロックを伝送する伝送ラインと、前記伝送ラインにて伝送された前記基準クロックを逓倍する第2逓倍器と、前記第2逓倍器にて逓倍された第2逓倍信号を混合しながら前記送信データを受信する受信部と、前記伝送ラインにて伝送された基準クロックを基準として動作しながら、前記受信部にて受信された送信データのデジタル処理を行う第2デジタル処理部とを備えることを特徴とする。
これにより、同一の基準発振器にて生成された基準クロックを送信部および受信部の双方で共有することが可能となるとともに、基準クロックを送信部および受信部にて逓倍することが可能となる。このため、送信部と受信部との間で基準クロックの周波数および位相を精度よく一致させることが可能となるとともに、伝送データの変調または復調に用いられる基準クロックの周波数を低下させることができる。この結果、電圧制御発振器やPLL回路を用いることなく、データ伝送を無線にて行うことが可能となり、回路規模の増大を抑制しつつ、伝送データの伝送周波数を安定化させることが可能となるとともに、同一製品内における無線通信の品質を向上させることができる。
また、本発明の一態様に係る通信装置によれば、送信データのデジタル処理を行う第1デジタル処理部と、前記第1デジタル処理部を動作させる基準クロックを生成する基準発振器と、前記基準発振器にて生成された基準クロックを逓倍する第1逓倍器と、前記第1逓倍器にて逓倍された第1逓倍信号を混合しながら前記送信データを送信する送信部と、前記基準発振器にて生成された前記基準クロックを電源ライン上に重畳させるクロック重畳器と、前記電源ライン上に重畳された信号から前記基準クロックを抽出するクロック抽出器と、前記クロック抽出器にて抽出された前記基準クロックを逓倍する第2逓倍器と、前記第2逓倍器にて逓倍された第2逓倍信号を混合しながら前記送信データを受信する受信部と、前記クロック抽出器にて抽出された基準クロックを基準として動作しながら、前記受信部にて受信された送信データのデジタル処理を行う第2デジタル処理部とを備えることを特徴とする。
これにより、送信部と受信部との間の配線数を減らすことを可能としつつ、同一の基準発振器にて生成された基準クロックを送信部および受信部の双方で共有することが可能となるとともに、基準クロックを送信部および受信部にて逓倍することが可能となる。このため、電圧制御発振器やPLL回路を用いることなく、データ伝送を無線にて行うことが可能となり、回路規模の増大を抑制しつつ、伝送データの伝送周波数を安定化させることが可能となるとともに、同一製品内における無線通信の品質を向上させることができる。
また、本発明の一態様に係る通信装置によれば、前記第1逓倍器および前記第2逓倍器は複数の逓倍率を設定できることを特徴とする。
これにより、同一製品内における無線通信において複数のチャンネルを設定することができ、同一製品内において複数のデータを同時に送受信することができる。
また、本発明の一態様に係る通信装置によれば、前記送信部および前記第1デジタル処理部は第1半導体チップ上に搭載され、前記受信部および前記第2デジタル処理部は第2半導体チップ上に搭載されていることを特徴とする。
これにより、同一製品内における無線通信において複数のチャンネルを設定することができ、同一製品内において複数のデータを同時に送受信することができる。
また、本発明の一態様に係る通信装置によれば、前記送信部および前記第1デジタル処理部は第1半導体チップ上に搭載され、前記受信部および前記第2デジタル処理部は第2半導体チップ上に搭載されていることを特徴とする。
これにより、同一半導体チップに様々の処理を行わせることを可能としつつ、半導体チップ間の通信を無線にて行わせることが可能となる。このため、同一製品内におけるレイアウト設計の自由度を向上させることを可能としつつ、同一製品内におけるデータ伝送を効率よく行うことが可能となる。
また、本発明の一態様に係る通信装置によれば、前記送信部および前記受信部は、同一プリント基板上または同一筐体内または同一モジュール内または同一パッケージ内または一体的に使用される機器内に配置されていることを特徴とする。
また、本発明の一態様に係る通信装置によれば、前記送信部および前記受信部は、同一プリント基板上または同一筐体内または同一モジュール内または同一パッケージ内または一体的に使用される機器内に配置されていることを特徴とする。
これにより、同一製品内におけるデータ伝送を無線にて行うことが可能となり、伝送データが高ビットレート化した場合においても、伝送データの伝送周波数を安定化させつつ、同一製品内における配線数を減らすことができる。このため、同一製品内におけるレイアウト設計の自由度を向上させることを可能としつつ、同一製品内におけるデータ伝送を効率よく行うことが可能となる。
また、本発明の一態様に係る通信装置によれば、通信データのデジタル処理を行う第1デジタル処理部と、前記第1デジタル処理部を動作させる第1基準クロックを生成する第1基準発振器と、前記第1基準発振器にて生成された第1基準クロックを逓倍する第1逓倍器と、前記第1逓倍器にて逓倍された第1逓倍信号を混合しながら前記通信データの送受信を行う第1通信部と、第2基準クロックを生成する第2基準発振器と、前記第2基準クロックを逓倍する第2逓倍器と、前記第2逓倍器にて逓倍された第2逓倍信号を混合しながら前記通信データの送受信を行う第2通信部と、前記第2基準クロックを基準として動作しながら、前記第2通信部にて送受信される通信データのデジタル処理を行う第2デジタル処理部とを備えることを特徴とする。
これにより、第1基準クロックが逓倍された第1逓倍信号を用いて通信データを変復調することが可能となるとともに、第2基準クロックが逓倍された第2逓倍信号を用いて通信データを変復調することが可能となる。このため、電圧制御発振器やPLL回路を用いることなく、双方向通信を無線にて行うことが可能となり、回路規模の増大を抑制しつつ、通信データの伝送周波数を安定化させることが可能となるとともに、高ビットレート化に対応しつつ、データ通信を行うために必要な配線数を減らすことができる。この結果、同一製品内におけるデータ通信を効率よく行うことが可能となるとともに、双方向通信を許容した場合においても、同一製品内におけるレイアウト設計の自由度を向上させることができ、部品配置のフレキシビリティーに対応しつつ、通信装置の高性能化および高機能化を実現することが可能となるとともに、通信装置の小型化および低消費電力化を図ることができる。
また、本発明の一態様に係る通信装置によれば、位置関係を相対的に変えられるように連結された第1筐体部と第2筐体部とを備える通信装置において、前記第1筐体部は、送信データのデジタル処理を行う第1デジタル処理部と、前記第1デジタル処理部を動作させる第1基準クロックを生成する第1基準発振器と、前記第1基準発振器にて生成された第1基準クロックを逓倍する第1逓倍器と、前記第1逓倍器にて逓倍された第1逓倍信号を前記送信データにて変調する変調器と、前記変調された送信データを電波として放射する送信アンテナとを備え、前記第2筐体部は、前記送信アンテナから放射された電波を受信する受信アンテナと、第2基準クロックを生成する第2基準発振器と、前記第2基準クロックを逓倍する第2逓倍器と、前記第2逓倍器にて逓倍された第2逓倍信号を混合しながら前記受信アンテナにて受信された送信データを復調する復調部と、前記第2基準クロックを基準として動作しながら、前記復調部にて復調された送信データのデジタル処理を行う第2デジタル処理部とを備えることを特徴とする。
これにより、第1基準クロックが逓倍された第1逓倍信号を送信データにて変調することが可能となるとともに、第2基準クロックが逓倍された第2逓倍信号を用いて送信データを復調することが可能となる。このため、電圧制御発振器やPLL回路を用いることなく、データ伝送を無線にて行うことが可能となり、回路規模の増大を抑制しつつ、伝送データの伝送周波数を安定化させることが可能となるとともに、高ビットレート化に対応しつつ、データ伝送を行うために必要な配線数を減らすことができる。この結果、第1筐体部と第2筐体部との間でのデータ伝送量が増大した場合においても、第1筐体部と第2筐体部との間の位置関係を相対的に変化させることを可能としつつ、第1筐体部と第2筐体部との間でデータ伝送を安定して行うことができる。
以下、本発明の実施形態に係る通信装置および通信制御方法について図面を参照しながら説明する。
図1は、本発明の第1実施形態に係る通信装置の概略構成を示すブロック図である。
図1において、第1半導体チップK11aには、送信データ17aのデジタル処理を行うデジタルシグナルプロセッサ13aおよび送信データ17aを無線にて送信するための無線処理を行う無線送信部12aが搭載されている。ここで、無線送信部12aには、基準発振器11aにて生成された基準クロックをN逓倍する逓倍器14a、デジタルシグナルプロセッサ13aから出力された送信データ17aをマッピング処理するマッピング処理部15a、逓倍器14aにてN逓倍された逓倍信号とマッピング処理された送信データ17aとを混合することにより、送信データ17aを搬送周波数にアップコンバートするアップコンバータ16aが設けられている。そして、無線送信部12aおよびデジタルシグナルプロセッサ13aには、基準クロックを生成する基準発振器11aが接続されるとともに、無線送信部12aには、無線送信部12aにて無線処理された送信データを電波として放射する送信アンテナ18aが接続されている。また、第1半導体チップK11aには、無線送信部12aおよびデジタルシグナルプロセッサ13aに電力を供給する電源19aが接続されている。なお、マッピング処理部15aにて行われる変調方法としては、例えば、PSK(phase shift keying)変調、BPSK(binary phase shift keying)変調、QPSK(quadrature phase shift keying)変調、QAM(quadrature amplitude modulation)変調、OFDM(orthogonal frequency division multiplexing)変調、CDMA(code division multiple access)変調などを用いることができる。
図1は、本発明の第1実施形態に係る通信装置の概略構成を示すブロック図である。
図1において、第1半導体チップK11aには、送信データ17aのデジタル処理を行うデジタルシグナルプロセッサ13aおよび送信データ17aを無線にて送信するための無線処理を行う無線送信部12aが搭載されている。ここで、無線送信部12aには、基準発振器11aにて生成された基準クロックをN逓倍する逓倍器14a、デジタルシグナルプロセッサ13aから出力された送信データ17aをマッピング処理するマッピング処理部15a、逓倍器14aにてN逓倍された逓倍信号とマッピング処理された送信データ17aとを混合することにより、送信データ17aを搬送周波数にアップコンバートするアップコンバータ16aが設けられている。そして、無線送信部12aおよびデジタルシグナルプロセッサ13aには、基準クロックを生成する基準発振器11aが接続されるとともに、無線送信部12aには、無線送信部12aにて無線処理された送信データを電波として放射する送信アンテナ18aが接続されている。また、第1半導体チップK11aには、無線送信部12aおよびデジタルシグナルプロセッサ13aに電力を供給する電源19aが接続されている。なお、マッピング処理部15aにて行われる変調方法としては、例えば、PSK(phase shift keying)変調、BPSK(binary phase shift keying)変調、QPSK(quadrature phase shift keying)変調、QAM(quadrature amplitude modulation)変調、OFDM(orthogonal frequency division multiplexing)変調、CDMA(code division multiple access)変調などを用いることができる。
一方、第2半導体チップK11bには、受信データ17bのデジタル処理を行うデジタルシグナルプロセッサ13bおよび無線にて送信された受信データ17bを受信するための無線処理を行う無線受信部12bが搭載されている。ここで、無線受信部12bには、基準発振器11bにて生成された基準クロックをN逓倍する逓倍器14b、逓倍器14bにてN逓倍された逓倍信号と受信アンテナ18bにて受信された受信データ17bとを混合することにより、デジタルシグナルプロセッサ13bにて処理できるように受信データ17bをダウンコンバートするダウンコンバータ16b、ダウンコンバータ16bにてダウンコンバートされた受信データ17bをデマッピング処理するデマッピング処理部15bが設けられている。そして、無線受信部12bおよびデジタルシグナルプロセッサ13bには、基準クロックを生成する基準発振器11bが接続されるとともに、無線受信部12bには、送信アンテナ18aから放射された電波を受信する受信アンテナ18bが接続されている。また、第2半導体チップK11bには、無線受信部12bおよびデジタルシグナルプロセッサ13bに電力を供給する電源19bが接続されている。なお、基準発振器11a、11bとしては、例えば、水晶発振器または表面弾性波素子などを用いることができる。また、基準発振器11a、11bにて生成される基準クロックの周波数は互いに等しくなるように設定することができる。
なお、第1半導体チップK11aおよび第2半導体チップK11bは、同一プリント基板上または同一筐体内または同一モジュール内または同一パッケージ内または一体的に使用される機器内に配置することができる。あるいは、第1半導体チップK11aおよび第2半導体チップK11bは、位置関係を相対的に変えられるように連結された第1筐体部および第2筐体部にそれぞれ搭載することができる。ここで、第1筐体部と第2筐体部との間の位置関係を相対的に変える方法としては、第2筐体部を第1筐体部上に折り畳めるようにする方法の他、第2筐体部を第1筐体部上で水平に回転できるようにする方法あるいは第2筐体部を第1筐体部上で左右または前後にスライドできるようにする方法などを挙げることができる。
そして、基準発振器11aにて発生された基準クロックは、デジタルシグナルプロセッサ13aおよび逓倍器14aの双方に供給される。そして、デジタルシグナルプロセッサ13aは、基準発振器11aにて発生された基準クロックに同期しながらデジタル処理を行うことにより送信データ17aを生成し、マッピング処理部15aに送る。そして、マッピング処理部15aは、デジタルシグナルプロセッサ13aから送信データ17aを受け取ると、デジタル変調を行えるようにするために送信データ17aのビット列のマッピングを行った後、アップコンバータ16aに送る。
また、基準発振器11aにて発生された基準クロックが逓倍器14aに供給されると、逓倍器14aは基準クロックをN逓倍した後、そのN逓倍信号をアップコンバータ16aに送る。そして、N逓倍信号がアップコンバータ16aに送られると、アップコンバータ16aは、逓倍器14aから送られたN逓倍信号と、マッピング処理部15aから送られた送信データ17aとを混合することにより、送信データ17aの直交変調を行い、送信アンテナ18aを介して送信データ17aを送出させる。
そして、送信アンテナ18aを介し送信データ17aが送信されると、その送信データ17aが受信アンテナ18bにて受信され、ダウンコンバータ16bに送られる。また、基準発振器11bにて発生された基準クロックは、デジタルシグナルプロセッサ13bおよび逓倍器14bの双方に供給される。そして、基準発振器11bにて発生された基準クロックが逓倍器14bに供給されると、逓倍器14bは基準クロックをN逓倍した後、そのN逓倍信号をダウンコンバータ16bに送る。そして、N逓倍信号がダウンコンバータ16bに送られると、ダウンコンバータ16bは、逓倍器14aから送られたN逓倍信号と、受信アンテナ18bにて受信された送信データ17aとを混合することにより、送信データ17aの直交検波を行い、デマッピング処理部15bに送る。そして、デマッピング処理部15bは、ダウンコンバータ16bから送信データ17aを受け取ると、デジタル信号を復調するためにデマッピングを行いビット列に変換した後、エラー訂正などの処理が施された受信データ17bをデジタルシグナルプロセッサ13bに送る。そして、デジタルシグナルプロセッサ13bは、デマッピング処理部15bから受信データ17bを受け取ると、基準発振器11bにて発生された基準クロックに同期しながら受信データ17bのデジタル処理を行うことができる。
これにより、第1基準クロックが逓倍された第1逓倍信号を送信データにて変調することが可能となるとともに、第2基準クロックが逓倍された第2逓倍信号を用いて送信データを復調することが可能となる。このため、電圧制御発振器やPLL回路を用いることなく、データ伝送を無線にて行うことが可能となり、回路規模の増大を抑制しつつ、伝送データの伝送周波数を安定化させることが可能となるとともに、高ビットレート化に対応しつつ、データ伝送を行うために必要な配線数を減らすことができる。この結果、同一製品内におけるデータ伝送を効率よく行うことが可能となるとともに、同一製品内におけるレイアウト設計の自由度を向上させることができ、部品配置のフレキシビリティーに対応しつつ、通信装置の高性能化および高機能化を実現することが可能となるとともに、通信装置の小型化および低消費電力化を図ることができる。
なお、図1の実施形態では、基準クロックをN逓倍したN逓倍信号を用いることで送信データ17aの変調処理および受信データ17bの復調処理を行う方法について説明したが、送信側または受信側のいずれか一方のみについて基準クロックをN逓倍したN逓倍信号を用いるようにしてもよい。
また、図1の実施形態では、基準クロックをN逓倍する方法について説明したが、逓倍器14a、14bは複数の逓倍率を設定できるようにしてもよく、送信アンテナ18aおよび受信アンテナ18bを介した無線通信において複数のチャンネルを設定できるようにして、送信アンテナ18aおよび受信アンテナ18bを介して複数のデータを同時に送受信できるようにしてもよい。この場合、送信データ17aの転送レートが高くなる従って逓倍率が高くなるように設定することが好ましい。
また、図1の実施形態では、基準クロックをN逓倍する方法について説明したが、逓倍器14a、14bは複数の逓倍率を設定できるようにしてもよく、送信アンテナ18aおよび受信アンテナ18bを介した無線通信において複数のチャンネルを設定できるようにして、送信アンテナ18aおよび受信アンテナ18bを介して複数のデータを同時に送受信できるようにしてもよい。この場合、送信データ17aの転送レートが高くなる従って逓倍率が高くなるように設定することが好ましい。
図2は、図1の無線送信部12aのアップコンバータ16aおよび無線受信部12bのダウンコンバータ16bの概略構成を示す図である。
図2(a)において、無線送信部12aには、基準クロックをN逓倍する逓倍器81a、逓倍器81aにてN逓倍されたN逓倍信号を90°だけ移相させる移相器84a、逓倍器81aにてN逓倍されたN逓倍信号とデータマッピングされた同相成分Iとを乗算する乗算器82a、N逓倍信号を90°だけ移相させた信号とデータマッピングされた直交成分Qとを乗算する乗算器83a、乗算器82a、83aからの出力を加算する加算器85aを設けることができる。
図2(a)において、無線送信部12aには、基準クロックをN逓倍する逓倍器81a、逓倍器81aにてN逓倍されたN逓倍信号を90°だけ移相させる移相器84a、逓倍器81aにてN逓倍されたN逓倍信号とデータマッピングされた同相成分Iとを乗算する乗算器82a、N逓倍信号を90°だけ移相させた信号とデータマッピングされた直交成分Qとを乗算する乗算器83a、乗算器82a、83aからの出力を加算する加算器85aを設けることができる。
そして、同相成分Iと直交成分Qとを乗算器82a、83aにそれぞれ入力することにより、N逓倍信号が直交変調された無線信号RFを加算器85aから出力することができる。
また、図2(b)において、無線受信部12bには、無線信号RFを分配する分配器85b、基準クロックをN逓倍する逓倍器81b、逓倍器81bにてN逓倍されたN逓倍信号を90°だけ移相させる移相器84b、逓倍器81bにてN逓倍されたN逓倍信号と無線信号RFとを乗算する乗算器82a、N逓倍信号を90°だけ移相させた信号と無線信号RFとを乗算する乗算器83aを設けることができる。
また、図2(b)において、無線受信部12bには、無線信号RFを分配する分配器85b、基準クロックをN逓倍する逓倍器81b、逓倍器81bにてN逓倍されたN逓倍信号を90°だけ移相させる移相器84b、逓倍器81bにてN逓倍されたN逓倍信号と無線信号RFとを乗算する乗算器82a、N逓倍信号を90°だけ移相させた信号と無線信号RFとを乗算する乗算器83aを設けることができる。
そして、N逓倍信号が直交変調された無線信号RFを加算器85bに入力することにより、N逓倍信号にて直交検波された同相成分Iと直交成分Qとを乗算器82b、83bからそれぞれ出力することができる。
図3は、図1の逓倍器14a、14bの概略構成を示す図である。
図3において、逓倍器14a、14bには、制御電圧発生部91、ディレーバッファ92〜95、インバータ96および排他的論理和回路97〜99がそれぞれ設けられている。そして、ディレーバッファ92〜95は直列に接続され、ディレーバッファ95の後段にはインバータ96が接続されている。また、制御電圧発生部91からは、ディレーバッファ92〜95の遅延量をそれぞれ制御する制御電圧Vcontが出力されるとともに、制御電圧発生部91には、インバータ96からの出力および周波数f0の基準クロックCLKが入力される。また、ディレーバッファ92には周波数f0の基準クロックCLKが入力され、排他的論理和回路97には周波数f0の基準クロックCLKおよびディレーバッファ92からの出力が入力され、排他的論理和回路98にはディレーバッファ93、94からの出力が入力され、排他的論理和回路99は排他的論理和回路97、98からの出力が入力される。なお、制御電圧発生部91には、基準クロックCLKの位相とインバータ96の出力の位相とを比較する位相比較器、基準クロックCLKの位相とインバータ96の出力の位相とのずれ量に応じた電圧を発生させるチャージポンプ回路およびローパスフィルタを設けることができる。
図3は、図1の逓倍器14a、14bの概略構成を示す図である。
図3において、逓倍器14a、14bには、制御電圧発生部91、ディレーバッファ92〜95、インバータ96および排他的論理和回路97〜99がそれぞれ設けられている。そして、ディレーバッファ92〜95は直列に接続され、ディレーバッファ95の後段にはインバータ96が接続されている。また、制御電圧発生部91からは、ディレーバッファ92〜95の遅延量をそれぞれ制御する制御電圧Vcontが出力されるとともに、制御電圧発生部91には、インバータ96からの出力および周波数f0の基準クロックCLKが入力される。また、ディレーバッファ92には周波数f0の基準クロックCLKが入力され、排他的論理和回路97には周波数f0の基準クロックCLKおよびディレーバッファ92からの出力が入力され、排他的論理和回路98にはディレーバッファ93、94からの出力が入力され、排他的論理和回路99は排他的論理和回路97、98からの出力が入力される。なお、制御電圧発生部91には、基準クロックCLKの位相とインバータ96の出力の位相とを比較する位相比較器、基準クロックCLKの位相とインバータ96の出力の位相とのずれ量に応じた電圧を発生させるチャージポンプ回路およびローパスフィルタを設けることができる。
そして、制御電圧発生部91は、ディレーバッファ92〜95に制御電圧Vcontをそれぞれ出力し、基準クロックCLKの位相とインバータ96の出力の位相とが一致するようにディレーバッファ92の遅延量をそれぞれ制御することができる。そして、基準クロックCLKの位相とインバータ96の出力の位相とが一致するようにディレーバッファ92の遅延量が設定されると、基準クロックCLKの1/8周期ずつ位相がずらされた信号のディレーバッファ92〜95からそれぞれ出力される。このため、ディレーバッファ92からは基準クロックCLKの1/8周期分の位相がずれた信号が出力され、ディレーバッファ93からは基準クロックCLKの2/8周期分の位相がずれた信号が出力され、ディレーバッファ94からは基準クロックCLKの3/8周期分の位相がずれた信号が出力される。
そして、排他的論理和回路97にて、周波数f0の基準クロックCLKとディレーバッファ92からの出力との排他的論理和をとることにより、基準クロックCLKの周波数f0を2逓倍することができ、排他的論理和回路98にて、ディレーバッファ93、94からの出力の排他的論理和をとることにより、基準クロックCLKの周波数f0を2逓倍することができる。また、排他的論理和回路97、98からそれぞれ出力されるに周波数2f0の信号は互いに位相が1/8周期分だけずれているため、排他的論理和回路99にて、排他的論理和回路97、98からの出力の排他的論理和をとることにより、基準クロックCLKの周波数f0を4逓倍することができる。
なお、図3の実施形態では、ディレーバッファ92〜95を4段構成にすることにより、基準クロックCLKを4逓倍する方法について説明したが、さらに高い周波数逓倍を行う場合には、ディレーバッファをさらに多段構成にすればよい。ただし、ディレーバッファの個数は4n(nは正の整数)とすることが好ましい。図3のDLL回路を複数個設け、前段のDLL回路から得られる逓倍周波数を後段のDLL回路の基準周波数として入力することにより、さらなる高次の周波数逓倍を行うこともできる。すなわち、ディレーバッファの段数が4nのDLL回路をm段接続した場合、(4(n))mの逓倍数を得ることができる。
図4は、本発明の第2実施形態に係る通信装置の概略構成を示すブロック図である。
図4において、第1半導体チップK11aおよび第2半導体チップK11bには図1と同様の構成が設けられるとともに、第1半導体チップK11aおよび第2半導体チップK11bには、無線送信部12a、無線受信部12bおよびデジタルシグナルプロセッサ13a、13bに電力を共通に供給する電源19aが接続されている。
図4において、第1半導体チップK11aおよび第2半導体チップK11bには図1と同様の構成が設けられるとともに、第1半導体チップK11aおよび第2半導体チップK11bには、無線送信部12a、無線受信部12bおよびデジタルシグナルプロセッサ13a、13bに電力を共通に供給する電源19aが接続されている。
ここで、第1半導体チップK11a側には、逓倍器14aおよびデジタルシグナルプロセッサ13aに基準クロックを供給する基準発振器11aが設けられるとともに、基準発振器11aにて生成される基準クロックを電源ライン20に重畳させるクロック重畳部30aが設けられている。また、第2半導体チップK11b側には、基準発振器11aにて生成された基準クロックを電源ライン20から抽出し、逓倍器14bおよびデジタルシグナルプロセッサ13bに基準クロックを供給するクロック抽出部30bが設けられている。
そして、基準発振器11aにて発生された基準クロックは、デジタルシグナルプロセッサ13aおよび逓倍器14aの双方に供給されるとともに、クロック重畳部30aに供給される。そして、デジタルシグナルプロセッサ13aは、基準発振器11aにて発生された基準クロックに同期しながらデジタル処理を行うことにより送信データ17aを生成し、マッピング処理部15aに送る。そして、マッピング処理部15aは、デジタルシグナルプロセッサ13aから送信データ17aを受け取ると、デジタル変調を行えるようにするために送信データ17aのビット列のマッピングを行った後、アップコンバータ16aに送る。
また、基準発振器11aにて発生された基準クロックが逓倍器14aに供給されると、逓倍器14aは基準クロックをN逓倍した後、そのN逓倍信号をアップコンバータ16aに送る。そして、N逓倍信号がアップコンバータ16aに送られると、アップコンバータ16aは、逓倍器14aから送られたN逓倍信号と、マッピング処理部15aから送られた送信データ17aとを混合することにより、送信データ17aの直交変調を行い、送信アンテナ18aを介して送信データ17aを送出させる。また、クロック重畳部30aは、基準発振器11aにて発生された基準クロックを受け取ると、その基準クロックを電源ライン20に重畳させ、クロック抽出部30bに送る。
そして、送信アンテナ18aを介し送信データ17aが送信されると、その送信データ17aが受信アンテナ18bにて受信され、ダウンコンバータ16bに送られる。また、電源ライン20に重畳された基準クロックはクロック抽出部30bにて抽出され、デジタルシグナルプロセッサ13bおよび逓倍器14bの双方に供給される。そして、クロック抽出部30bにて抽出された基準クロックが逓倍器14bに供給されると、逓倍器14bは基準クロックをN逓倍した後、そのN逓倍信号をダウンコンバータ16bに送る。そして、N逓倍信号がダウンコンバータ16bに送られると、ダウンコンバータ16bは、逓倍器14aから送られたN逓倍信号と、受信アンテナ18bにて受信された送信データ17aとを混合することにより、送信データ17aの直交検波を行い、デマッピング処理部15bに送る。そして、デマッピング処理部15bは、ダウンコンバータ16bから送信データ17aを受け取ると、デジタル信号を復調するためにデマッピングを行いビット列に変換した後、エラー訂正などの処理が施された受信データ17bをデジタルシグナルプロセッサ13bに送る。そして、デジタルシグナルプロセッサ13bは、デマッピング処理部15bから受信データ17bを受け取ると、クロック抽出部30bにて抽出された基準クロックに同期しながら受信データ17bのデジタル処理を行うことができる。
これにより、第1半導体チップK11aと第2半導体チップK11bとの間の配線数を減らすことを可能としつつ、同一の基準発振器11aにて生成された基準クロックを第1半導体チップK11aと第2半導体チップK11bの双方で共有することが可能となるとともに、無線送信部12aおよび無線受信部12bにて基準クロックを逓倍することが可能となる。このため、電圧制御発振器やPLL回路を用いることなく、データ伝送を無線にて行うことが可能となり、回路規模の増大を抑制しつつ、伝送データの伝送周波数を安定化させることが可能となるとともに、同一製品内における無線通信の品質を向上させることができる。
なお、図4の実施形態では、基準発振器11aにて生成される基準クロックを第1半導体チップK11aおよび第2半導体チップK11bの双方で共有するために、基準クロックを電源ライン20に重畳させる方法について説明したが、基準発振器11aにて生成された基準クロックを第1半導体チップK11aおよび第2半導体チップK11bに供給するために、専用の信号ラインを設けるようにしてもよい。
図5は、本発明の第3実施形態に係る通信装置の概略構成を示すブロック図である。
図5において、第1半導体チップK11aおよび第2半導体チップK11bには図1と同様の構成が設けられるとともに、第1半導体チップK11a側には、基準発振器11aにて生成された基準クロックにPN(擬似雑音)系列信号を混合する混合器50aが設けられ、第2半導体チップK11b側には、基準発振器11bにて生成された基準クロックにPN(擬似雑音)系列信号を混合する混合器50bが設けられている。
図5において、第1半導体チップK11aおよび第2半導体チップK11bには図1と同様の構成が設けられるとともに、第1半導体チップK11a側には、基準発振器11aにて生成された基準クロックにPN(擬似雑音)系列信号を混合する混合器50aが設けられ、第2半導体チップK11b側には、基準発振器11bにて生成された基準クロックにPN(擬似雑音)系列信号を混合する混合器50bが設けられている。
そして、基準発振器11aにて発生された基準クロックは混合器50aに供給され、混合器50aにてPN系列信号が混合されることにより、基準クロックのスペクトル拡散が行われる。そして、スペクトル拡散された基準クロックは、デジタルシグナルプロセッサ13aおよび逓倍器14aの双方に供給される。そして、デジタルシグナルプロセッサ13aは、基準発振器11aにて発生された基準クロックに同期しながらデジタル処理を行うことにより送信データ17aを生成し、マッピング処理部15aに送る。そして、マッピング処理部15aは、デジタルシグナルプロセッサ13aから送信データ17aを受け取ると、デジタル変調を行えるようにするために送信データ17aのビット列のマッピングを行った後、アップコンバータ16aに送る。
また、スペクトル拡散された基準クロックが逓倍器14aに供給されると、逓倍器14aは基準クロックをN逓倍した後、そのN逓倍信号をアップコンバータ16aに送る。そして、N逓倍信号がアップコンバータ16aに送られると、アップコンバータ16aは、逓倍器14aから送られたN逓倍信号と、マッピング処理部15aから送られた送信データ17aとを混合することにより、送信データ17aの直交変調を行い、送信アンテナ18aを介して送信データ17aを送出させる。
そして、送信アンテナ18aを介し送信データ17aが送信されると、その送信データ17aが受信アンテナ18bにて受信され、ダウンコンバータ16bに送られる。また、基準発振器11bにて発生された基準クロックは、混合器50bに供給され、混合器50bにてPN系列信号が混合されることにより、基準クロックのスペクトル拡散が行われる。そして、スペクトル拡散された基準クロックは、デジタルシグナルプロセッサ13bおよび逓倍器14bの双方に供給される。そして、スペクトル拡散された基準クロックが逓倍器14bに供給されると、逓倍器14bは基準クロックをN逓倍した後、そのN逓倍信号をダウンコンバータ16bに送る。そして、N逓倍信号がダウンコンバータ16bに送られると、ダウンコンバータ16bは、逓倍器14aから送られたN逓倍信号と、受信アンテナ18bにて受信された送信データ17aとを混合することにより、送信データ17aの直交検波を行い、デマッピング処理部15bに送る。そして、デマッピング処理部15bは、ダウンコンバータ16bから送信データ17aを受け取ると、デジタル信号を復調するためにデマッピングを行いビット列に変換した後、エラー訂正などの処理が施された受信データ17bをデジタルシグナルプロセッサ13bに送る。そして、デジタルシグナルプロセッサ13bは、デマッピング処理部15bから受信データ17bを受け取ると、スペクトル拡散された基準クロックに同期しながら受信データ17bのデジタル処理を行うことができる。
これにより、通信品質を劣化させることなく、基準発振器11a、11bにてそれぞれ生成された基準クロックの尖頭値電力を低下させることができる。このため、不要輻射電力を抑制しつつ、基準クロックを逓倍することが可能となり、同一製品内におけるデータ伝送を効率よく行うことが可能となる。なお、PN系列は、1つの送受信系において強い相関特性を持たせることができる。このため、スペクトル拡散された基準クロックを送受信間で完全同期させることができ、受信側にて逆拡散を確実に行うことを可能として、送信データを受信側で精度よく再生することができる。また、PN系列は、同様な他の送受信系において相関特性を小さくすることができ、他の送受信系との混信を防止することができる。
図6は、本発明の第4実施形態に係る通信装置の概略構成を示すブロック図である。
図6において、第1半導体チップK61aには、送信データ67aおよび受信データ67a´のデジタル処理を行うデジタルシグナルプロセッサ63aおよび送信データ67aおよび受信データ67a´を無線にて送受信するための無線処理を行う無線通信部62aが搭載されている。ここで、無線通信部62aには、基準発振器61aにて生成された基準クロックをN逓倍する逓倍器64a、デジタルシグナルプロセッサ63aから出力された送信データ67aをマッピング処理するマッピング処理部65a、ダウンコンバータ66a´から出力された受信データ67a´をデマッピング処理するデマッピング処理部65a´、逓倍器64aにてN逓倍された逓倍信号とマッピング処理された送信データ67aとを混合することにより、送信データ67aを搬送周波数にアップコンバートするアップコンバータ66a、逓倍器64aにてN逓倍された逓倍信号と通信アンテナ68aにて受信された受信データ67a´とを混合することにより、デジタルシグナルプロセッサ63aにて処理できるように受信データ67a´をダウンコンバートするダウンコンバータ66a´、通信アンテナ68aをアップコンバータ66a、ダウンコンバータ66a´間で切り替える切り替えスイッチ70aが設けられている。そして、無線通信部62aおよびデジタルシグナルプロセッサ63aには、基準クロックを生成する基準発振器61aが接続されるとともに、無線通信部62aには、送信データ67aおよび受信データ67a´を電波として送受信する通信アンテナ68aが接続されている。また、第1半導体チップK61aには、無線通信部62aおよびデジタルシグナルプロセッサ63aに電力を供給する電源69aが接続されている。
図6において、第1半導体チップK61aには、送信データ67aおよび受信データ67a´のデジタル処理を行うデジタルシグナルプロセッサ63aおよび送信データ67aおよび受信データ67a´を無線にて送受信するための無線処理を行う無線通信部62aが搭載されている。ここで、無線通信部62aには、基準発振器61aにて生成された基準クロックをN逓倍する逓倍器64a、デジタルシグナルプロセッサ63aから出力された送信データ67aをマッピング処理するマッピング処理部65a、ダウンコンバータ66a´から出力された受信データ67a´をデマッピング処理するデマッピング処理部65a´、逓倍器64aにてN逓倍された逓倍信号とマッピング処理された送信データ67aとを混合することにより、送信データ67aを搬送周波数にアップコンバートするアップコンバータ66a、逓倍器64aにてN逓倍された逓倍信号と通信アンテナ68aにて受信された受信データ67a´とを混合することにより、デジタルシグナルプロセッサ63aにて処理できるように受信データ67a´をダウンコンバートするダウンコンバータ66a´、通信アンテナ68aをアップコンバータ66a、ダウンコンバータ66a´間で切り替える切り替えスイッチ70aが設けられている。そして、無線通信部62aおよびデジタルシグナルプロセッサ63aには、基準クロックを生成する基準発振器61aが接続されるとともに、無線通信部62aには、送信データ67aおよび受信データ67a´を電波として送受信する通信アンテナ68aが接続されている。また、第1半導体チップK61aには、無線通信部62aおよびデジタルシグナルプロセッサ63aに電力を供給する電源69aが接続されている。
一方、第2半導体チップK61bには、送信データ67bおよび受信データ67b´のデジタル処理を行うデジタルシグナルプロセッサ63bおよび送信データ67bおよび受信データ67b´を無線にて送受信するための無線処理を行う無線通信部62bが搭載されている。ここで、無線通信部62bには、基準発振器61bにて生成された基準クロックをN逓倍する逓倍器64b、デジタルシグナルプロセッサ63bから出力された送信データ67bをマッピング処理するマッピング処理部65b、ダウンコンバータ66b´から出力された受信データ67b´をデマッピング処理するデマッピング処理部65b´、逓倍器64bにてN逓倍された逓倍信号とマッピング処理された送信データ67bとを混合することにより、送信データ67bを搬送周波数にアップコンバートするアップコンバータ66b、逓倍器64bにてN逓倍された逓倍信号と通信アンテナ68bにて受信された受信データ67b´とを混合することにより、デジタルシグナルプロセッサ63bにて処理できるように受信データ67b´をダウンコンバートするダウンコンバータ66b´、通信アンテナ68bをアップコンバータ66b、ダウンコンバータ66b´間で切り替える切り替えスイッチ70bが設けられている。そして、無線通信部62bおよびデジタルシグナルプロセッサ63bには、基準クロックを生成する基準発振器61bが接続されるとともに、無線通信部62bには、送信データ67bおよび受信データ67b´を電波として送受信する通信アンテナ68bが接続されている。また、第2半導体チップK61bには、無線通信部62bおよびデジタルシグナルプロセッサ63bに電力を供給する電源69bが接続されている。
そして、第1半導体チップK61aから第2半導体チップK61bにデータを伝送する場合、第1半導体チップK61a側の切り替えスイッチ70aをアップコンバータ66a側に切り替えるとともに、第2半導体チップK61b側の切り替えスイッチ70bをダウンコンバータ66b´側に切り替える。
そして、基準発振器61aにて発生された基準クロックは、デジタルシグナルプロセッサ63aおよび逓倍器64aの双方に供給される。そして、デジタルシグナルプロセッサ63aは、基準発振器61aにて発生された基準クロックに同期しながらデジタル処理を行うことにより送信データ67aを生成し、マッピング処理部65aに送る。そして、マッピング処理部65aは、デジタルシグナルプロセッサ63aから送信データ67aを受け取ると、デジタル変調を行えるようにするために送信データ67aのビット列のマッピングを行った後、アップコンバータ66aに送る。
そして、基準発振器61aにて発生された基準クロックは、デジタルシグナルプロセッサ63aおよび逓倍器64aの双方に供給される。そして、デジタルシグナルプロセッサ63aは、基準発振器61aにて発生された基準クロックに同期しながらデジタル処理を行うことにより送信データ67aを生成し、マッピング処理部65aに送る。そして、マッピング処理部65aは、デジタルシグナルプロセッサ63aから送信データ67aを受け取ると、デジタル変調を行えるようにするために送信データ67aのビット列のマッピングを行った後、アップコンバータ66aに送る。
また、基準発振器61aにて発生された基準クロックが逓倍器64aに供給されると、逓倍器64aは基準クロックをN逓倍した後、そのN逓倍信号をアップコンバータ66aに送る。そして、N逓倍信号がアップコンバータ66aに送られると、アップコンバータ66aは、逓倍器64aから送られたN逓倍信号と、マッピング処理部65aから送られた送信データ67aとを混合することにより、送信データ67aの直交変調を行い、通信アンテナ68aを介して送信データ67aを送出させる。
そして、通信アンテナ68aを介し送信データ67aが送信されると、その送信データ67aが通信アンテナ68bにて受信され、ダウンコンバータ66b´に送られる。また、基準発振器61bにて発生された基準クロックは、デジタルシグナルプロセッサ63bおよび逓倍器64bの双方に供給される。そして、基準発振器61bにて発生された基準クロックが逓倍器64bに供給されると、逓倍器64bは基準クロックをN逓倍した後、そのN逓倍信号をダウンコンバータ66b´に送る。そして、N逓倍信号がダウンコンバータ66b´に送られると、ダウンコンバータ66b´は、逓倍器64aから送られたN逓倍信号と、通信アンテナ68bにて受信された送信データ67aとを混合することにより、送信データ67aの直交検波を行い、デマッピング処理部65b´に送る。そして、デマッピング処理部65b´は、ダウンコンバータ66b´から送信データ67aを受け取ると、デジタル信号を復調するためにデマッピングを行いビット列に変換した後、エラー訂正などの処理が施された受信データ67b´をデジタルシグナルプロセッサ63bに送る。そして、デジタルシグナルプロセッサ63bは、デマッピング処理部65b´から受信データ67b´を受け取ると、基準発振器61bにて発生された基準クロックに同期しながら受信データ67b´のデジタル処理を行うことができる。
一方、第1半導体チップK61a側の切り替えスイッチ70aをダウンコンバータ66a´側に切り替えるとともに、第2半導体チップK61b側の切り替えスイッチ70bをアップコンバータ66b側に切り替えることにより、第2半導体チップK61bから第1半導体チップK61aにデータを伝送することができる。
これにより、基準クロック61aがN逓倍された逓倍信号を用いて通信データを変復調することが可能となるとともに、基準クロック61bがN逓倍された逓倍信号を用いて通信データを変復調することが可能となる。このため、電圧制御発振器やPLL回路を用いることなく、双方向通信を無線にて行うことが可能となり、回路規模の増大を抑制しつつ、通信データの伝送周波数を安定化させることが可能となるとともに、高ビットレート化に対応しつつ、データ通信を行うために必要な配線数を減らすことができる。
これにより、基準クロック61aがN逓倍された逓倍信号を用いて通信データを変復調することが可能となるとともに、基準クロック61bがN逓倍された逓倍信号を用いて通信データを変復調することが可能となる。このため、電圧制御発振器やPLL回路を用いることなく、双方向通信を無線にて行うことが可能となり、回路規模の増大を抑制しつつ、通信データの伝送周波数を安定化させることが可能となるとともに、高ビットレート化に対応しつつ、データ通信を行うために必要な配線数を減らすことができる。
K11a、K61a 第1半導体チップ、K11b、K61b 第2半導体チップ、11a、11b、61a、61b 基準発振器、12a 無線送信部、12b 無線受信部、13a、13b、63a、63b デジタルシグナルプロセッサ、14a、14b、64a、64b、81a、81b 逓倍器、15a、65a、65b マッピング処理部、15b、65a´、65b´ デマッピング処理部、50a、50b 混合器、16a、66a、66b アップコンバータ、16b、66a´、66b´ ダウンコンバータ、17a、17b データ、18a 送信アンテナ、18b 受信アンテナ、68a、68b 通信アンテナ、19a、19b、69a、69b 電源、20 電源ライン、82a、82b、83a、83b 乗算器、84a、84b 移相器、85a 加算器、85b 分配器、91 制御電圧発生部、92〜95 ディレーバッファ、96 インバータ、97〜99 排他的論理和回路、30a クロック重畳部、30b クロック抽出部、62a、62b 無線通信部、67a、67b 送信データ、67a´、67b´ 受信データ
Claims (11)
- 送信データのデジタル処理を行うデジタル処理部と、
前記デジタル処理部を動作させる基準クロックを生成する基準発振器と、
前記基準発振器にて生成された基準クロックを逓倍する逓倍器と、
前記逓倍器にて逓倍された逓倍信号を混合しながら前記送信データを送信する送信部とを備えることを特徴とする送信装置。 - 基準クロックを生成する基準発振器と、
前記基準発振器にて生成された基準クロックを逓倍する逓倍器と、
前記逓倍器にて逓倍された逓倍信号を混合しながら前記受信データを受信する受信部と、
前記基準クロックを基準として動作しながら、前記受信部にて受信された受信データのデジタル処理を行うデジタル処理部とを備えることを特徴とする受信装置。 - 送信データのデジタル処理を行う第1デジタル処理部と、
前記第1デジタル処理部を動作させる第1基準クロックを生成する第1基準発振器と、
前記第1基準発振器にて生成された第1基準クロックを逓倍する第1逓倍器と、
前記第1逓倍器にて逓倍された第1逓倍信号を混合しながら前記送信データを送信する送信部と、
第2基準クロックを生成する第2基準発振器と、
前記第2基準クロックを逓倍する第2逓倍器と、
前記第2逓倍器にて逓倍された第2逓倍信号を混合しながら前記送信データを受信する受信部と、
前記第2基準クロックを基準として動作しながら、前記受信部にて受信された送信データのデジタル処理を行う第2デジタル処理部とを備えることを特徴とする通信装置。 - 前記第1基準クロックをスペクトル拡散させる第1スペクトル拡散器と、
前記第2基準クロックをスペクトル拡散させる第2スペクトル拡散器とをさらに備えることを特徴とする請求項3記載の通信装置。 - 送信データのデジタル処理を行う第1デジタル処理部と、
前記第1デジタル処理部を動作させる基準クロックを生成する基準発振器と、
前記基準発振器にて生成された基準クロックを逓倍する第1逓倍器と、
前記第1逓倍器にて逓倍された第1逓倍信号を混合しながら前記送信データを送信する送信部と、
前記基準発振器にて生成された前記基準クロックを伝送する伝送ラインと、
前記伝送ラインにて伝送された前記基準クロックを逓倍する第2逓倍器と、
前記第2逓倍器にて逓倍された第2逓倍信号を混合しながら前記送信データを受信する受信部と、
前記伝送ラインにて伝送された基準クロックを基準として動作しながら、前記受信部にて受信された送信データのデジタル処理を行う第2デジタル処理部とを備えることを特徴とする通信装置。 - 送信データのデジタル処理を行う第1デジタル処理部と、
前記第1デジタル処理部を動作させる基準クロックを生成する基準発振器と、
前記基準発振器にて生成された基準クロックを逓倍する第1逓倍器と、
前記第1逓倍器にて逓倍された第1逓倍信号を混合しながら前記送信データを送信する送信部と、
前記基準発振器にて生成された前記基準クロックを電源ライン上に重畳させるクロック重畳器と、
前記電源ライン上に重畳された信号から前記基準クロックを抽出するクロック抽出器と、
前記クロック抽出器にて抽出された前記基準クロックを逓倍する第2逓倍器と、
前記第2逓倍器にて逓倍された第2逓倍信号を混合しながら前記送信データを受信する受信部と、
前記クロック抽出器にて抽出された基準クロックを基準として動作しながら、前記受信部にて受信された送信データのデジタル処理を行う第2デジタル処理部とを備えることを特徴とする通信装置。 - 前記第1逓倍器および前記第2逓倍器は複数の逓倍率を設定できることを特徴とする請求項3から6のいずれか1項記載の通信装置。
- 前記送信部および前記第1デジタル処理部は第1半導体チップ上に搭載され、前記受信部および前記第2デジタル処理部は第2半導体チップ上に搭載されていることを特徴とする請求項3から7のいずれか1項記載の通信装置。
- 前記送信部および前記受信部は、同一プリント基板上または同一筐体内または同一モジュール内または同一パッケージ内または一体的に使用される機器内に配置されていることを特徴とする請求項3から8のいずれか1項記載の通信装置。
- 通信データのデジタル処理を行う第1デジタル処理部と、
前記第1デジタル処理部を動作させる第1基準クロックを生成する第1基準発振器と、
前記第1基準発振器にて生成された第1基準クロックを逓倍する第1逓倍器と、
前記第1逓倍器にて逓倍された第1逓倍信号を混合しながら前記通信データの送受信を行う第1通信部と、
第2基準クロックを生成する第2基準発振器と、
前記第2基準クロックを逓倍する第2逓倍器と、
前記第2逓倍器にて逓倍された第2逓倍信号を混合しながら前記通信データの送受信を行う第2通信部と、
前記第2基準クロックを基準として動作しながら、前記第2通信部にて送受信される通信データのデジタル処理を行う第2デジタル処理部とを備えることを特徴とする通信装置。 - 位置関係を相対的に変えられるように連結された第1筐体部と第2筐体部とを備える通信装置において、
前記第1筐体部は、
送信データのデジタル処理を行う第1デジタル処理部と、
前記第1デジタル処理部を動作させる第1基準クロックを生成する第1基準発振器と、
前記第1基準発振器にて生成された第1基準クロックを逓倍する第1逓倍器と、
前記第1逓倍器にて逓倍された第1逓倍信号を前記送信データにて変調する変調器と、
前記変調された送信データを電波として放射する送信アンテナとを備え、
前記第2筐体部は、
前記送信アンテナから放射された電波を受信する受信アンテナと、
第2基準クロックを生成する第2基準発振器と、
前記第2基準クロックを逓倍する第2逓倍器と、
前記第2逓倍器にて逓倍された第2逓倍信号を混合しながら前記受信アンテナにて受信された送信データを復調する復調部と、
前記第2基準クロックを基準として動作しながら、前記復調部にて復調された送信データのデジタル処理を行う第2デジタル処理部とを備えることを特徴とする通信装置。
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---|---|---|---|
JP2005158518A JP2006339706A (ja) | 2005-05-31 | 2005-05-31 | 送信装置、受信装置および通信装置 |
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