JP2006324344A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】 ＣＭＯＳ半導体装置において、反転領域対策を、ＣＭＯＳ半導体装置の製造工程を変えないで実現することを課題とする。
【解決手段】 境界領域４０については、ｐ形ウェル２０３とｎ形ウェル２０２の境界５の部分の上に、第１層酸化膜２０８とポリシリコン膜２１０−２ａと第３層酸化膜２１４とが重なっており、この第３層酸化膜２１４の上面に、ｎ形ウェル２０２から延在しているアルミニウム配線２１６Ａが形成してある構造である。ｐ形ウェル２０３及びｎ形ウェル２０２からアルミニウム配線８までの離間距離はＬ２であり、従来の離間距離Ｌ１に比べて長い。ポリシリコン膜２１０−２ａはゲートを形成するために形成されたポリシリコン膜２１０−１の除去されずに残された部分である。
【選択図】 図１

Description

本発明は半導体装置及びその製造方法に係り、特に、Ｎチャネル型ＭＯＳとＰチャネル型ＭＯＳとが隣り合って密接して配置している部分の改良に関する。

一般的に、ＣＭＯＳ半導体装置はシリコン基板にＮチャネル型ＭＯＳとＰチャネル型ＭＯＳとが隣り合って密接して配置して作り込んで形成してある。

図８は従来のＣＭＯＳ半導体装置１のＮチャネル型ＭＯＳ２０とＰチャネル型ＭＯＳ３０とが隣接している境界の部分を示す。４０は境界領域である。２はｐ形のシリコン基板、３はｐ形ウェル、４はｎ形ウェルである。５はｐ形ウェル３とｎ形ウェル４との境界である。６は第１層酸化膜であり、７は第３層酸化膜である。８はアルミニウム配線であり、ｎウェル４側から出て延在して隣接しているｎウェル４とｐウェル３との境界の部分に沿っており、一部は、ｐウェル３の上側に張り出ている。

ｎ形ウェル４は境界領域４０の隣りの部位がＶｄｄに接続してあり、ｐ形ウェル３は境界領域４０の隣りの部位がＧｎｄに接続してあり、この境界領域４０は反転領域１０が形成され易い部分である。

境界領域４０については、ｐ形ウェル３とｎ形ウェル４との境界５の部分の上に、第１層酸化膜６と第３層酸化膜７とが重なっており、この第３層酸化膜７の上面にアルミニウム配線８が形成してある構造である。ｐ形ウェル３及びｎ形ウェル４からアルミニウム配線８までの離間距離はＬ１である。

この離間距離Ｌ１が反転電圧を決定する一つの要因である。反転電圧とは、アルミニウム配線８に印加する電圧を上昇させていった場合に、アルミニウム配線８から発生する電界によってｐ形ウェル３のうちアルミニウム配線８の真下に当る部分に電子が集まってきて、反転領域１０が形成されるときの電圧である。反転電圧が高い程、反転領域が形成され難くなる。なお、反転領域１０はｐ形ウェル３のうちアルミニウム配線８の真下に当る部分、即ち、ｐ形ウェル３のうちｎ形ウェル４との境界の近傍に形成される。
特開平１１−５４５００号公報

ｐ形ウェル３の端の部分に反転領域１０が形成されると、反転領域１０を通ってＰチャネル型ＭＯＳ３０からＮチャネル型ＭＯＳ２０へ電流が流れ、これが原因で、Ｎチャネル型ＭＯＳ２０のＶ−Ｉ特性が、図３中、本来の線Ｉで示す状態から、線ＩＡで示すようにシフトし特性が低下してしまう。

近年、ＣＭＯＳ半導体装置においては各素子が緻密になって集積度も更に高くなる傾向にある。このようになると、各素子のレイアウトが制約を受けて、ｎウェル側から出て延在するアルミニウム配線のうちには、ｎウェルとｐウェルとの境界の部分に沿うものが多くなる傾向となる。このことは一つの半導体チップのうちに形成される可能性のある反転領域の数が多くなることを意味し、よって、将来的に、反転領域対策は重要な課題である。

なお、反転電圧を上げるための構造は、ＣＭＯＳ半導体装置の現在の製造の工程、条件を変えないで達成できることが重要である。生産現場において、反転電圧を上げるためだけに、製造の工程、条件を変えることは現実的でないからである。よって、前記の例において、反転電圧を上げるために、第１層酸化膜６と第３層酸化膜７の厚さを厚くすることも考えられるけれども、第１層酸化膜６と第３層酸化膜７の厚さを厚くすると、成膜の条件及び成膜した酸化膜をエッチングするための条件等を設定し直すことが必要となり、解決手段として好ましくない。

そこで、本発明は、上記課題を解決した半導体装置及びその製造方法を提供することを目的とする。

本発明は、基板に複数の半導体素子が集積して形成してあり、該基板を覆う酸化膜を有し、且つ、該酸化膜の上面に金属配線を有する構成の半導体装置において、
該基板に形成されて隣接しているｎウェルとｐウェルとの境界に対応する部分については、前記半導体素子を形成する工程の途中で形成した膜（２１０−２ａ）が残してあり、
前記ｐウェルと、前記ｎウェル側から出て延在して前記隣接しているｎウェルとｐウェルとの境界の部分を通っている金属配線との間に、前記酸化膜と前記残された膜とを有する構成としたことを特徴とする。

本発明によれば、半導体装置の製造設備を変えないで、且つ、各工程の作業の条件も変更しないで、反転領域対策を備えた構造を実現することが可能となる。

次に本発明の実施の形態について説明する。

図１（Ａ），（Ｂ）は本発明の実施例１になるＣＭＯＳ半導体装置１Ａのうち、隣接しているＮチャネル型ＭＯＳ２０とＰチャネル型ＭＯＳ３０との部分を示す。図１（Ａ）は平面図、図１（Ｂ）は同図（Ａ）中、線ＩＢ−ＩＢに沿う断面図である。図２はＮチャネル型ＭＯＳ２０とＰチャネル型ＭＯＳ３０との境界領域４０を拡大して且つ簡略的に示す図であり、図８に対応する図である。

ｐ形のシリコン基板２の表面には、多数のＮチャネル型ＭＯＳ２０とＰチャネル型ＭＯＳ３０とが密接して作り込まれている。

境界領域４０については、ｐ形ウェル２０３とｎ形ウェル２０２の境界５の部分の上に、第１層酸化膜２０８とポリシリコン膜２１０−２ａと第３層酸化膜２１４とが重なっており、この第３層酸化膜２１４の上面に多数本のアルミニウム配線２１６が形成してある構造である。ここで、ｐ形ウェル２０３とｎ形ウェル２０２の境界５の部分とは、境界５、及びｎ形ウェル２０２のうち境界５に沿う部分、及びｐ形ウェル２０３のうち境界５に沿う部分を含めた帯状の部分をいう。多数本のアルミニウム配線２１６のうちアルミニウム配線２１６Ａは、ｎウェル２０２側から出て延在して隣接しているｎウェル２０２とｐウェル２０３との境界の部分を通っている。図１（Ａ）中、円４１で囲んで示す部分は、アルミニウム配線２１６Ａのうちｐ形ウェル２０３上に張り出している部分を示す。ｐ形ウェル２０３のうちこの円４１で囲んだ部分に対応する部分に反転領域が形成される可能性がある。

ここで、ポリシリコン膜２１０−２ａが存在することによって、ｐ形ウェル２０３及びｎ形ウェル２０２からアルミニウム配線２１６Ａまでの離間距離はＬ２であり、図８に示す従来のＣＭＯＳ半導体装置１の離間距離Ｌ１に比べて長い。よって、反転電圧は従来に比較して高く、反転領域が形成され難く、Ｎチャネル型ＭＯＳ２０は図３中、線Ｉで示す本来の特性を有する。

ポリシリコン膜２１０−２ａはＣＭＯＳ半導体装置１Ａを製造する工程の一つでシリコン基板２の全面に形成されたポリシリコン膜２１０−１のうち、除去されずに残されたものである。

次に、上記構造のＣＭＯＳ半導体装置１Ａの製造工程について説明する。

図４はＣＭＯＳ半導体装置１Ａの製造工程図である。ＣＭＯＳ半導体装置１Ａは、酸化工程１０１からｎ形ウェル形成工程１０２、ｐ形ウェル形成工程１０３、ｎＣ／Ｓ（ｎＭＯＳチャネルストッパー）形成工程１０４、ｐＣ／Ｓ（ｐＭＯＳチャネルストッパー）形成工程１０５、窒化膜形成工程１０６、第１層酸化膜形成工程１０８、ゲート酸化工程１０９、ゲート形成工程１１０、ＳＷＳ(Side Wall Spacer)形成工程１１１、ｎＳ／Ｄ（ｎＭＯＳソース、ドレイン）形成工程１１２、ｐＳ／Ｄ（ｐＭＯＳソース、ドレイン）形成工程１１３、第３層酸化膜形成工程１１４、電極用孔形成工程１１５、アルミニウム配線形成工程１１６を経て、窒化膜形成工程１１７までの工程を経て製造される。

ゲート形成工程１１０は、ポリシリコン成膜工程１１０−１とフォトエッチング工程１１０−２とよりなる。ＳＷＳ形成工程１１１は、第２層酸化膜形成工程１１１−１とフォトエッチング工程１１１−２とよりなる。

図５（Ａ）はポリシリコン成膜工程１１０−１が完了したときの状態を示す。図５（Ｂ）はフォトエッチング工程１１０−２が完了したときの状態を示す。

図５（Ｃ）は第２層酸化膜形成工程１１１−１が完了したときの状態を示す。図５（Ｄ）はフォトエッチング工程１１１−２が完了したときの状態を示す。

図６（Ａ）は第３層酸化膜形成工程１１４が完了したときの状態を示す。

図６（Ｂ）はアルミニウム配線形成工程１１６が完了したときの状態を示す。

図５及び図６において、各工程によって形成された部分は、２００番台の符号であって、１番台及び１０番台については工程を示す符号と同じ符号を付す。

シリコン基板２が、酸化工程１０１、ｎ形ウェル形成工程１０２、ｐ形ウェル形成工程１０３、ｎＣ／Ｓ（ｎＭＯＳチャネルストッパー）形成工程１０４、ｐＣ／Ｓ（ｐＭＯＳチャネルストッパー）形成工程１０５、窒化膜形成工程１０６、第１層酸化膜形成工程１０８、ゲート酸化工程１０９、ポリシリコン成膜工程１１０−１を経ると、図５（Ａ）に示す状態となる。境界領域４０については、ｎ形ウェル２０２とｐ形ウェル２０３との境界５の部分の上に、第１層酸化膜２０８が形成されている。ポリシリコン膜２１０−１は本来はゲートを作るためのものであり基板２の全面に形成してある。また、このポリシリコン膜２１０−１には不純物を添加しない。

次のポリシリコン膜２１０−１をエッチングするフォトエッチング工程１１０−２では、従来とは異なるパターンのマスク、即ち、第１層酸化膜２０８上のポリシリコン膜も追加して残すパターンのマスクを用いる。フォトエッチング工程１１０−２が完了すると、図５（Ｂ）に示すように、ｎ形ウェル２０２とｐ形ウェル２０３上にポリシリコン膜２１０−２が残されると共に、第１層酸化膜２０８上にポリシリコン膜２１０−２ａが残された状態となる。残されたポリシリコン膜２１０−２の部位にゲートが形成される。残されたポリシリコン膜２１０−２ａは前記の離間距離Ｌ２を稼ぐ。

次いで、第２層酸化膜形成工程１１１−１が行われ、図５（Ｃ）に示すように、基板２の全面に第２層酸化膜２１１−１が形成される。この第２層酸化膜２１１−１はＳＷＳを形成するために形成される。

次いで、フォトエッチング工程１１１−２が行われ、図５（Ｄ）に示すように、ポリシリコン膜２１０−１の周囲とポリシリコン膜２１０−２ａの周囲とにだけに第２層酸化膜２１１−２が残されてＳＷＳが形成される。ここで、境界領域４０の部分の第１層酸化膜２０８の上面はポリシリコン膜２１０−２ａによって覆われているため、第２層酸化膜２１１−１をフォトエッチングして除去するときに、境界領域４０の部分の第１層酸化膜２０８の上面がフォトエッチングされてしまって、境界領域４０の部分の第１層酸化膜２０８が無用に薄くなってしまうことは起きない。このことも、前記の離間距離Ｌ２を稼ぐように作用する。

次いで、ｎＳ／Ｄ（ｎＭＯＳソース、ドレイン）形成工程１１２、ｐＳ／Ｄ（ｐＭＯＳソース、ドレイン）形成工程１１３が行われて、ｎＳ／Ｄ（ｎＭＯＳソース、ドレイン）２１２及びｐＳ／Ｄ２１３（ｐＭＯＳソース、ドレイン）が形成される（図６（Ａ）参照）。

次いで、第３層酸化膜形成工程１１４が行われ、図６（Ａ）に示すように、全面に第３層酸化膜２１４が形成される。

次いで、電極用孔形成工程１１５がなされ第３層酸化膜２１４に孔が形成され、更に、アルミニウム配線形成工程１１６が行われて、図６（Ｂ）示すように、アルミニウム配線２１６、２１６Ａ及びバックゲート電極３００、ソース電極３０１、バックゲート電極３０２、ソース電極３０３が形成される。最後に、窒化膜形成工程１１７が行われて、窒化膜が形成され、ＣＭＯＳ半導体装置１Ａが完成する。

上記の工程１０１から工程１１７は、工程１１０−２で使用するマスクを除いて、図８に示す従来のＣＭＯＳ半導体装置１を製造する工程と全く同じである。よって、ＣＭＯＳ半導体装置１Ａは、ＣＭＯＳ半導体装置１を製造する設備を使用し、且つ、各設備の設定条件も変えないで稼動させて製造することが出来る。

図７は本発明の実施例２になるＣＭＯＳ半導体装置１Ｂのうち、隣接しているＮチャネル型ＭＯＳ２０とＰチャネル型ＭＯＳ３０との部分を示す。

図１に示すＣＭＯＳ半導体装置１Ａと相違する点は、ｐ形ウェル２０３とｎ形ウェル２０２との境界５の部分と、アルミニウム配線２１６Ａとの間に、第１層酸化膜２０８とポリシリコン膜２１０−２ａと第３層酸化膜２１４に加えて、第２層酸化膜２１１−２ａが加わっている点である。この第２層酸化膜２１１−２ａは、第２層酸化膜２１１−１の一部であって除去されずに残されたものであり、ポリシリコン膜２１０−２ａの上面に形成されている。

ｐ形ウェル３及びｎ形ウェル４からアルミニウム配線２１６Ａまでの離間距離はＬ３であり、図１に示すＣＭＯＳ半導体装置１Ａにおける離間距離Ｌ２よりも長く、反転電圧は更に高くなる。

本発明の実施例１になるＣＭＯＳ半導体装置を示す図であり、（Ａ）は平面図、（Ｂ）は断面図である。 Ｎチャネル型ＭＯＳとＰチャネル型ＭＯＳとの境界領域を拡大して且つ簡略的に示す図である。 Ｎチャネル型ＭＯＳの特性を示す図である。 図１の半導体装置の製造の工程図である。 図４中、特定の工程完了後の状態を示す図である。 図４中、特定の工程完了後の状態を示す図である。 本発明の実施例２になるＣＭＯＳ半導体装置を示す断面図である。 従来のＣＭＯＳ半導体装置の一部を拡大して且つ簡略的に示す図である。

符号の説明

１Ａ，１Ｂ ＣＭＯＳ半導体装置
５ 境界
２０ Ｎチャネル型ＭＯＳ
３０ Ｐチャネル型ＭＯＳ
４０ 境界領域
２０２ ｎ形ウェル
２０３ ｐ形ウェル
２０８ 第１層酸化膜
２１０−２ａ 残されたポリシリコン膜
２１１−２ａ 残された第２層酸化膜
２１４ 第３層酸化膜
２１６Ａ、２１６ アルミニウム配線

Claims (4)

1. 基板に複数の半導体素子が集積して形成してあり、該基板を覆う酸化膜を有し、且つ、該酸化膜の上面に金属配線を有する構成の半導体装置において、
   該基板に形成されて隣接しているｎウェルとｐウェルとの境界に対応する部分については、前記半導体素子を形成する工程の途中で形成した膜が残してあり、
   前記ｐウェルと、前記ｎウェル側から出て延在して前記隣接しているｎウェルとｐウェルとの境界の部分を通っている金属配線との間に、前記酸化膜と前記残された膜とを有する構成としたことを特徴とする半導体装置。
2. 請求項１に記載の半導体装置において、
   前記半導体素子はＣＭＯＳであり、
   前記残された膜は、該ＣＭＯＳのゲートを形成するために前記基板の全面に形成されたポリシリコン膜のうちの残されたポリシリコン膜であることを特徴とする半導体装置。
3. 請求項１に記載の半導体装置において、
   前記半導体素子はＣＭＯＳであり、
   前記残された膜は、該ＣＭＯＳのゲートを形成するために前記基板の全面に形成されたポリシリコン膜のうちの残されたポリシリコン膜と、
   該ゲートのサイドウォールスペーサを形成するために前記基板の全面に形成されて別の酸化膜のうちの残されたの別の酸化膜とよりなり、
   残されたポリシリコン膜と該残されたの別の酸化膜とが重なっている構成であることを特徴とする半導体装置。
4. ｎウェルとｐウェルとが隣接して形成されている基板を覆うように酸化膜を形成する工程と、
   半導体素子を形成する工程の途中で前記酸化膜の全面を覆うように形成された膜のうち、隣接しているｎウェルとｐウェルとの境界に対応する部分については、残すように処理する工程と、
   前記ｎウェル側から出て延在して前記隣接しているｎウェルとｐウェルとの境界の部分を通る金属配線を形成する工程とよりなることを特徴とする半導体装置の製造方法。

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