JP2006311651A - 半導体装置 - Google Patents

Abstract

【課題】 外部電源が遮断された場合において、外部電源の遮断に伴う必要な処理を実行できる半導体装置を提供する。
【解決手段】 外部電源が遮断された後、内部電源電位Ｖｃｐ＞外部電源電位ｅｘＶｄｄが成立すると、電源遮断検知部４は、出力ノードＮ１から「Ｈ」レベルの遮断信号ＯＵＴを出力する。内部電源電位Ｖｐｐは、遮断信号ＯＵＴの駆動源として用いられ、遮断信号ＯＵＴの電位は、内部電源電位Ｖｐｐにほぼ等しくなる。ＮＭＯＳトランジスタ２８および３０は、電源遮断検知部４から「Ｈ」レベルの遮断信号ＯＵＴを受けると、内部電源電位ＶｃｐおよびＶｄｄを有するノードから接地電位を有するノードへ電流を流入させる。すると、内部電源電位Ｖｃｐ，Ｖｄｄは接地電位まで低下し、初期化される。
【選択図】 図２

Description

この発明は、外部電源の投入および遮断に応じて必要な処理を行う半導体装置に関し、特に外部電源が遮断された場合において、残留電力を駆動源として必要な処理を行う半導体装置に関するものである。

一般的な半導体装置は、外部から供給される外部電源を受け、互いに異なる複数の内部電位を発生する電源部を備える。電源部を構成するコンデンサや供給先の負荷に存在する容量分などの影響により、外部電源が遮断された場合でも、電源部の発生する電位は瞬時に低下せず、所定の時定数をもって低下する。すなわち、半導体装置は、外部電源の遮断直後において、その時定数に応じた駆動源を確保できる。

ところで、半導体装置は、電源投入時に残留電荷などによる誤動作を防止するため、初期化処理を行うのが一般的である。さらに、外部電源が何らかの理由で瞬間的に遮断された後に供給が再開される、いわゆる電源バンプが生じた場合にも、誤動作を防止するため、同様の初期化処理が必要である。

たとえば、特許文献１には、複数の外部電源が供給される半導体装置において、瞬停や遮断が生じた場合に、外部電源同士の電位が逆転することによる誤動作を防止し、確実に初期化処理を行うための回路構成が開示されている。

また、特許文献２には、外部電源が遮断されている時間が短時間であっても、残留電荷を十分に放電できる半導体装置が開示されている。
特開２００３−６９４０５号公報 特開２００１−１０２５３５号公報

従来の半導体装置は、外部電源が投入された後に初期化処理を行うように設計されている。そのため、外部電源の遮断された時間が短時間である場合には、外部電源が投入されたタイミングにおいて、電源部の電位が初期状態である接地電位まで低下しておらず、初期化処理を正常に実行できないという問題があった。

また、特許文献２に開示されているように、外部電源が投入されたタイミングにおいて、残留電荷を放電する構成とすると、誤動作の防止は可能となるが、初期化処理の開始が遅延するという問題があった。

すなわち、従来の半導体装置においては、外部電源が遮断された場合において、電源遮断に伴う処理が行われていなかったので、外部電源の投入時に必要な処理を行わざるを得なかった。その結果、初期化処理が正常に実行できないという問題、および初期化処理の開始が遅延するという問題が生じていた。

そこで、この発明は、かかる問題を解決するためになされたものであり、その目的は、外部電源が遮断された場合において、外部電源の遮断に伴う必要な処理を実行できる半導体装置を提供することである。

この発明によれば、外部電源から供給される電力を受けて、所定の時定数をもつ第１の電位を発生する第１の電源部と、外部電源が遮断されたか否かを判断し、外部電源が遮断されたことを検知すると、第１の電源部の電位を駆動源として遮断信号を出力する電源遮断検知部と、電源遮断検知部から遮断信号を受けて、外部電源の遮断に伴う処理を実行する遮断処理部とを備える半導体装置である。

この発明によれば、第１の電源部は所定の時定数をもつ第１の電位を発生するので、外部電源が遮断された直後から所定の時定数の期間において、第１の電源部は所定の電位を維持する。そのため、電源遮断検知部は、第１の電源部から供給される電位を駆動源として、遮断信号を出力できる。さらに、遮断処理部は、その遮断信号に基づいて遮断処理を行う。よって、外部電源が遮断された場合において、外部電源の遮断に伴う処理を実行する半導体装置を実現できる。

この発明の実施の形態について、図面を参照しながら詳細に説明する。なお、図中の同一または相当部分については、同一符号を付してその説明は繰返さない。

［実施の形態１］
図１は、実施の形態１に従う半導体装置１００の概略構成図である。

図１を参照して、半導体装置１００は、参照電位発生部１０と、電源部２と、電源遮断検知部４と、遮断処理部６と、電源投入検知部８とからなる。

参照電位発生部１０は、外部電源から供給される電力を受けて、半導体装置１００の基準電位となる参照電位Ｖｒｅｆを発生する。そして、参照電位発生部１０は、参照電位Ｖｒｅｆを電源部２および電源投入検知部８へ与える。

電源部２は、参照電位発生部１０から与えられる参照電位Ｖｒｅｆに基づいて、外部電源から供給される電力を受けて、互いに異なる３つの内部電源電位を発生する。そして、電源部２は、それぞれの内部電源電位を電源遮断検知部４、遮断処理部６および電源投入検知部８へ与える。また、電源部２は、Ｖｐｐ電源部２．１と、Ｖｃｐ電源部２．２と、Ｖｄｄ電源部２．３とからなる。

Ｖｐｐ電源部２．１は、昇圧電位と呼ばれる外部電源の電位より高い内部電源電位Ｖｐｐを発生する。なお、接地電位に対する内部電源電位Ｖｐｐの規定値は、約３．３Ｖである。

Ｖｃｐ電源部２．２は、セルプレート電位と呼ばれる主にＤＲＡＭ（Dynamic Random Access Memory）の対向電極を駆動するための内部電源電位Ｖｃｐを発生する。なお、接地電位に対する内部電源電位Ｖｃｐの規定値は、約０．９Ｖである。

Ｖｄｄ電源部２．３は、電源電位と呼ばれる各回路を駆動するための内部電源電位Ｖｄｄを発生する。なお、接地電位に対する内部電源電位Ｖｄｄの規定値は、約１．８Ｖである。

電源遮断検知部４は、外部電源電位ｅｘＶｄｄと内部電源電位Ｖｃｐとを比較することにより、外部電源が遮断されたことを検知し、その遮断信号ＯＵＴを遮断処理部６へ出力する。また、電源遮断検知部４は、内部電源電位Ｖｐｐを駆動源として、遮断信号ＯＵＴを出力する。

遮断処理部６は、電源遮断検知部４から遮断信号ＯＵＴを受けると、内部電源電位ＶｃｐおよびＶｄｄが速やかに接地電位まで低下させるように、Ｖｃｐ電源部２．２およびＶｄｄ電源部２．３の残留電荷を接地へ放電する。

電源投入検知部８は、内部電源電位Ｖｄｄと参照電位Ｖｒｅｆとを比較することにより、外部電源が投入されたことを検知し、初期化信号ＲＥＳＥＴをメモリなどの各回路（図示しない）へ与える。

図２は、電源遮断検知部４および遮断処理部６の概略回路図である。
図２を参照して、電源遮断検知部４は、ＮＭＯＳトランジスタ２０，２２と、ＰＭＯＳトランジスタ２４，２６とからなる。そして、電源遮断検知部４は、外部電源の遮断信号ＯＵＴを出力ノードＮ１から遮断処理部６へ出力する。

ＮＭＯＳトランジスタ２０およびＰＭＯＳトランジスタ２４は、内部電源電位Ｖｐｐを有するノードと外部電源電位ｅｘＶｄｄを有するノードとの間に直列に接続される。ＮＭＯＳトランジスタ２０のゲートには、内部電源電位Ｖｃｐが入力される。ＮＭＯＳトランジスタ２２およびＰＭＯＳトランジスタ２６は、内部電源電位Ｖｐｐを有するノードと接地電位を有するノードとの間に直列に接続される。ＮＭＯＳトランジスタ２２のゲートには、外部電源電位ｅｘＶｄｄが入力される。ＰＭＯＳトランジスタ２４および２６のゲートは、ＰＭＯＳトランジスタ２４のドレインと接続される。ＰＭＯＳトランジスタ２６およびＮＭＯＳトランジスタ２２のドレインは、電源遮断検知部４の出力ノードＮ１と接続される。

遮断処理部６は、ＮＭＯＳトランジスタ２８，３０からなる。
ＮＭＯＳトランジスタ２８は、内部電源電位Ｖｃｐを有するノードと接地電位を有するノードとの間に直列に接続される。ＮＭＯＳトランジスタ３０は、内部電源電位Ｖｄｄを有するノードと接地電位を有するノードとの間に直列に接続される。ＮＭＯＳトランジスタ２８および３０のゲートは、電源遮断検知部４の出力ノードＮ１と接続され、遮断信号ＯＵＴが入力される。

以下、電源遮断検知部４および遮断処理部６の動作について説明する。
図３は、外部電源が遮断された場合における電源遮断検知部４および遮断処理部６の動作を説明する図である。

図３（ａ）は、内部電源電位の時間的変化の一例を示す。
図３（ｂ）は、遮断信号ＯＵＴの時間的変化の一例を示す。

図３（ｃ）は、遮断処理部６による内部電源電位の時間的変化の一例を示す。
なお、図３（ａ），（ｂ）および（ｃ）においては、接地電位を基準（０Ｖ）としている。

図３（ａ）を参照して、外部電源が遮断され、瞬間的に外部電源電位ｅｘＶｄｄが低下すると、それに伴い内部電源電位Ｖｐｐ，Ｖｃｐ，Ｖｄｄも低下し始める。しかし、Ｖｐｐ電源部２．１、Ｖｃｐ電源部２．２およびＶｄｄ電源部２．３は、それぞれ容量に応じた寄生容量および寄生抵抗を含んでいるため、内部電源電位Ｖｐｐ，Ｖｃｐ，Ｖｄｄは、それぞれ所定の時定数をもって低下する。

図２および図３（ｂ）を参照して、ＮＭＯＳトランジスタ２２のゲートには、外部電源電位ｅｘＶｄｄが入力されるので、外部電源が遮断される以前の通常状態において、ＮＭＯＳトランジスタ２２のゲートには「Ｈ」レベルの電位が入力される。そのため、ＮＭＯＳトランジスタ２２のチャネル抵抗は減少し、電源遮断検知部４は、出力ノードＮ１から「Ｌ」レベルの遮断信号ＯＵＴを出力する。

次に、外部電源が遮断されると、外部電源電位ｅｘＶｄｄは、接地電位とほぼ等しくなる。そのため、ＮＭＯＳトランジスタ２０および２２のソースには、いずれも接地電位が入力されることになる。よって、電源遮断検知部４は、カレントミラー回路として機能する。すなわち、電源遮断検知部４は、ＮＭＯＳトランジスタ２０のゲートに入力される内部電源電位ＶｃｐとＮＭＯＳトランジスタ２２のゲートに入力される外部電源電位ｅｘＶｄｄとを比較し、その比較結果を出力する。

図３（ｂ）を参照して、外部電源が遮断された後、内部電源電位Ｖｃｐ＞外部電源電位ｅｘＶｄｄが成立する（Ｓ１）と、電源遮断検知部４は、出力ノードＮ１から「Ｈ」レベルの遮断信号ＯＵＴを出力する。すなわち、遮断信号ＯＵＴは、「Ｌ」レベルから「Ｈ」レベル（内部電源電位Ｖｐｐ）へ反転する。なお、遮断信号ＯＵＴの電位は、内部電源電位Ｖｐｐとほぼ等しくなり、内部電源電位Ｖｐｐの低下に伴って、遮断信号ＯＵＴの電位も低下する。

上述のように、電源遮断検知部４は、外部電源が遮断されると、外部電源電位ｅｘＶｄｄが低下する時間（時定数）と、内部電源電位Ｖｃｐが低下する時間（時定数）との時間差（時定数の差）を利用して、遮断信号ＯＵＴを出力する。すなわち、Ｖｃｐ電源部２．２は、電源遮断検知部４が内部電源電位Ｖｃｐと外部電源電位ｅｘＶｄｄとの比較に要する時間より長い時定数をもつ。

ここで、内部電源電位Ｖｐｐは、その時定数を活用して、遮断信号ＯＵＴの駆動源として用いられるが、後述するように、他の内部電源電位Ｖｃｐ，Ｖｄｄは、その時定数に起因した誤動作を生じる場合がある。

そこで、遮断処理部６は、外部電源が遮断された後、外部電源が復帰するまでの間に、内部電源電位Ｖｃｐ，Ｖｄｄが接地電位と等しくなるように、初期化する。

再度、図２を参照して、遮断処理部６のＮＭＯＳトランジスタ２８のゲートには、電源遮断検知部４からの遮断信号ＯＵＴが入力される。そのため、「Ｈ」レベルの遮断信号ＯＵＴを受けると、ＮＭＯＳトランジスタ２８のチャネル抵抗が小さくなり、内部電源電位Ｖｃｐを有するノードから接地電位を有するノードへ電流が流入する。

また、ＮＭＯＳトランジスタ３０のゲートには、電源遮断検知部４からの遮断信号ＯＵＴが入力される。そのため、「Ｈ」レベルの遮断信号ＯＵＴを受けると、ＮＭＯＳトランジスタ３０のチャネル抵抗が小さくなり、内部電源電位Ｖｄｄを有するノードから接地電位を有するノードへ電流が流入する。

図３（ｃ）を参照して、外部電源が遮断され、電源遮断検知部４から「Ｈ」レベルの遮断信号ＯＵＴが出力されると、内部電源電位Ｖｃｐを有するノードおよび内部電源電位Ｖｄｄを有するノードに存在する残留電荷が、接地電位を有するノードへ放電され、内部電源電位Ｖｃｐおよび内部電源電位Ｖｄｄは急速に低下する。

なお、内部電源電位Ｖｃｐの低下に伴い、遮断信号ＯＵＴが「Ｌ」レベルに反転する（Ｓ２）が、その時点において、遮断処理部６は放電を完了しているので問題は生じない。

上述のように、遮断処理部６は、外部電源が遮断されると、所定の時定数をもつＶｃｐ電源部２．２およびＶｄｄ電源部２．３を放電することにより初期化し、外部電源が復帰した場合における初期化処理が確実に行われるようにする。また、Ｖｐｐ電源部２．１は、遮断処理部６が遮断処理を実行する時間以上の時定数をもつので、遮断信号ＯＵＴのレベルが低下し、Ｖｃｐ電源部２．２およびＶｄｄ電源部２．３の放電が不完全となることはない。

（電源投入検知部）
図４は、電源投入検知部８の概略回路図である。

図４を参照して、電源投入検知部８は、比較部４０と、出力部５０とからなる。
比較部４０は、ＮＭＯＳトランジスタ４２，４４と、ＰＭＯＳトランジスタ４６，４８とからなる。

ＮＭＯＳトランジスタ４２およびＰＭＯＳトランジスタ４６は、外部電源電位ｅｘＶｄｄを有するノードと内部電源電位Ｖｄｄを有するノードとの間に直列に接続される。ＮＭＯＳトランジスタ４２のゲートには、参照電位Ｖｒｅｆが入力される。ＮＭＯＳトランジスタ４４およびＰＭＯＳトランジスタ４８は、外部電源電位ｅｘＶｄｄを有するノードと接地電位を有するノードとの間に直列に接続される。ＮＭＯＳトランジスタ４４のゲートには、内部電源電位Ｖｄｄが入力される。ＰＭＯＳトランジスタ４６および４８のゲートは、ＰＭＯＳトランジスタ４６のドレインと接続される。ＮＭＯＳトランジスタ４４およびＰＭＯＳトランジスタ４８のドレインは、出力ノードＮ２と接続される。

出力部５０は、ＮＭＯＳトランジスタ５２と、ＰＭＯＳトランジスタ５４とからなる。
ＮＭＯＳトランジスタ５２およびＰＭＯＳトランジスタ５４は、外部電源電位ｅｘＶｄｄを有するノードと接地電位を有するノードとの間に直列に接続される。ＮＭＯＳトランジスタ５２およびＰＭＯＳトランジスタ５４のゲートは、比較部４０の出力ノードＮ２と接続される。

以下、電源投入検知部８の動作について説明する。
図５は、外部電源が投入された場合における電源投入検知部８の動作を説明する図である。なお、図５においては、接地電位を基準（０Ｖ）としている。

図５を参照して、外部電源が投入されると、外部電源電位ｅｘＶｄｄは、急激に上昇する。その上昇に追従して、参照電位Ｖｒｅｆも上昇する。

一方、内部電源電位Ｖｄｄの上昇速度は、寄生容量および寄生抵抗が原因となり、外部電源電位ｅｘＶｄｄの上昇速度より遅い。すなわち、内部電源電位Ｖｄｄが規定値に達するまでの時間は、外部電源電位ｅｘＶｄｄおよび参照電位Ｖｒｅｆがそれぞれ規定値に達するまでの時間よりも長い。また、参照電位Ｖｒｅｆの規定値は、内部電源電位Ｖｄｄの規定値より低く設定される。

そして、電源投入検知部８は、外部電源が投入されると、参照電圧Ｖｒｅｆが上昇する時間（時定数）と、内部電源電位Ｖｄｄが上昇する時間（時定数）との時間差（時定数の差）を利用して、初期化信号ＲＥＳＥＴを出力する。すなわち、Ｖｄｄ電源部２．３は、参照電位発生部１０の時定数に対して、電源投入検知部８が内部電源電位Ｖｄｄと参照電位Ｖｒｅｆとの比較に要する時間より長い時定数をもつ。

図４および図５を参照して、比較部４０は、参照電位Ｖｒｅｆと内部電源電位Ｖｄｄとを比較し、その比較結果を出力ノードＮ２から出力するカレントミラー回路である。

外部電源の投入直後においては、参照電位Ｖｒｅｆと内部電源電位Ｖｄｄとの差が小さいため、比較部４０は、出力ノードＮ２から「Ｌ」レベルの信号を出力する。

ＮＭＯＳトランジスタ５２およびＰＭＯＳトランジスタ５４のゲートには、出力ノードＮ２からの初期化信号ＲＥＳＥＴが入力されるため、「Ｌ」レベルの信号を受けると、ＮＭＯＳトランジスタ５２のチャネル抵抗は大きくなり、ＰＭＯＳトランジスタ５４のチャネル抵抗は小さくなる。よって、出力部５０は、「Ｈ」レベル（外部電源電位ｅｘＶｄｄ）の初期化信号ＲＥＳＥＴを出力する（Ｓ５）。

そして、参照電位Ｖｒｅｆと内部電源電位Ｖｄｄとの差が大きくなると、参照電位Ｖｒｅｆ＞内部電源電位Ｖｄｄが成立するため、比較部４０は、出力ノードＮ２から「Ｈ」レベルの信号を出力する。

すると、ＮＭＯＳトランジスタ５２のチャネル抵抗は小さくなり、ＰＭＯＳトランジスタ５４のチャネル抵抗は大きくなる。よって、出力部５０は、「Ｌ」レベル（接地電位）の初期化信号ＲＥＳＥＴを出力する（Ｓ６）。

さらに、内部電源電位Ｖｄｄが上昇し、内部電源電位Ｖｄｄ＞参照電位Ｖｒｅｆが成立すると、比較部４０は、出力ノードＮ２から「Ｌ」レベルの信号を出力する。

すると、ＮＭＯＳトランジスタ５２のチャネル抵抗は大きくなり、ＰＭＯＳトランジスタ５４のチャネル抵抗は小さくなる。よって、出力部５０は、「Ｈ」レベル（外部電源電位ｅｘＶｄｄ）の初期化信号ＲＥＳＥＴを出力する（Ｓ７）。

上述のように、電源投入検知部８は、外部電源電位ｅｘＶｄｄが規定値に達した直後に、「Ｌ」レベルから「Ｈ」レベルへ反転する初期化信号ＲＥＳＥＴを出力する。そして、半導体装置１００に含まれるメモリなどの各回路（図示しない）は、その初期化信号ＲＥＳＥＴに応じて、初期化処理を行う。

さらに、メモリなどの各回路は、外部電源電位ｅｘＶｄｄが規定値に達した後でないと駆動源が供給されないので、初期化信号ＲＥＳＥＴは、外部電源電位ｅｘＶｄｄが規定値に達した後に出力される必要がある。

（電源バンプ）
外部電源が何らかの理由で瞬間的に遮断した後に復帰する、いわゆる電源バンプが生じた場合における、電源投入検知部８の動作について説明する。

図６は、遮断処理部６が存在しない場合における、電源バンプ発生時の電源投入検知部８の動作を説明する図である。

図６（ａ）は、内部電源電位の時間的変化の一例である。
図６（ｂ）は、初期化信号ＲＥＳＥＴの時間的変化の一例を示す。

なお、図６（ａ）および（ｂ）においては、接地電位を基準（０Ｖ）としている。
図６（ａ）を参照して、電源バンプが生じると、外部電源電位ｅｘＶｄｄおよび参照電位Ｖｒｅｆは、瞬間的に接地電位まで低下する。そして、外部電源が復帰すると、その電位は急速に規定値まで上昇する。

一方、内部電源電位Ｖｐｐ，Ｖｃｐ，Ｖｄｄは、それぞれ時定数を有しているので、電源バンプが生じた場合にも、それぞれの電位は所定の速度で低下し、瞬間的にゼロとなることはない。そのため、それぞれの時定数が電源バンプによる外部電源の遮断時間より長ければ、各々の内部電源電位は、接地電位まで低下する前に規定値へ回復する。

図６（ｂ）を参照して、電源バンプが発生した場合には、内部電源電位Ｖｄｄが接地電位まで低下しないので、常に、内部電源電位Ｖｄｄ＞参照電位Ｖｒｅｆが成立する。図５に示したように、電源投入検知部８は、内部電源電位Ｖｄｄ＞参照電位Ｖｒｅｆが成立したタイミングで「Ｌ」レベルから「Ｈ」レベルに反転する初期化信号ＲＥＳＥＴを出力するが、電源バンプが発生した場合には、初期化信号ＲＥＳＥＴは、外部電源電位ｅｘＶｄｄとほぼ等しくなり、初期化信号ＲＥＳＥＴとして機能しない。

したがって、電源遮断検知部４を正常に機能させるためには、電源バンプが発生した直後において、内部電源電位Ｖｄｄを速やかに初期状態、すなわち、接地電位まで低下させる必要がある。

そのため、上述のように遮断処理部６は、外部電源が遮断されると、Ｖｄｄ電源部２．２を放電し、内部電源電位Ｖｄｄを接地電位にする。

図７は、遮断処理部６が機能する場合における、電源バンプ発生時の電源投入検知部８の動作を説明する図である。

図７（ａ）は、内部電源電位の時間的変化の一例である。
図７（ｂ）は、遮断信号ＯＵＴの時間的変化の一例を示す。

図７（ｃ）は、初期化信号ＲＥＳＥＴの時間的変化の一例を示す。
なお、図７（ａ），（ｂ）および（ｃ）においては、接地電位を基準（０Ｖ）としている。

図７（ａ）を参照して、電源バンプが発生し、外部電源電位ｅｘＶｄｄ＜内部電源電位Ｖｃｐが成立する（Ｓ１０）と、電源遮断検知部４は、「Ｈ」レベルの遮断信号ＯＵＴを出力する。

図７（ｂ）を参照して、遮断処理部６は、「Ｈ」レベルの遮断信号ＯＵＴを受け、Ｖｃｐ電源部２．２およびＶｄｄ電源部２．３を放電する。すると、内部電源電位ＶｃｐおよびＶｄｄは、急速に接地電位まで低下する。そして、内部電源電位ＶｃｐおよびＶｄｄが接地電位まで低下した後、外部電源が復帰すると、外部電源電位ｅｘＶｄｄ、参照電位Ｖｒｅｆ、内部電源電位ＶｃｐおよびＶｄｄは、それぞれ所定の速度で上昇を開始する。すなわち、内部電源電位Ｖｐｐを除いて、全くの初期状態において電源が投入された状態と等価になる。

図７（ｃ）を参照して、外部電源が遮断されてから復帰するまでの期間において、内部電源電位Ｖｄｄが接地電位まで低下するので、電源投入検知部８は、初期状態において外部電源が投入されるのと同様に、初期化信号ＲＥＳＥＴを出力できる。

この発明の実施の形態１によれば、Ｖｐｐ電源部は、所定の時定数をもつ内部電源電位Ｖｐｐを発生するため、外部電源が遮断された場合にも、Ｖｐｐ電源部は、残留している電荷に応じた電力を供給できる。そのため、電源遮断検知部は、内部電源電位Ｖｐｐを駆動源として、遮断信号を出力でき、遮断処理部は、その遮断信号に基づいて遮断処理を行う。よって、外部電源が遮断された場合において、外部電源の遮断に伴う処理を実行する半導体装置を実現できる。

また、この発明の実施の形態１によれば、電源遮断検知部は、外部電源電位ｅｘＶｄｄと内部電源電位Ｖｃｐとを比較して外部電源が遮断されたか否かを判断するので、内部電源と予め定められた電位レベルとを比較して判断する場合に比べて、判断に要する時間が短くて済む。そのため、電源遮断検知部は、内部電源電位Ｖｐｐが低下する前に、遮断信号を出力できる。

さらに、この発明の実施の形態１によれば、遮断処理部は、遮断信号を受けると、内部電源電位Ｖｄｄを接地に放電し、接地電位にするので、内部電源電位Ｖｄｄと参照電位Ｖｒｅｆとの立ち上がり時間の差に基づいて外部電源の投入を判断する電源投入検知部における誤動作を回避できる。

［実施の形態２］
実施の形態１においては、外部電源が遮断されると、内部電源電位を放電して初期化する構成について説明した。

実施の形態２においては、外部電源が遮断されると、揮発性の記憶領域に存在するデータを退避して、データを保護する構成について説明する。

図８は、実施の形態２に従う半導体装置２００の概略構成図である。
図８を参照して、半導体装置２００は、電源部２と、電源遮断検知部４と、演算部９０と、データ退避部６０とからなる。

電源部２と、電源遮断検知部４とは、実施の形態１と同様であるので、詳細な説明は繰返さない。

演算部９０は、電源部２から内部電源電位Ｖｐｐ，Ｖｃｐ，Ｖｄｄを受けて、演算処理を行う。そして、演算部９０は、キャッシュメモリやＤＲＡＭなどの揮発性の記憶領域を備え、演算処理にかかるデータをその記憶領域に一時的に格納する。

データ退避部６０は、電源遮断検知部４から遮断信号ＯＵＴを受けると、Ｖｐｐ電源部２．１から供給される電力を駆動源として、演算部９０からデータを読出して格納する。

図９は、データ退避部６０の概略回路図である。
図９を参照して、データ退避部６０は、ラッチ部６２と、反転部６８と、ゲート部７４と、不揮発性記憶部８０とからなる。

ラッチ部６２は、内部電源電位Ｖｐｐを駆動源として動作し、演算部９０から受けたデータを保持する。そして、ラッチ部６２は、インバータ６４，６６からなる。

インバータ６４および６６は、互いに導通方向が反対となるように接続され、ラッチ回路を構成する。

反転部６８は、電源遮断検知部４から受けた遮断信号ＯＵＴを反転し、ゲート部７４へ出力する。そして、反転部６８は、ＮＭＯＳトランジスタ７０と、ＰＭＯＳトランジスタ７２とからなる。

ＮＭＯＳトランジスタ７０およびＰＭＯＳトランジスタ７２は、内部電源電位Ｖｐｐを有するノードと接地電位を有するノードとの間に直列に接続される。そして、ＮＭＯＳトランジスタ７０およびＰＭＯＳトランジスタ７２のゲートには、電源遮断検知部４から遮断信号ＯＵＴが入力される。

ゲート部７４は、電源遮断検知部４からの遮断信号ＯＵＴに応じて、ラッチ部６２に保持されているデータを不揮発性記憶部８０へ出力する。そして、ゲート部７４は、ＮＭＯＳトランジスタ７６とＰＭＯＳトランジスタ７８とからなる。

ＮＭＯＳトランジスタ７６およびＰＭＯＳトランジスタ７８は、ラッチ部６２と不揮発性記憶部８０との間に並列に接続される。そして、ＮＭＯＳトランジスタ７６のゲートには、電源遮断部からの遮断信号ＯＵＴが入力される。また、ＰＭＯＳトランジスタ７８のゲートには、反転部６８からの出力が入力される。

不揮発性記憶部８０は、内部電源電位Ｖｐｐを駆動源として動作し、ゲート部７４を介して、ラッチ部６２から受けたデータを格納する。なお、不揮発性記憶部８０は、たとえば、ＲＯＭ（Read Only Memory）やフラッシュメモリなどからなる。

以下、データ退避部６０の動作について説明する。
図３（ｂ）および図９を参照して、外部電源が遮断される前において、電源遮断検知部４は、「Ｌ」レベルの遮断信号ＯＵＴを出力する。

反転部６８において、「Ｌ」レベルの遮断信号を受けて、ＮＭＯＳトランジスタ７０はチャネル抵抗が増加し、ＰＭＯＳトランジスタ７２はチャネル抵抗が減少する。よって、反転部６８は、「Ｈ」レベルの信号をゲート部７４へ出力する。

ゲート部７４において、ＮＭＯＳトランジスタ７６は、「Ｌ」レベルの遮断信号を受けて、チャネル抵抗が増加し、ＰＭＯＳトランジスタ７８は、「Ｈ」レベルの信号を受けて、チャネル抵抗が増加する。よって、ゲート部７４は、ラッチ部６２と不揮発性記憶部８０とを切断状態にする。

次に、外部電源が遮断されると、電源遮断検知部４は、「Ｈ」レベルの遮断信号ＯＵＴを出力する。

反転部６８において、「Ｈ」レベルの遮断信号を受けて、ＮＭＯＳトランジスタ７０はチャネル抵抗が減少し、ＰＭＯＳトランジスタ７２はチャネル抵抗が増加する。よって、反転部６８は、「Ｌ」レベルの信号をゲート部７４へ出力する。

ゲート部７４において、ＮＭＯＳトランジスタ７６は、「Ｈ」レベルの遮断信号を受けて、チャネル抵抗が減少し、ＰＭＯＳトランジスタ７８は、「Ｌ」レベルの信号を受けて、チャネル抵抗が減少する。よって、ゲート部７４は、ラッチ部６２と不揮発性記憶部８０とを接続状態にする。

すると、ラッチ部６２に保持されているデータが不揮発性記憶部８０へ転送され、格納される。

上述のように、データ退避部６０は、外部電源が遮断されると、演算部９０内に存在するデータが消滅しないように、そのデータを不揮発性記憶部８０へ格納し、外部電源遮断に伴う処理を行う。

なお、さらに、実施の形態１において説明した電源投入検知部からの初期化信号ＲＥＳＥＴを受けて、不揮発性記憶部へ格納したデータを再度演算部へ戻すような構成としてもよい。

実施の形態２によれば、データ退避部は、電源遮断検知部からの遮断信号に基づいて、演算部におけるデータを不揮発性記憶部に退避する。よって、外部電源の遮断による演算部のデータ消滅を回避することができるため、電源バンプなどが生じても演算処理を一時的に停止した後、元の状態へ復帰して、演算処理を再開可能な半導体装置を実現できる。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した説明ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

実施の形態１に従う半導体装置の概略構成図である。 電源遮断検知部および遮断処理部の概略回路図である。 外部電源が遮断された場合における電源遮断検知部および遮断処理部の動作を説明する図である。 電源投入検知部の概略回路図である。 外部電源が投入された場合における電源投入検知部の動作を説明する図である。 遮断処理部が存在しない場合における、電源バンプ発生時の電源投入検知部の動作を説明する図である。 遮断処理部が機能する場合における、電源バンプ発生時の電源投入検知部の動作を説明する図である。 実施の形態２に従う半導体装置の概略構成図である。 データ退避部の概略回路図である。

符号の説明

２ 電源部、２．１ Ｖｐｐ電源部、２．２ Ｖｃｐ電源部、２．３ Ｖｄｄ電源部、４ 電源遮断検知部、６ 遮断処理部、８ 電源投入検知部、１０ 参照電位発生部、２０，２２，２８，３０，４２，４４，５２，７０，７６ ＮＭＯＳトランジスタ、２４，２６，４６，４８，５４，７２，７８ ＰＭＯＳトランジスタ、４０ 比較部、５０ 出力部、６０ データ退避部、６２ ラッチ部、６４，６６ インバータ、６８ 反転部、７４ ゲート部、８０ 不揮発性記憶部、９０ 演算部、１００，２００ 半導体装置、Ｎ１，Ｎ２ 出力ノード、ＯＵＴ 遮断信号、ＲＥＳＥＴ 初期化信号、ｅｘＶｄｄ 外部電源電位、Ｖｐｐ，Ｖｄｄ，Ｖｃｐ 内部電源電位、Ｖｒｅｆ 参照電位。

Claims (6)

1. 外部電源から供給される電力を受けて、所定の時定数をもつ第１の電位を発生する第１の電源部と、
   前記外部電源が遮断されたか否かを判断し、前記外部電源が遮断されたことを検知すると、前記第１の電源部の電位を駆動源として遮断信号を出力する電源遮断検知部と、
   前記電源遮断検知部から前記遮断信号を受けて、前記外部電源の遮断に伴う処理を実行する遮断処理部とを備える、半導体装置。
2. 前記所定の時定数は、前記遮断処理部が前記外部電源の遮断に伴う処理を実行する時間より長い、請求項１に記載の半導体装置。
3. 前記外部電源から供給される電力を受けて、前記外部電源の電位より低い第２の電位を発生する第２の電源部をさらに備え、
   前記電源遮断検知部は、前記第２の電源部の電位と前記外部電源の電位とを比較し、前記外部電源の電位が前記第２の電源部の電位より低い場合に前記外部電源が遮断されたと判断し、
   前記第２の電源部は、前記電源遮断検知部が前記第２の電源部の電位と前記外部電源の電位との比較に要する時間より長い時定数をもつ、請求項１または２に記載の半導体装置。
4. 前記外部電源が投入されたか否かを判断し、前記外部電源が投入されたことを検知すると、初期化信号を出力する電源投入検知部と、
   前記外部電源から供給される電力を受けて、参照電位を発生する参照電位発生部と、
   前記外部電源から供給される電力を受けて、前記参照電位より高い第３の電位を発生する第３の電源部とをさらに備え、
   前記電源投入検知部は、前記第３の電源部の電位と前記参照電位発生部の電位とを比較し、前記第３の電源部の電位が前記参照電源発生部の電位より高い場合に前記外部電源が投入されたと判断し、
   前記第３の電源部は、前記参照電位発生部の時定数に対して、前記電源投入検知部が前記第３の電源部の電位と前記参照電位発生部の電位との比較に要する時間より長い時定数をもち、
   前記遮断処理部は、前記遮断信号を受けて、前記第３の電源部を放電させる、請求項１〜３のいずれか１項に記載の半導体装置。
5. 前記遮断処理部は、前記遮断信号を受けて、揮発性の記憶領域に存在するデータを退避するデータ退避部を含む、請求項１〜４のいずれか１項に記載の半導体装置。
6. 前記データ退避部は、
   不揮発性の記憶領域からなる記憶部と、
   前記遮断信号に応じてデータを転送するゲート部とを含む、請求項５に記載の半導体装置。

Images