JP2006309776A

JP2006309776A - 画像データ記憶装置

Info

Publication number: JP2006309776A
Application number: JP2006131877A
Authority: JP
Inventors: Takenori Okitaka; 毅則沖▲たか▼
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 2006-05-10
Filing date: 2006-05-10
Publication date: 2006-11-09

Abstract

【課題】最小バス配線数で、行方向および列方向ともに１回のアクセスで一列または一行の画素データを並列に読み出すことができるようにする。
【解決手段】（ｎ個の列×ｐ個の行）個分の画素データを、ｎ個の列の画素データをｎ個の物理的バンクに対応させて記憶する記憶素子と、各列の記憶素子毎にｐ個の記憶素子を共通接続し、ｎ個の物理バンクから画素データを出力するためのｎ個のデータバスと、行毎に設けられ、各行の記憶素子のうちの画素データを出力する記憶素子を選択するｐ個のアドレスデコーダと、ｎ個のデータバスから所要のデータバスを選択して、その選択したデータバス上の画像データを出力するセレクタとを有する回路と、同一基本画素グループ内の同一列の画素データが同一の物理的バンクに記憶されないように、且つ、同一基本画素グループ内の同一行の画素データが同一の物理的バンクに記憶されない記憶制御手段とを備える。
【選択図】図２

Description

この発明は液晶表示装置などの各種の表示装置などにおいて用いられる画像データ記憶装置に係り、特に、２次元グラフィックスや３次元グラフィックスなどに好適で、且つ、小型化が可能な画像データ記憶装置に関するものである。

図６は液晶表示装置の表示画面における画素レイアウト例を示す概念図である。同図に示すように、１つの表示画面はマトリックス状に配列された多数の画素により構成されている。以下、その配列の一方を行方向、他方を列方向と呼ぶ。そして、当該液晶表示装置では、基本的には各画素に対応して設けられた液晶素子に対して画素データに応じた電圧を順次印加することにより、全ての画素の透過率（反射率）を制御し、この透過率（反射率）の分布として１つの画像を表示する。

そして、このような表示装置などにおいて用いられる画像データ記憶装置は、例えば当該多数の画素に対応する多数の画素データを画面のちらつきが生じないような時間の間に読み出す必要があるため、各種の工夫がなされている。

図７はこのように画像読み出しを考慮した場合に得られる画像データ記憶用集積回路のレイアウト例を示す概念図である。図において、５１，…，５５はそれぞれメモリをレイアウトする際に記憶領域の繰り返し単位となる物理的バンクであり、８，…，８はそれぞれ当該物理的バンク５１，…，５５にｐ組ずつ設けられ、画素データに対応したバス幅ｍを有するメモリバスであり、６１，…，６４はそれぞれ１つのメモリバス８に接続された複数の記憶素子からなるメモリグループであり、７１，…，７４は各メモリグループ６１，…，６４毎に設けられ、画素データを出力する記憶素子を選択するためのアドレスデコーダであり、９は上記複数のメモリバス８，…，８から所定のメモリバス８（ここでは５組）を選択して、その選択したメモリバス８上の画像データを出力するセレクタである。また、上記各メモリバス８のバス幅（バス用配線数）は画素の階調数などに応じて決まり、当該画素に必要なビット数がｍビットである場合には通常バス幅もｍ本に設定される。なお、以下の説明では、上記物理的バンクの個数はｎ個（ｉ＝１，…,ｎ）とする。

次にこの画像データ記憶用集積回路への画像データ記憶方法について説明する。上記画像データ記憶用集積回路では、例えば、図６に示すように、表示画像を構成する多数の画素を（ｐ×ｎ）個毎の画素グループに分け、各グループの左上端の画素の画素データを（１，１）メモリグループ６１に記憶させ、その１つ右隣の画素の画素データを（１，２）メモリグループ６１に記憶させ、以下同様に記憶させた後、右上端の画素の画素データを（１，ｎ）メモリグループ６１に記憶させ、上から２行目の左端の画素の画素データを（２，１）メモリグループ６２に記憶させ、以下同様に記憶させた後、左下端の画素の画素データを（ｐ，１）メモリグループ６に記憶させ、以下同様に記憶させた後、右下端の画素の画素データを（ｐ，ｎ）メモリグループ６に記憶させる。

次に読み出し動作について説明する。そして、一般的な画像表示動作の際には、例えば、「第一のメモリグループ６１，…，６１のデータを出力するようにセレクタ９を設定した上でアドレスデコーダ７１，…，７１を動作させて一行目の画素に対応する画像データをｎ画素毎に読み出し、第二のメモリグループ６２，…，６２のデータを出力するようにセレクタ９を設定した上でアドレスデコーダ７２，…，７２を動作させて二行目の画素に対応する画像データをｎ画素毎に読み出し、第三のメモリグループ６３，…，６３のデータを出力するようにセレクタ９を設定した上でアドレスデコーダ７３，…，７３を動作させて三行目の画素に対応する画像データをｎ画素毎に読み出し、第四のメモリグループ６４，…，６４のデータを出力するようにセレクタ９を設定した上でアドレスデコーダ７４，…，７４を動作させて四行目の画素に対応する画像データをｎ画素毎に読み出し、再び、第一のメモリグループ６１，…，６１のデータを出力するようにセレクタ９を設定した上でアドレスデコーダ７１，…，７１を動作させて五行目の画素に対応する画像データをｎ画素毎に読み出し、……」といった動作を繰り返すことにより画像データを各行毎に画像データ記憶用集積回路から読み出す。

以上のように、上記画像データ記憶用集積回路では、画素データをｎ個ずつまとめて読み出すことができるので、１つの表示画像を表示するために必要となる時間が１／ｎとなり、これにより多数の画素データを画面のちらつきが生じないような時間の間に読み出すことができる。

また、このような画像データ用集積回路では、３次元グラフィックスなどの画像を表示する際に、表示画像が変化した部位の画素データを当該ｎ行１列単位に書き替えたりする場合がある。そして、上記画像データ記憶用集積回路では、第一の物理的バンク５１の複数の画素データを出力するようにセレクタ９を設定した上で当該第一の物理的バンク５１に設けられた全てのアドレスデコーダ７１，…，７４を動作させることにより各列毎に４つの画素データずつ読み出すこともでき、これにより、各列毎にの画像データを読み出すことができる。

従来の画像データ記憶用集積回路は以上のように構成されているので、各物理的バンクに対してｐ組のメモリバスを設ける必要があり、その結果各物理的バンクから画素データ読み出しに必要となる配線数は（ｍ×ｐ）本となり、ひいては当該メモリ全体で必要となる配線数は（ｍ×ｎ×ｐ）本となってしまう。従って、大画面高階調の表示画像に対応しようとする際には、この多数のバス用の配線がメモリの小型化を妨げる一要因となってしまうという課題があった。

この発明は上記のような課題を解決するためになされたもので、バス用の配線数を抑制しつつ大画面高階調に対応することができ、ひいては、メモリの小型化を図りつつ大画面高階調に対応することができる画像データ記憶装置を得ることを目的とする。

上述した課題を解決し、目的を達成するために、本発明は、表示画像を（ｎ個の列×ｐ個の行）個の画素データで構成される基本画素グループに分割した際の１つの基本画素グループの画素データを記憶して表示装置へ出力する画像データ記憶装置において、前記（ｎ個の列×ｐ個の行）個分の画素データを、ｎ個の列の画素データをｎ個の物理的バンクに対応させて記憶する複数の記憶素子と、各列の記憶素子毎にｐ個の記憶素子を共通接続し、前記ｎ個の物理バンクから画素データを出力するためのｎ個のデータバスと、前記行毎に設けられ、各行の記憶素子のうちの画素データを出力する記憶素子を選択するｐ個のアドレスデコーダと、前記ｎ個のデータバスから所要のデータバスを選択して、その選択したデータバス上の画像データを出力するセレクタとを有する画像データ記憶用集積回路と、同一基本画素グループ内の同一列の画素データが同一の物理的バンクに記憶されないように、且つ、同一基本画素グループ内の同一行の画素データが同一の物理的バンクに記憶されないように基本画素グループの画素データを前記複数の記憶素子に記憶させる画像データ記憶制御手段と、を備え、前記複数の記憶素子から基本画素グループの１行分の画素データを読み出す際には、ｐ個のアドレスデコーダのうちの１つのアドレスデコーダを動作させて対応する行のｎ個の記憶素子から画素データを前記ｎ個のデータバスおよびセレクタを介して並列に出力するとともに、複数の記憶素子から基本画素グループの１列分の画素データを読み出す際には、ｐ個のアドレスデコーダを全て動作させて各アドレスデコーダによって所要の列の記憶素子を選択して選択したｐ個の記憶素子から画素データを前記ｎ個のデータバスのうちのｐ個のデータバスおよびセレクタを介して並列に出力することを特徴とする。

また、この発明では、表示画像を（ｎ個の列×ｎ個の行）個の画素データで構成される基本画素グループに分割した際の１つの基本画素グループの画素データを記憶して表示装置へ出力する画像データ記憶装置において、前記（ｎ個の列×ｎ個の行）個分の画素データを、ｎ個の列の画素データをｎ個の物理的バンクに対応させて記憶する複数の記憶素子と、各列の記憶素子毎にｎ個の記憶素子を共通接続し、前記ｎ個の物理バンクから画素データを出力するためのｎ個のデータバスと、前記行毎に設けられ、各行の記憶素子のうちの画素データを出力する記憶素子を選択するｎ個のアドレスデコーダとを有する画像データ記憶用集積回路と、同一基本画素グループ内の同一列の画素データが同一の物理的バンクに記憶されないように、且つ、同一基本画素グループ内の同一行の画素データが同一の物理的バンクに記憶されないように基本画素グループの画素データを前記複数の記憶素子に記憶させる画像データ記憶制御手段とを備え、前記複数の記憶素子から基本画素グループの１行分の画素データを読み出す際には、ｎ個のアドレスデコーダのうちの１つのアドレスデコーダを動作させて対応する行のｎ個の記憶素子から画素データを前記ｎ個のデータバスを介して並列に出力するとともに、複数の記憶素子から基本画素グループの１列分の画素データを読み出す際には、ｎ個のアドレスデコーダを全て動作させて各アドレスデコーダによって所要の列の記憶素子を選択して選択したｎ個の記憶素子から画素データを前記ｎ個のデータバスを介して並列に出力することを特徴とする。

以上説明したとおり、この発明によれば、アドレスデコーダを行毎に設けるとともに、データバスを各物理バンク毎に設けるという一系統のアドレスおよび一系統のデータバスである最小バス配線数のハードウェア構成の記憶装置に対し、同一基本画素グループ内の同一列の画素データが同一の物理的バンクに記憶されないように、且つ、同一基本画素グループ内の同一行の画素データが同一の物理的バンクに記憶されないように基本画素グループの画素データを前記複数の記憶素子に記憶させ、これにより複数の記憶素子から基本画素グループの１行分の画素データを読み出す際には、ｐ個のアドレスデコーダのうちの１つのアドレスデコーダを動作させて対応する行のｎ個の記憶素子から画素データを前記ｎ個のデータバスおよびセレクタを介して並列に出力するとともに、複数の記憶素子から基本画素グループの１列分の画素データを読み出す際には、ｐ個のアドレスデコーダを全て動作させて各アドレスデコーダによって所要の列の記憶素子を選択して選択したｐ個の記憶素子から画素データを前記ｎ個のデータバスのうちのｐ個のデータバスおよびセレクタを介して並列に出力するようにしたので、一系統のアドレスおよび一系統のデータバスである最小バス配線数で、行方向および列方向ともに１回のアクセスで一列または一行の画素データを並列に読み出すことができる。

また、この発明によれば、アドレスデコーダを行毎に設けるとともに、データバスを各物理バンク毎に設けるという一系統のアドレスおよび一系統のデータバスである最小バス配線数のハードウェア構成の記憶装置に対し、同一基本画素グループ内の同一列の画素データが同一の物理的バンクに記憶されないように、且つ、同一基本画素グループ内の同一行の画素データが同一の物理的バンクに記憶されないように基本画素グループの画素データを前記複数の記憶素子に記憶させ、これにより複数の記憶素子から基本画素グループの１行分の画素データを読み出す際には、ｎ個のアドレスデコーダのうちの１つのアドレスデコーダを動作させて対応する行のｎ個の記憶素子から画素データを前記ｎ個のデータバスを介して並列に出力するとともに、複数の記憶素子から基本画素グループの１列分の画素データを読み出す際には、ｎ個のアドレスデコーダを全て動作させて各アドレスデコーダによって所要の列の記憶素子を選択して選択したｎ個の記憶素子から画素データを前記ｎ個のデータバスを介して並列に出力するようにしたので、セレクタを無くすことができるとともに、一系統のアドレスおよび一系統のデータバスである最小バス配線数で、行方向および列方向ともに１回のアクセスで一列または一行の画素データを並列に読み出すことができる。

以下、この発明の実施の一形態を説明する。

実施の形態１．
図１はこの発明の実施の形態１による画像データ記憶装置およびその周辺装置の構成を示すブロック図である。図において、１は順次入力される画像データを複数の画素データ毎にまとめて出力する画像データ記憶制御手段であり、２は当該複数の画素データを記憶する画像データ記憶手段であり、３は当該画像データ記憶手段２から画像データを所定数ずつ読み出す画像データ読出制御手段であり、４は当該画像データに基づいて表示を行う液晶表示装置である。そして、上記画像データ記憶制御手段１、画像データ記憶手段２および画像データ読出制御手段３は集積回路として実現されている。

図２は上記画像データ記憶手段２のレイアウトを示す概念図である。図において、５１，…，５５はそれぞれメモリをレイアウトする際に記憶領域の繰り返し単位となるｎ個の物理的バンクであり、８はそれぞれ当該物理的バンク５１，…，５５毎に１組ずつ設けられ、画素データに対応したバス幅ｍを有するメモリバスであり、６１，…，６４はそれぞれ複数の記憶素子からなるとともに各物理的バンク毎に４つずつ設けられたメモリグループであり、７１，…，７４は各物理的バンク５１，…，５５の１つのメモリグループ６１，…，６４に対して、画像データを出力する記憶素子を選択するための出力制御信号を出力する４つのアドレスデコーダであり、９はｎ本のメモリバス８から所定のメモリバス８を選択して、その選択したメモリバス８上の画像データを出力するセレクタである。

次に動作について説明する。画像データが入力されると上記画像データ記憶制御手段１は、５つの画素データ毎に画像データ記憶手段２へ出力する。そして、当該画像データ記憶手段２は上記５つの画素データを同時に各物理的バンク５１，…，５５に供給し、アドレスデコーダ７１，…，７４により指定される記憶素子に当該画素データを記憶させる。そして、このような作業により１つの表示画面の画像が記憶されたら、上記画像データ読出制御手段３は画素データを読み出してそれに基づいた印加電圧情報を出力し、液晶表示装置４は当該印加電圧情報に応じた電圧を液晶素子に対して印加し、この液晶素子の透過率（反射率）の分布として１つの画像を表示する。

次に記憶動作について詳しく説明する。図３は液晶表示装置４における画素のマトリックスを示す説明図である。図に示すように、この実施の形態１で使用した液晶表示装置４では複数の画素がｓ行ｌ列（ｓ，ｌ）に配列された構成となっている。また、この実施の形態１では上記画像データ記憶制御手段１には、１行目の１列目（１，１）からｌ列目（１，ｌ）までが順番に入力され、次に２行目（２，１）〜（２，ｌ）、３行目（３，１）〜（３，ｌ）、以下同様にして、最後にｓ行目（ｓ，１）〜（ｓ，ｌ）の順番で画素データが入力されるものとする。

このような入出力条件の下で画像データ記憶制御手段１は、当該画素データを入力された順番において各行毎に５つずつに区切って画像データ記憶手段２に出力する。

また、当該画像データ記憶制御手段１は、各行毎に同一列にある画素データの出力先を切り替えるように動作する。具体的には、図３と図２とを比較すれば明らかなように、１行目においては第一の物理的バンク５１には各画素グループの１列目の画素データ（１，１）が記憶されるように、２行目においては第一の物理的バンク５１には各画素グループの２列目の画素データ（２，２）が記憶されるように、３行目においては第一の物理的バンク５１には各画素グループの３列目の画素データ（３，３）が記憶されるように、４行目においては第一の物理的バンク５１には各画素グループの４列目の画素データ（４，４）が記憶されるように、５行目においては元に戻って第一の物理的バンク５１には各画素グループの１列目の画素データ（１，１）が記憶されるようにと順次切り替える。

その結果、表示画面の画素データは、図３および図２に示すように、表示画像を（４行×５列）個を１単位とする画素グループごとに分割して記憶されるとともに、各画素データを物理的バンクに記憶させる際には、当該画素グループ内の同一列の画素データと同一の物理的バンクに記憶されないように、且つ、当該画素グループ内の同一行の画素データと同一の物理的バンクに記憶されないように記憶される。

次に読み出し動作について詳しく説明する。まず、各行毎に画素データを読み出す際には、第一のアドレスデコーダ７１を動作させて、全ての物理的バンク５１，…，５５から画素グループの一行目の画素（１，１）〜（１，５）に対応する５つの画像データを出力する。これを１行分繰り返した後、第二のアドレスデコーダ７２を動作させて、全ての物理的バンク５１，…，５５から画素グループの２行目（２，１）〜（２，５）の画素に対応する５つの画像データを出力する。これらの一連の動作を全ての行について繰り返すことにより、１つの表示画面を形成するために必要な画像データを液晶表示装置４に出力することができる。

また、各列毎に画素データを読み出す際には、全てのアドレスデコーダ７１，…，７４を動作させて、全ての物理的バンク５１，…，５５から４行分の画素（例えば（１，１）〜（４，１））を読み出す動作を１列分繰り返す。これを所定の列数行う。これらの一連の動作を所定の行について繰り返すことにより、表示画面の一部を書き替えて新しい画面を形成することができる。

以上のように、この実施の形態１では、ｐ（＝４）個のメモリグループを有するｎ（＝５）個の物理的バンクと、各物理的バンク毎に１組ずつ設けられたｎ（＝５）組のメモリバスと、当該ｎ（＝５）組のメモリバスから所定の数のメモリバス（５または４本）を選択して画像データを出力するセレクタとを有するように構成したので、バス数を物理的バンクと同数までに削減することができる。従って、図７に示した画像データ記憶用集積回路に比べてメモリバスの配線数は１／ｐに減少し、しかも、このメモリバスの配線数の減少とともにセレクタの規模も１／ｐに減少する。その結果、画像データ記憶用集積回路、ひいては画像データ記憶装置の小型化を図りつつ大画面高階調に対応することができる。

以上のように、この実施の形態１によれば、メモリバスに画素データを出力する記憶素子を選択するアドレスデコーダが複数の物理的バンクに共通に設けられているので、図７に示した画像データ記憶用集積回路のようにアドレスデコーダを各メモリグループ毎に設ける必要はなく、その規模を１／ｐまで削減することができる。従って、更にメモリの小型化を図りつつ大画面高階調に対応することができる。

この実施の形態１によれば、上述した画像データ記憶用集積回路に対して、表示画像を（ｎ×ｐ）個を１単位とする画素グループごとに分割して記憶させるとともに、各物理的バンクには当該画素グループ内の同一列の画素データが重ならないように、且つ、当該画素グループ内の同一行の画素データが重ならないように記憶させるので、所定の画素の配列方向において連続する複数の画素を同時に読み出すことができるばかりか、当該配列方向とは異なる方向においても複数の画素を同時に読み出すことができる。従って、上述したように装置の小型化を図ったとしても、３次元グラフィックスなどの画像を表示する際に、画像が変化した列を当該ｐ個単位に書き替えることが可能である。

実施の形態２．
図４はこの発明の実施の形態２による画像データ記憶手段のレイアウトを示す概念図である。物理的バンク５１，…，５４の個数が４個になるとともに、セレクタ９が削除されている以外は実施の形態１と同様であり、同一符号を付して説明を省略する。

次に動作について説明する。図５に示すように、この実施の形態２では４行４列の画素（４，４）毎に画素グループが構成されるとともに、各メモリグループ６１，…，６４に記憶させる画素は図４に示すように変化している。そして、画像データ記憶制御手段１からは４つの画像データが同時に出力され、これが直接各物理的バンク５１，…，５４に入力される。また、各物理的バンク５１，…，５４から出力された画素データは画像データ読出制御手段３に直接出力される。これ以外の動作は実施の形態１と同様なので説明を省略する。

以上のように、この実施の形態２によれば、実施の形態１と同様の作用効果を奏するとともに、物理的バンクはそれぞれ、表示画像をｎ2 個（ｎ＝ｐ＝４）の画素で構成される複数の画素グループに分割した場合、少なくとも全ての画素グループ内のｎ個の画素を記憶することができる記憶容量に形成されるとともに、上記メモリバスは各物理的バンクと１対１対応で設けられ且つそれぞれが上記表示画像に必要なバス幅を有するように構成されているので、バス本数を物理的バンクと同数まで削減することができ、従来の画像データ用メモリに比べてバス配線数は１／ｐに減少する。また、メモリバスの配線数と同時読み出しする画素データに必要な配線数とが同一となるので、セレクタは不要である。その結果、画像データ用メモリの小型化を図りつつ大画面高階調に対応することができる。

この発明の実施の形態１による画像データ記憶装置およびその周辺装置の構成を示すブロック図である。この発明の実施の形態１による画像データ記憶手段のレイアウトを示す概念図である。この発明の実施の形態１による液晶表示装置における画素のマトリックスを示す説明図である。この実施の形態２による画像データ記憶手段のレイアウトを示す概念図である。この発明の実施の形態２による液晶表示装置における画素のマトリックスを示す説明図である。液晶表示装置の表示画面における画素レイアウト例を示す概念図である。画像データ記憶用集積回路のレイアウト例を示す概念図である。

符号の説明

１画像データ記憶制御手段、２画像データ記憶手段（画像データ記憶用集積回路）、８メモリバス、９セレクタ、５１，５２，５３，５４，５５物理的バンク、７１，７２，７３，７４アドレスデコーダ。

Claims

表示画像を（ｎ個の列×ｐ個の行）個の画素データで構成される基本画素グループに分割した際の１つの基本画素グループの画素データを記憶して表示装置へ出力する画像データ記憶装置において、
前記（ｎ個の列×ｐ個の行）個分の画素データを、ｎ個の列の画素データをｎ個の物理的バンクに対応させて記憶する複数の記憶素子と、
各列の記憶素子毎にｐ個の記憶素子を共通接続し、前記ｎ個の物理バンクから画素データを出力するためのｎ個のデータバスと、
前記行毎に設けられ、各行の記憶素子のうちの画素データを出力する記憶素子を選択するｐ個のアドレスデコーダと、
前記ｎ個のデータバスから所要のデータバスを選択して、その選択したデータバス上の画像データを出力するセレクタと、
を有する画像データ記憶用集積回路と、
同一基本画素グループ内の同一列の画素データが同一の物理的バンクに記憶されないように、且つ、同一基本画素グループ内の同一行の画素データが同一の物理的バンクに記憶されないように基本画素グループの画素データを前記複数の記憶素子に記憶させる画像データ記憶制御手段と、
を備え、前記複数の記憶素子から基本画素グループの１行分の画素データを読み出す際には、ｐ個のアドレスデコーダのうちの１つのアドレスデコーダを動作させて対応する行のｎ個の記憶素子から画素データを前記ｎ個のデータバスおよびセレクタを介して並列に出力するとともに、複数の記憶素子から基本画素グループの１列分の画素データを読み出す際には、ｐ個のアドレスデコーダを全て動作させて各アドレスデコーダによって所要の列の記憶素子を選択して選択したｐ個の記憶素子から画素データを前記ｎ個のデータバスのうちのｐ個のデータバスおよびセレクタを介して並列に出力することを特徴とする画像データ記憶装置。
表示画像を（ｎ個の列×ｎ個の行）個の画素データで構成される基本画素グループに分割した際の１つの基本画素グループの画素データを記憶して表示装置へ出力する画像データ記憶装置において、
前記（ｎ個の列×ｎ個の行）個分の画素データを、ｎ個の列の画素データをｎ個の物理的バンクに対応させて記憶する複数の記憶素子と、
各列の記憶素子毎にｎ個の記憶素子を共通接続し、前記ｎ個の物理バンクから画素データを出力するためのｎ個のデータバスと、
前記行毎に設けられ、各行の記憶素子のうちの画素データを出力する記憶素子を選択するｎ個のアドレスデコーダと、
を有する画像データ記憶用集積回路と、
同一基本画素グループ内の同一列の画素データが同一の物理的バンクに記憶されないように、且つ、同一基本画素グループ内の同一行の画素データが同一の物理的バンクに記憶されないように基本画素グループの画素データを前記複数の記憶素子に記憶させる画像データ記憶制御手段と、
を備え、前記複数の記憶素子から基本画素グループの１行分の画素データを読み出す際には、ｎ個のアドレスデコーダのうちの１つのアドレスデコーダを動作させて対応する行のｎ個の記憶素子から画素データを前記ｎ個のデータバスを介して並列に出力するとともに、複数の記憶素子から基本画素グループの１列分の画素データを読み出す際には、ｎ個のアドレスデコーダを全て動作させて各アドレスデコーダによって所要の列の記憶素子を選択して選択したｎ個の記憶素子から画素データを前記ｎ個のデータバスを介して並列に出力することを特徴とする画像データ記憶装置。