JP2006303480A - 半導体装置及びその保護方法 - Google Patents

Abstract

【課題】内部回路上に形成された保護配線の異常をより確実に検出して、内部回路の保護能力を向上させることが可能な半導体装置及びその保護方法を提供する。
【解決手段】保護対象となる内部回路上に複数の保護配線を配設しておき、複数の保護配線に複数のパルス信号発生回路で生成した互いに異なるパルス信号をそれぞれ供給し、パルス信号発生回路から出力されるパルス信号と該パルス信号発生回路から保護配線を通して供給されるパルス信号とが一致するか否かを判定し、２つのパルス信号が一致しない場合に内部回路へ動作を停止させるための異常検出信号を供給する。
【選択図】図２

Description

本発明はプローブ等を用いた内部回路の動作信号のモニタを困難にする半導体装置及びその保護方法に関する。

近年の半導体装置は、各種の個人情報や電子マネー等、より機密性の高い情報の管理にも利用されるため、半導体装置内に保存されたプログラムや内部データあるいは内部回路そのものを保護するための技術が益々重要になってきている。そのような半導体装置の保護方法として、例えば特許文献１には保護対象となる内部回路の視認や内部データの読み取り行為を困難にするための技術が記載されている。

特許文献１では、半導体チップ上に形成された内部回路をアルミニウム層で覆うことで内部回路の視認を不能にすると共に、該アルミニウム層を接地電位あるいは所定の一定電位に設定することでアルミニウム層を通したプローブ等による動作信号のモニタを困難にすることが記載されている。また、特許文献１には、アルミニウム層の一部を細くして意図的に切れ易く形成し、アルミニウム層を剥離する行為等があった場合に、該部位の切断を検出して内部のＣＰＵ等の動作を停止させることが記載されている。

なお、半導体装置の保護方法の他の例として、ＥＥＰＲＯＭのセル上に紫外線等の光の進入を遮断するための遮断層を形成し、遮断層の破損によるセルに保存されたデータの破損を検出するための構成が特許文献２に記載されている。特許文献２は、本来、紫外線の進入によるセルに保存されたデータの破損を検出するためのものであるが、遮断層及びデータの破損を検出するための故障検出回路は、遮断層の下層に形成された内部回路に対するプローブ等を用いた動作信号のモニタを困難にするための手段としても利用可能である。
特開平０５−０４７７６６号公報 特開平１０−２９４４４４号公報

しかしながら上述したような従来の半導体装置の保護方法のうち、特許文献１に記載の構成では、アルミニウム層の剥離時に切断されると想定している位置が、アルミニウム層を細く形成した１本の配線状の部位であるため、切断箇所の修復が容易であり、アルミニウム層が剥離されたことを検出できないおそれがある。

それに対して、特許文献２では、内部回路上に複数の保護配線（上記遮断層）を形成する構成を示しているため、保護配線の数を多くすれば、それらを剥離することによる切断箇所の修復が困難になり、保護配線を剥離する行為をより確実に検出できる。

しかしながら、特許文献２に記載の構成では、直流電圧を利用して保護配線の異常を検出しているため、比較的簡易な操作で保護配線の異常が検出できなくなるおそれがある。すなわち、特許文献２では、図５に示すように各保護配線Ｌ１、Ｌ２の一端にそれぞれ電源電圧ＶＤＤを印加し、他端をそれぞれ抵抗器Ｒ１、Ｒ２を介して接地しておき、保護配線Ｌ１、Ｌ２と抵抗器Ｒ１、Ｒ２の接続部位の電位をそれぞれ故障検出回路で監視することで保護配線Ｌ１、Ｌ２の異常（切断）を検出している。

したがって、例えば各保護配線Ｌ１、Ｌ２と抵抗器Ｒ１、Ｒ２の接続部位をそれぞれ共通に接続すると、切断しない保護配線が少なくとも一つ残っていれば、他の保護配線の剥離による切断を検出することができなくなってしまう。

本発明は、内部回路上に形成された保護配線の異常をより確実に検出して、内部回路の保護能力を向上させることが可能な半導体装置及びその保護方法を提供することを目的とする。

上記目的を達成するため本発明の半導体装置は、保護対象となる内部回路上に配設された複数の保護配線と、互いに異なるパルス信号を生成し、前記保護配線へそれぞれ供給する複数のパルス信号発生回路と、前記パルス信号発生回路から出力されるパルス信号と該パルス信号発生回路から前記保護配線を通して供給されるパルス信号とが一致するか否かを判定し、２つのパルス信号が一致しない場合に前記内部回路の動作を停止させるための異常検出信号を出力する、前記保護配線の異常を検出する異常検出回路と、を有する。

一方、本発明の半導体装置の保護方法は、保護対象となる内部回路上に複数の保護配線を配設しておき、前記複数の保護配線に複数のパルス信号発生回路で生成した互いに異なるパルス信号をそれぞれ供給し、前記パルス信号発生回路から出力されるパルス信号と該パルス信号発生回路から前記保護配線を通して供給されるパルス信号とが一致するか否かを判定し、２つのパルス信号が一致しない場合に、前記内部回路へ動作を停止させるための異常検出信号を供給する。

上記のような半導体装置及びその保護方法では、保護対象である内部回路上に複数の保護配線を形成しておき、各保護配線に複数のパルス信号発生回路で生成した互いに異なるパルス信号をそれぞれ供給し、パルス信号発生回路から出力されるパルス信号と該パルス信号発生回路から保護配線を通して供給されるパルス信号とが一致するか否かを判定するため、保護配線を剥離してその下層の内部回路へプローブ等を用いてアクセスしようとしても、全ての保護配線を修復しない限り異常検出回路で異常が検出される。

また、本発明の他の観点では、半導体装置は、保護対象としての内部回路を有し、前記内部回路上に設けられた保護配線と、パルス信号を生成し、前記保護配線へ前記パルス信号を供給するパルス信号発生回路と、前記パルス信号発生回路から出力される直接パルス信号と、前記パルス信号発生回路から前記保護配線を介して供給される帰還パルス信号とに基づいて異常を検出して、前記内部回路の動作を停止するように異常検出信号を発生する異常検出回路とを具備する。
前記異常検出回路は、前記直接パルス信号と前記帰還パルス信号とを論理レベルで比較して前記異常検出信号を発生する比較検出部を備えてもよい。
ここで、前記比較検出部は、比較部を有し、前記比較部は、前記直接パルス信号と前記帰還パルス信号とが論理レベルで一致するか否かを判定する比較回路を備えてもよい。或いは、前記比較検出部は、比較部を有し、前記比較部は、前記直接パルス信号と前記帰還パルス信号とを論理レベルで比較する第１と第２の比較回路と、前記第１比較回路からの出力をクロック信号の立ち上がりに同期して保持することにより前記直接パルス信号と前記帰還パルス信号の位相比較結果を保持する第１保持回路と、前記第２比較回路からの出力を前記クロック信号の立ち下がりに同期して保持することにより前記直接パルス信号と前記帰還パルス信号の位相比較結果を保持する第２保持回路とをそなえてもよい。

本発明によれば、保護配線を剥離してその下層の内部回路へプローブ等を用いてアクセスしようとしても、全ての保護配線を修復しない限り異常検出回路で異常が検出されるため、保護配線を剥離する行為をより確実に検出することが可能になる。また、２つのパルス信号が一致しない場合に異常検出信号によって内部回路の動作を停止させるため、内部配線のモニタが不能になり、内部回路の保護能力を向上させることができる。
また、保護回線に加工を加えて２つのパルス信号が一致するようにしても、位相差から異常を検出することができるので、内部回路の保護能力を向上させることができる。

以下に、本発明の半導体装置について図面を参照して説明する。

［第１実施形態］
図１は、本発明の第１実施形態による半導体装置が有する内部回路及び保護配線の位置関係の一例を示す平面図であり、図２は、本発明の第１実施形態による半導体装置の構成例を示すブロック図である。

図１に示されるように、本発明の第１実施形態による半導体装置では、アルミニウム等の金属配線から成る複数の保護配線が、半導体チップに形成された保護対象となる内部回路上に不図示の層間絶縁膜等を介して配設されている。
図２に示されるように、本発明の第１実施形態による半導体装置は、保護配線３（図２では３₁、３₂）への異常（切断）を検出する異常検出回路２と、互いに異なるパルス信号を生成し、保護配線３へそれぞれ供給するパルス信号発生回路１（図２では１₁、１₂）とを有する。
パルス信号発生回路１は、パルス信号を生成し、生成したパルス信号を分岐し、一方を異常検出回路２へ直接供給し、他方を保護配線３を介して異常検出回路２へ供給する。

異常検出回路２は、保護配線毎に、パルス信号発生回路１から直接出力されたパルス信号と該パルス信号発生回路１から保護配線３を通して供給されたパルス信号とを比較し、それらが一致するか否かを判定する。２つのパルス信号が一致する場合は、異常検出回路２は、異常検出信号を生成しない。２つのパルス信号が一致しない場合は、異常検出回路２は、内部回路４（図２では４₁、４₂）の動作を停止させるように異常検出信号を出力する。なお、内部回路４は、異常検出回路２から出力される異常検出信号によって通常動作とは異なる所定の動作に移行してもよい。

複数のパルス信号発生回路１は、互いに異なるパルス列から成るパルス信号をそれぞれ生成し、各保護配線３へそれぞれ供給する。パルス信号発生回路１は、例えば内部回路を動作させるためのシステムクロック等の各種の内部クロックを分周することでパルス列を生成するカウンタ回路で実現することができる。パルス信号発生回路１をカウンタ回路で構成した場合、回路規模の増大を抑制できる。
パルス信号発生回路１は、それぞれが同様のパルス列を出力してもよいが、保護配線３どうしを短絡することによる誤検出を防止するため、パルス幅が異なる、周期が異なる、または非同期である条件の少なくとも一つを満たす、互いに異なるパルス列を生成することが望ましい。パルス信号発生回路１は、互いに異なるパルス列を生成できれば、どのような構成であってもよく、例えばＥＥＰＲＯＭを用いてその内部に格納されたデータを外部から供給されるアドレス信号にしたがって順次出力する構成で実現してもよく、ランダムなパルス列を生成する周知のランダムパルス列発生回路を用いてもよい。

異常検出回路２は、パルス信号発生回路１から直接供給されるパルス信号と該パルス信号発生回路１から保護配線３を通して供給されるパルス信号の一致／不一致を検出する複数の排他的論理和回路（ＥＸＯＲ）２１（図２では２１₁、２１₂）と、排他的論理和回路２１の出力信号の論理和を出力する論理和回路２３と、論理和回路２３の出力信号から内部回路４の動作を停止させるための異常検出信号を生成するフリップフロップ（Ｆ／Ｆ）２２とを有する構成である。図２に示すフリップフロップ２２からは複数の排他的論理和回路２１のうちのいずれか一つでパルス信号の不一致が検出されたときに上記異常検出信号が出力される。

なお、図１では保護配線３が２本の例を示しているが、保護配線３の数は２本に限定されるものではなく、より多数の保護配線３が内部回路４上に配設されていることが望ましい。その場合、パルス信号発生回路１及び排他的論理和回路２１は各保護配線３に対応してそれぞれ設ければよい。

また、図２に示した構成では、複数の排他的論理和回路２１のうちのいずれか一つでパルス信号の不一致が検出されたときにフリップフロップ２２から異常検出信号が出力される例を示しているが、多数の保護配線３が内部回路４上に配設されている場合は、それらに対応する２つあるいは複数個の排他的論理和回路２１でそれぞれパルス信号の不一致が検出されたときに上記異常検出信号を出力する構成であってもよい。このような構成では異常検出信号が不必要に出力されるのを防止できる。

次に、本発明の半導体装置の動作について図２を参照しつつ図３及び図４を用いて説明する。

図３は保護配線が正常時の本発明の半導体装置の動作を示すタイミングチャートであり、図４は保護配線が異常時の本発明の半導体装置の動作を示すタイミングチャートである。

異常検出回路２の各排他的論理和回路２１には、図２に示したようにパルス信号発生回路１から直接供給されるパルス信号（入力信号）と、該パルス信号発生回路１から保護配線３を通して帰還するパルス信号（帰還信号）とがそれぞれ入力される。

ここで、保護配線３が正常なとき、図３に示すように異常検出回路２の各排他的論理和回路２１には、入力信号及び帰還信号として２つの同一のパルス信号が入力されるため、排他的論理和回路２１の出力端（Ａ点）からは“Ｌｏｗ”信号が出力され、フリップフロップ２２の出力端（Ｂ点）は“Ｌｏｗ”で維持される。この場合、保護配線３の下層に在る内部回路４はそれぞれ正常に動作する。

一方、保護配線３が異常の（切断されている）とき、図４に示すように異常検出回路２の各排他的論理和回路２１には、入力信号としてパルス信号発生回路１で生成されたパルス信号が入力され、帰還信号は保護配線３が切断されているために、例えば“Ｌｏｗ”で維持される。

したがって、排他的論理和回路２１の出力端（Ａ点）からはパルス信号発生回路１で生成されたパルス信号と同一のパルス信号が出力され、フリップフロップ２２の出力端（Ｂ点）からは排他的論理和回路２１の出力信号が立ち上がった次のクロック（ＣＬＫ）の立ち上がりタイミングで“Ｈｉｇｈ”となり、排他的論理和回路２１の出力信号が立ち下がった次のクロック（ＣＬＫ）の立ち上がりタイミングで“Ｌｏｗ”となる異常検出信号が出力される。この場合、保護配線３の下層に在る内部回路４はそれぞれ動作を停止する。

本発明の第１実施形態による半導体装置によれば、保護対象である内部回路４上に複数の保護配線３を形成しておき、各保護配線３に複数のパルス信号発生回路１で生成した互いに異なるパルス信号をそれぞれ供給し、パルス信号発生回路１から出力されるパルス信号と該パルス信号発生回路１から保護配線３を通して供給されるパルス信号とが一致するか否かを異常検出回路２にて判定するため、保護配線３を剥離してその下層の内部回路４へプローブ等を用いてアクセスしようとしても、全ての保護配線３を修復しない限り異常検出回路２で異常が検出される。

よって、保護配線３を剥離する行為をより確実に検出することが可能になる。また、２つのパルス信号が一致しない場合に異常検出信号によって内部回路４の動作を停止させるため、内部配線のモニタが不能になり、内部回路４の保護能力を向上させることができる。

［第２実施形態］
本発明の第１実施形態では、保護対象となる内部回路上に複数の保護配線（図６）を配設しておき、その保護配線にパルス信号発生回路で生成したパルス信号を供給し、パルス信号発生回路から出力される直接パルス信号と、パルス信号発生回路から保護配線を通して供給される帰還パルス信号とが一致するか否かを判定し、２つのパルス信号が一致しない場合に、内部回路へ動作を停止させるための異常検出信号が供給されていた。
しかし、これでは、図７に示されるように、保護配線をショートカットされた場合のように、直接パルス信号と帰還パルス信号の遅延差が小さい場合に、異常検出信号は発生されないという問題が起きうる。そこで、本発明の第２実施形態では、保護配線自体の抵抗と容量あるいは保護配線に抵抗と容量を付加することで、直接パルス信号と帰還パルス信号に意図的に位相差を持たせ、所定の検出タイミングで信号を監視する。

以下に、図８を参照して、本発明の第２実施形態による半導体装置について説明する。第２実施形態の半導体装置は、パルス信号生成回路１_３と、保護配線３_３、異常検出回路２、内部回路４_３とを備えている。保護配線３_３は、分布抵抗分と分布容量分とを有し、そこを伝播する信号を遅延させる。しかし本発明のために、分布抵抗と分布容量以外に抵抗と容量を追加してもよい。こうして、パルス信号発生回路１_３から直接供給される直接パルス信号と、保護配線３_３を通した遅延された帰還パルス信号とが異常検出回路２に供給される。
異常検出回路２は、２つの排他的論理和（ＥＸＮＯＲ）回路２１_３とＥＸＯＲ回路２１_４と、フリップフロップ２２_１，２２_２とオア（ＯＲ）回路２３とを備えている。ＥＸＮＯＲ回路２１_３とＥＸＯＲ回路２１_４は、直接パルス信号と帰還パルス信号を受信して、排他的論理和を計算して出力する。この場合、ＥＸＮＯＲ２１_３は、負論理で出力し、ＥＸＯＲ２１_４は正論理で出力する。ＥＸＮＯＲ２１_３の出力はフリップフロップ２２_１に接続され、ＥＸＯＲ２１_４の出力はフリップフロップ２２_２に接続されている。フリップフロップ２２_１は、クロック信号ＤＥＴ＿ＣＬＫの立ち上がりエッジに同期してＥＸＮＯＲ２１_３からの出力をラッチして出力する。フリップフロップ２２_２は、クロック信号ＤＥＴ＿ＣＬＫの立ち下がりエッジに同期してＥＸＯＲ２１_４からの出力をラッチして出力する。ＯＲ回路２３は、フリップフロップ２２_１と２２_２の出力の論理和を計算し、異常検出信号として出力する。内部回路４３は、異常検出信号に応答して動作を停止し、あるいは所定の動作を実行する。

次に、本発明の第２実施形態による半導体装置の動作について図９、図１０を参照して説明する。図９は、正常時の動作を示し、図１０は異常時の動作を示している。
保護配線３_３へ供給されるパルス信号がパルス信号発生回路１_３により生成され、出力される。このパルス信号が保護配線３_３を伝播し、保護配線３_３自体もしくは保護配線３_３に付加された抵抗Ｒと容量Ｃ分の遅延τ（＝ＲＣ）を経て異常検出回路２へ、帰還パルス信号として供給される。
異常検出回路２では、タイミング信号ＤＥＴ＿ＣＬＫ（図９（ｃ）と図１０（ｃ））に基づいて、直接パルス信号（図９（ａ）と図１０（ａ））の論理レベルの変化タイミングを基準として遅延τよりも早いタイミング（以下、これを「タイミングＡ」と表す）で直接パルス信号と帰還パルス信号（図９（ｂ）と図１０（ｂ））の論理レベルが不一致であることを判定し、かつ、遅延τよりも遅く、直接パルス信号の次の論理レベルの変化タイミングよりも早いタイミング（以下、これを「タイミングＢ」と表す）で、直接パルス信号と帰還パルス信号の論理レベルが一致であることを判定する。これらの判定のいずれかの判定がＮＧの場合、即ち、異常を検出した場合、内部回路４_３に異常検出信号を出力する。

なお、直接パルス信号は、前記の遅延τ以上のパルス有効幅（ハイ幅、ロウ幅）を持つパルス信号であり、内部クロックを分周したようなパルス列でも、タイマーの出力でもよい。また、異常検出回路２のクロック信号ＤＥＴ＿ＣＬＫは、直接パルス信号と同期するパルス信号で、かつフリップフロップ２２_１と２２_２のクロック有効エッジがタイミングＡ及びタイミングＢに合っていればよい。図９，１０に示される例では、直接パルス信号は内部回路４_３のシステムクロックの分周信号、クロック信号ＤＥＴ＿ＣＬＫには直接パルス信号の１／２周期の信号をシステムクロックで位相をずらした信号を用いた場合の例である。

本発明の第１実施形態による半導体装置が有する内部回路及び保護配線の位置関係の一例を示す平面図である。 本発明の第１実施形態による半導体装置の構成を示すブロック図である。 保護配線が正常時の本発明の半導体装置の動作を示すタイミングチャートである。 保護配線が異常時の本発明の半導体装置の動作を示すタイミングチャートである。 従来の半導体装置の構成を示す回路図である。 本発明で使用される保護配線の例を示す図である。 図６に示される保護配線例にショートカット配線が適用されたときの例を示す図である。 本発明の第２実施形態による半導体装置の構成を示すブロック図である。 保護配線が正常時の本発明の半導体装置の動作を示すタイミングチャートである。 保護配線が異常時の本発明の半導体装置の動作を示すタイミングチャートである。

符号の説明

１（１_１，１_２，１_３）： パルス信号発生回路
２ 異常検出回路
３（３_１，３_２，３_３）： 保護配線
４（４_１，４_２，４_３）： 内部回路
２１（２１_１，２１_２，２１_３，２１_４）： 排他的論理和回路
２２（２２_１，２２_２）： フリップフロップ
２３： 論理和回路

Claims (12)

1. 保護対象となる内部回路上に配設された複数の保護配線と、
   互いに異なるパルス信号を生成し、前記保護配線へそれぞれ供給する複数のパルス信号発生回路と、
   前記パルス信号発生回路から出力されるパルス信号と該パルス信号発生回路から前記保護配線を通して供給されるパルス信号とが一致するか否かを判定し、２つのパルス信号が一致しない場合に前記内部回路の動作を停止させるための異常検出信号を出力する、前記保護配線の異常を検出する異常検出回路と、
   を有する半導体装置。
2. 前記パルス信号発生回路は、
   パルス幅が異なる、周期が異なる、または非同期である条件の少なくとも一つを満たす、それぞれが異なるパルス列からなるパルス信号を生成する請求項１記載の半導体装置。
3. 前記パルス信号発生回路は、
   内部クロックを分周することでパルス列を生成するカウンタ回路である請求項１または２記載の半導体装置。
4. 保護対象となる内部回路上に複数の保護配線を配設しておき、
   前記複数の保護配線に複数のパルス信号発生回路で生成した互いに異なるパルス信号をそれぞれ供給し、
   前記パルス信号発生回路から出力されるパルス信号と該パルス信号発生回路から前記保護配線を通して供給されるパルス信号とが一致するか否かを判定し、２つのパルス信号が一致しない場合に、前記内部回路へ動作を停止させるための異常検出信号を供給する半導体装置の保護方法。
5. 前記複数の保護配線へ供給するパルス信号は、
   パルス幅が異なる、周期が異なる、または非同期である条件の少なくとも一つを満たす、それぞれが異なるパルス列である請求項４記載の半導体装置の保護方法。
6. 保護対象としての内部回路を有する半導体装置であって、
   前記内部回路上に設けられた保護配線と、
   パルス信号を生成し、前記保護配線へ前記パルス信号を供給するパルス信号発生回路と、
   前記パルス信号発生回路から出力される直接パルス信号と、前記パルス信号発生回路から前記保護配線を介して供給される帰還パルス信号とに基づいて異常を検出して、前記内部回路の動作を停止するように、或いは所定の動作をするように、異常検出信号を発生する異常検出回路と
   を具備する半導体装置。
7. 請求項６に記載の半導体装置において、
   前記異常検出回路は、
   前記直接パルス信号と前記帰還パルス信号とを論理レベルで比較して前記異常検出信号を発生する比較検出部を
   具備する半導体装置。
8. 請求項７に記載の半導体装置において、
   前記比較検出部は、比較部を有し、
   前記比較部は、
   前記直接パルス信号と前記帰還パルス信号とが論理レベルで一致するか否かを判定する比較回路を具備する半導体装置。
9. 請求項７に記載の半導体装置において、
   前記比較検出部は、比較部を有し、
   前記比較部は、
   前記直接パルス信号と前記帰還パルス信号とを論理レベルで比較する第１と第２の比較回路と、
   前記第１比較回路からの出力をクロック信号の立ち上がりに同期して保持することにより前記直接パルス信号と前記帰還パルス信号の位相比較結果を保持する第１保持回路と、
   前記第２比較回路からの出力を前記クロック信号の立ち下がりに同期して保持することにより前記直接パルス信号と前記帰還パルス信号の位相比較結果を保持する第２保持回路と
   を具備する半導体装置。
10. 請求項９に記載の半導体装置において、
    前記クロック信号は前記パルス信号より所定分位相が遅れている半導体装置。
11. 請求項８乃至１０のいずれかに記載の半導体装置において、
    前記比較検出部は、
    比較部からの出力から前記異常検出信号を発生する検出部
    を具備する半導体装置。
12. 請求項８乃至１０のいずれかに記載の半導体装置において、
    複数の前記保護配線を有し、
    前記複数の保護配線に対して夫々設けられた複数の前記パルス信号発生回路を有し、
    前記比較検出部は、前記複数の保護配線の夫々に対して設けられた複数の前記比較部を有し、
    前記比較検出部は、前記複数の比較部の前記出力から前記異常検出信号を発生する検出部
    を具備する半導体装置。

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