JP2006302928A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】 ＭＩＳＦＥＴのゲート電極の側壁部に形成されるサイドウォールと、隣接するＭＩＳＦＥＴのサイドウォールとの間隔が狭くても、層間絶縁膜の形成時にボイド等の不良を低減させるためのサイドウォールの構造を有する半導体装置及びその製造方法を提供する。
【解決手段】 隣り合う第１のゲート電極と第２のゲート電極とを有する半導体基板の全面に、絶縁膜を形成する絶縁膜形成工程と、絶縁膜を加工して、第１のゲート電極のゲート側壁部に形成される第１のサイドウォールと、第２のゲート電極のゲート側壁部に形成される第２のサイドウォールとを形成し、第１のサイドウォールと第２のサイドウォールとの間の形状を、第１のゲート電極及び第２のゲート電極の表面から半導体基板の表面に近くなるに伴い狭くなるような階段形状に形成するサイドウォール形成工程と、半導体基板の全面に、層間絶縁膜を形成する層間絶縁膜形成工程とを有する。
【選択図】 図１

Description

本発明は、半導体装置及びその製造方法に関する。

従来の半導体装置として、シリコン基板等に形成されたＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）のゲート電極の側壁部に形成されるサイドウォールの構造及び形成方法は、例えば、特許文献１に開示されている。

特開平１１−２８４１８６号公報

しかしながら、上記のような半導体装置の微細化が進むことにより、少なくとも２以上のＭＩＳＦＥＴが隣接して形成される場合には、一のＭＩＳＦＥＴのサイドウォールと対向して形成されている他のＭＩＳＦＥＴのサイドウォールとの間隔が非常に狭くなる。サイドウォール間が狭いために、ＭＩＳＦＥＴの上に層間絶縁膜を形成する際に、層間絶縁膜が、当該サイドウォール間に入り込みにくくなる。その結果、サイドウォール間に空隙（以下「ボイド」という。）が発生し、その後の工程の力学的なストレスまたは熱ストレス等により、ボイドから亀裂（以下「クラック」という。）が発生し、電気特性等不良を引き起こす。
本発明の目的は、ＭＩＳＦＥＴのゲート電極の側壁部に形成されるサイドウォールと、隣接するＭＩＳＦＥＴのサイドウォールとの間隔が狭くても、層間絶縁膜の形成時にボイド等の不良を低減させるためのサイドウォールの構造を有する半導体装置及びその製造方法を提供することにある。

上記の課題を解決するために、本発明は、隣り合う第１のゲート電極と第２のゲート電極とを有する半導体基板の全面に、絶縁膜を形成する絶縁膜形成工程と、前記絶縁膜を加工して、前記第１のゲート電極のゲート側壁部に形成される第１のサイドウォールと、前記第２のゲート電極のゲート側壁部に形成される第２のサイドウォールとを形成し、前記第１のサイドウォールと前記第２のサイドウォールとの間の形状を、前記第１のゲート電極及び前記第２のゲート電極の表面から前記半導体基板の表面に近くなるに伴い狭くなるような階段形状に形成するサイドウォール形成工程と、前記半導体基板の全面に、層間絶縁膜を形成する層間絶縁膜形成工程と、を有することを要旨とする。

本発明に係る半導体装置の製造方法によれば、サイドウォール形成工程により、絶縁膜を加工して、第１のゲート電極のゲート側壁部に形成される第１のサイドウォールと、第２のゲート電極のゲート側壁部に形成される第２のサイドウォールとを形成し、第１のサイドウォールと第２のサイドウォールとの間の形状を、第１のゲート電極及び第２のゲート電極の表面から半導体基板の表面に近くなるに伴い狭くなるような階段形状に形成する。これにより、層間絶縁膜形成の際、サイドウォール間に層間絶縁膜が入りやすくなることから、素子の不良を引き起こすボイドの発生を低減できる。

また、本発明は、隣り合う第１のゲート電極と第２のゲート電極とを有する半導体基板の全面に、第１の絶縁膜を形成する第１絶縁膜形成工程と、前記第１の絶縁膜の上に第２の絶縁膜を形成する第２絶縁膜形成工程と、前記第１のゲート電極及び前記第２のゲート電極のゲート側壁部と接触している前記第１の絶縁膜で形成された階段形状の第１のサイドウォール部であって、前記第１のサイドウォール部の側壁部と前記ゲート側壁部との距離が、前記第１のゲート電極及び前記第２のゲート電極の表面から前記半導体基板の表面に近づくに伴い大きくなっている前記第１のサイドウォール部と、階段形状の前記第１のサイドウォール部の前記側壁部と底面部と接触しており、かつ、前記第２の絶縁膜で形成された扇形状の第２のサイドウォール部とを有するように前記第１の絶縁膜及び前記第２の絶縁膜を加工する絶縁膜加工工程と、前記第２のサイドウォール部を形成している前記第２の絶縁膜を除去する第２絶縁膜除去工程と、前記半導体基板の全面に、層間絶縁膜を形成する層間絶縁膜形成工程と、を有することを要旨とする。

本発明に係る半導体装置の製造方法によれば、絶縁膜加工工程により、第１のゲート電極及び第２のゲート電極のゲート側壁部と接触している第１の絶縁膜で形成された階段形状の第１のサイドウォール部であって、当該第１のサイドウォール部の側壁部とゲート側壁部との距離が、第１のゲート電極及び第２のゲート電極の表面から半導体基板の表面に近づくに伴い大きくなっている第１のサイドウォール部と、階段形状の前記第１のサイドウォール部の側壁部と底面部と接触しており、かつ、第２の絶縁膜で形成された扇形状の第２のサイドウォール部とを有するように、第１の絶縁膜及び第２の絶縁膜を加工する。その後、第２絶縁膜除去工程で、第２の絶縁膜を除去することにより、サイドウォールは第１のサイドウォール部だけで構成されることになり、隣り合う第１のゲート電極と第２のゲート電極との半導体基板の表面に近いサイドウォールの間隔よりも、第１のゲート電極と第２のゲート電極とのゲート電極の表面に近いサイドウォールの間隔の方が大きくなる。したがって、従来のサイドウォールの間隔で形成されている場合と異なり、サイドウォールの間隔自体が狭く形成されていても、層間絶縁膜形成工程で、層間絶縁膜が最初に入り込んでくるゲート電極の表面部のサイドウォールの間隔は、半導体表面に近いサイドウォールの間隔よりも大きいので、第１のゲート電極のサイドウォールと、対向する第２のゲート電極のサイドウォールとの間に、層間絶縁膜が入り込みやすくなる。層間絶縁膜がサイドウォール間に入りやすくなることにより、半導体装置の不良を引き起こすおそれのあるボイドの発生を低減できる。

また、本発明は、ゲート電極を有する半導体基板の全面に、第１の絶縁膜を形成する第１絶縁膜形成工程と、前記第１の絶縁膜を加工して、前記ゲート電極のゲート側壁部に第１のサイドウォールを形成する第１サイドウォール形成工程と、前記第１のサイドウォールが形成された前記半導体基板の全面に、第２の絶縁膜を形成する第２絶縁膜形成工程と、前記第２の絶縁膜を加工して、前記第１のサイドウォールの側壁部に第２の絶縁膜を形成して第２のサイドウォールを形成する第２サイドウォール形成工程と、前記半導体基板にソース部及びドレイン部を形成するために不純物を導入する不純物導入工程と、前記第２のサイドウォールの前記第２の絶縁膜を除去する第２絶縁膜除去工程と、前記半導体基板の全面に、層間絶縁膜を形成する層間絶縁膜形成工程と、を有することを要旨とする。

本発明に係る半導体装置の製造方法によれば、第１の絶縁膜を加工し、第１のサイドウォールを形成する。次に、第２の絶縁膜を形成した後に、第２の絶縁膜を加工して第２のサイドウォールを形成する。これにより、ソース部及びドレイン部をゲート電極から第２の絶縁膜が形成された分だけ離して形成することができる。また、第２絶縁膜除去工程により、ソース部及びドレイン部を形成し、層間絶縁膜形成前に第２の絶縁膜を除去することで、第２のサイドウォールの間隔よりも大きい第１のサイドウォールの間隔にすることができることから、層間絶縁膜を形成する際に、第２のサイドウォール間のときよりも入りやすくなるので、素子の不良を引き起こすボイドの発生を低減することができる。

また、本発明では、第１の絶縁膜は２層構造を有していてもよい。
また、本発明は、第１の絶縁膜は、酸化シリコン膜の上に窒化シリコン膜が形成されている２層構造を有し、第２の絶縁膜は酸化シリコン膜であることが好ましい。

また、本発明は、半導体基板の表面に形成されている第１のゲート電極と、前記第１のゲート電極と隣り合う第２のゲート電極と、前記第１のゲート電極のゲート側壁部に形成されている第１のサイドウォールと、前記第２のゲート電極のゲート側壁部に形成されている第２のサイドウォールと、を有する半導体装置であって、前記第１のサイドウォールと前記第２のサイドウォールとの間の形状は、前記第１のゲート電極及び前記第２のゲート電極の表面から前記半導体基板の表面に近くなるに伴い狭くなるような階段形状に形成されていることを要旨とする。

本発明に係る半導体装置によれば、サイドウォール間の形状が、ゲート電極の上面側から半導体基板の表面に近くなるに伴い狭くなるような階段形状に形成されていることにより、当該サイドウォール間に層間絶縁膜が入りやすくなることから、素子の不良を引き起こすボイドの発生を低減することができる。

また、本発明では、前記第１のサイドウォールと前記第２のサイドウォールとの間の形状は、前記第１のゲート電極及び前記第２のゲート電極の表面から前記半導体基板の表面に近くなるに伴い狭くなるような凹曲面形状に形成されていてもよい。

（第１実施形態）
本発明の第１実施形態を図１〜図４を用いて説明する。
図１は、本実施形態における半導体装置としてのＭＩＳＦＥＴ１００の模式断面図を示す。ＭＩＳＦＥＴ１００は、半導体基板としてのシリコン基板１０の上に複数のゲート電極を有している。同図では、複数のゲート電極のうち、隣り合う第１のゲート電極１２と第２のゲート電極２２（以下「ゲート電極１２等」という。）を示している。ゲート電極１２等は、ポリシリコンで形成されている。第１のゲート電極１２の下には第１のゲート絶縁膜１１が、第２のゲート電極２２の下には第２のゲート絶縁膜２１を有している。第１のゲート絶縁膜１１及び第２のゲート絶縁膜２１（以下「ゲート絶縁膜１１等」という。）は、酸化シリコン膜で形成されている。

ＭＩＳＦＥＴ１００は、シリコン基板１０にエクステンション部１６、ソース部１７及びドレイン部１８を有するＬＤＤ（Light Doped Drain）構造を有している。同図では、第１のゲート電極１２と第２のゲート電極２２との間に、ドレイン部１８を有している。なお、ＭＩＳＦＥＴ１００においては、ソース部１７とドレイン部１８とを逆にすることが可能である。ソース部１７及びドレイン部１８は、電気配線との電気的な接続に使用される。エクステンション部１６は、ゲート電極１２等にしきい値電圧以下の電圧を印加したときに、ソース部１７とドレイン部１８との電流経路となるチャネル領域（図示せず）が、第１のゲート電極１２等の下のシリコン基板１０の内部に形成される、いわゆる短チャネル効果を防止する役割を果たす。

第１のゲート電極１２の側壁部（以下「第１のゲート側壁部」という。）１２ａの全面に第１のサイドウォール１５を有し、同様に第２のゲート電極２２のゲート側壁部（以下「第２のゲート側壁部」という。）２２ａの全面に第２のサイドウォール２５を有している。第１のサイドウォール１５は、Ｌ字状及び逆Ｌ字状の階段形状を有している。また、第１のサイドウォール１５は、第１の絶縁膜として、酸化シリコン膜１３と窒化シリコン膜１４とで構成された２層構造を有している。第２のサイドウォール２５も、上記の第１のサイドウォール１５と同様に、酸化シリコン膜２３と窒化シリコン膜２４とで構成された２層構造を有している。

第１のゲート電極１２と第２のゲート電極２２との間にある第１のサイドウォール１５はＬ字状であり、一方、第１のゲート電極１２と第２のゲート電極２２との間にある第２のサイドウォール２５は、逆Ｌ字状となっている。したがって、ＭＩＳＦＥＴ１００において、第１のサイドウォール１５と第２のサイドウォール２５との間の形状は、第１のゲート電極１２及び第２のゲート電極２２の表面からシリコン基板１０の表面に近くなるに伴い狭くなるような階段形状を有する。

シリコン基板１０に形成されたＭＩＳＦＥＴ１００の上には、層間絶縁膜３９を有している。層間絶縁膜３９は、酸化シリコン膜や、酸化シリコン膜と窒化シリコン膜を用いた多層構造で形成されている。

上記に説明した構造を有するＭＩＳＦＥＴ１００では、第１のサイドウォール１５と第２のサイドウォール２５との間の形状が、ゲート電極１２等の上面側からシリコン基板１０の表面に近くなるに伴い狭くなるようなＬ字状及び逆Ｌ字状の階段形状に形成されている。したがって、第１のサイドウォール１５と第２のサイドウォール２５との間に層間絶縁膜３９が入りやすくなることから、素子としてのＭＩＳＦＥＴ１００の不良を引き起こすボイドやクラック等の発生を低減することができる。

なお、上記のＭＩＳＦＥＴの第１のサイドウォール１５及び第２のサイドウォール２５の形状は、ゲート電極１２等の上面側からシリコン基板１０の表面に近くなるに伴い狭くなるような凹曲面形状に形成されていてもよい。このような形状を有していても、上記の階段形状と同様の、第１のサイドウォール１５と第２のサイドウォール２５との間に層間絶縁膜３９が入りやすくなるという効果が得られる。

次に、図１で示したＭＩＳＦＥＴ１００の製造方法について、図２及び図３の工程断面図を用いて説明する。

図２（ａ）は、ゲート電極まで形成されたシリコン基板１０の模式断面図を示す。シリコン基板１０内の表面の近傍には、エクステンション部１６が形成されている。エクステンション部１６は、ｐ型のＭＩＳＦＥＴ１００を形成する場合には、Ｂ等のイオンが導入されることにより形成されており、ｎ型のＭＩＳＦＥＴ１００を形成する場合にはＰ等のイオンが導入されることにより形成されている。

シリコン基板１０の表面にはゲート絶縁膜１１及びゲート絶縁膜２１となる酸化シリコン膜３１が形成されている。酸化シリコン膜３１の上には、第１のゲート電極１２及び第２のゲート電極２２が、ポリシリコン膜を加工することにより形成されている。

図２（ｂ）は、第１絶縁膜形成工程を示す。第１の絶縁膜は２層構造となっており、まず酸化シリコン膜３２をシリコン基板１０の全面にＰＥＣＶＤ（Plasm Enhanced Chemical Vapor Deposition）法を用いて、約１５ｎｍの膜厚で形成する。次に、窒化シリコン膜３３を、酸化シリコン膜３２の上にＰＥＣＶＤ法を用いて約３０ｎｍの膜厚で形成する。

なお、第１の絶縁膜は、窒化シリコン膜３３等の単膜で形成することもできる。本実施形態で酸化シリコン膜３２を形成するのは、窒化シリコン膜３３内にあるイオンまたは原子等が、シリコン基板１０に拡散することにより、ＭＩＳＦＥＴ１００の電気的特性に悪影響を及ぼすのを未然に防止するためである。

図２（ｃ）は、第２絶縁膜形成工程を示す。第２の絶縁膜としての酸化シリコン膜３４を、窒化シリコン膜３３の上にＰＥＣＶＤ法を用いて約４０ｎｍの膜厚で形成する。

図３（ａ）は、絶縁膜除去工程を示す。酸化シリコン膜３４まで形成されたシリコン基板１０の表面全体をドライエッチング法を用いて、ゲート電極１２等の表面及びシリコン基板１０の表面まで、ゲート絶縁膜としての酸化シリコン膜３１と、酸化シリコン膜３２及び窒化シリコン膜３３と、酸化シリコン膜３４とを除去する。

第１サイドウォール形成工程で用いられるドライエッチングは、シリコン基板１０に垂直な方向でのエッチング速度が速い異方性を有する条件で行う。したがって、第１のゲート側壁部１２ａ及び第２のゲート側壁部２２ａのほぼ全面にサイドウォール３５が形成される。

ここで、サイドウォール３５における第１のゲート側壁部１２ａ及び第２のゲート側壁部２２ａと接触し、かつ、第１の絶縁膜としての酸化シリコン膜３２及び窒化シリコン膜３３で形成されている部分を、第１のサイドウォール部３６と定義する。また、第２の絶縁膜としての酸化シリコン膜３４で形成されており、かつ、階段形状の第１のサイドウォール部３６の側面部３６ａ及び底面部３６ｂと接触している扇形状の部分を第２のサイドウォール部３７と定義する。

第１のサイドウォール部３６は、Ｌ字形状または逆Ｌ字形状に形成される。したがって、第１のサイドウォールの側壁部１５ａは、シリコン基板１０の表面に近づくに伴い、第１のゲート側壁部１２ａまたは第２のゲート側壁部２２ａとの距離が大きくなっている。

図３（ｂ）は、第２絶縁膜除去工程を示す。第１サイドウォール形成工程で形成したサイドウォール３５の第２の絶縁膜で形成されている第２のサイドウォール部３７を除去する。第２のサイドウォール部３７を除去する方法は、酸化シリコン膜と窒化シリコン膜、及び酸化シリコン膜とシリコン基板とのエッチング選択比の高いドライエッチング条件を用いる。したがって、サイドウォール３５は、第１のサイドウォール部３６だけが残り、図１で説明した階段形状を有する第１のサイドウォール１５及び第２のサイドウォール２５（以下（サイドウォール１５等」という。）が得られる。

図３（ｃ）は、不純物導入工程を示す。不純物導入工程では、シリコン基板１０に、ｐ型のＭＩＳＦＥＴ１００を形成する場合にはＢ等のイオンを注入し、ｎ型のＭＩＳＦＥＴ１００を形成する場合にはＰ等のイオンを注入し、シリコン基板１０内にイオンを導入する。これにより、ソース部１７とドレイン部１８を形成する。このとき、シリコン基板１０上にサイドウォール１５等が形成されている部分には、当該サイドウォール１５等がマスクの機能を果たすので、上記のイオンがシリコン基板１０内に導入されない。したがって、サイドウォール１５等が形成されているシリコン基板１０内には、予め形成されていたエクステンション部１６がそのまま存在することになる。

これにより、図１で説明したＬＤＤ構造が得られる。上記のＬＤＤ構造におけるエクステンション部１６は、ソース部１７とドレイン部１８との間に生じる短チャネル効果を抑制するために形成されるものであり、ＭＩＳＦＥＴ１００の電気的特性を左右する重要な因子である。したがって、サイドウォール１５等の幅は、エクステンション部１６を形成する距離により決定される。

図３（ｄ）は、層間絶縁膜形成工程を示す。ＬＤＤ構造まで形成されたＭＩＳＦＥＴ１００が形成されたシリコン基板１０の表面全体に、ＰＥＣＶＤ法等を用いて層間絶縁膜３９を約８００〜１０００ｎｍの膜厚で形成する。層間絶縁膜３９には、例えば、ボロンやリンが導入されている酸化シリコン膜や、層状構造の酸化シリコン膜と窒化シリコン膜が用いられる。これにより、図１に示したＭＩＳＦＥＴ１００が得られる。

層間絶縁膜３９を形成する際、上記に説明した第１のサイドウォール１５及び第２のサイドウォール２５を有することにより、以下の効果が得られる。すなわち、ＭＩＳＦＥＴ１００の所望の電気的特性を有するようにするため、エクステンション部１６の形成領域を確保する。例えば、第１のサイドウォール１５と第２のサイドウォール２５との間隔を狭く形成する必要がある場合でも、ゲート電極１２等の表面に近い第１のサイドウォール１５と第２のサイドウォール２５との間隔が、シリコン基板１０の表面に近いところよりも大きいので、第１のサイドウォール１５と第２のサイドウォール２５との間に、層間絶縁膜３９が入り込みやすくなる。層間絶縁膜３９が第１のサイドウォール１５と第２のサイドウォール２５との間に入りやすくなることにより、ＭＩＳＦＥＴ１００等の不良を引き起こすおそれのあるボイドやクラック等の発生を低減することができる。

また、従来の２層構造で形成していた場合、エクステンション部１６を形成する領域に応じた膜厚で窒化シリコン膜を形成していた。窒化シリコン膜の方が、酸化シリコン膜よりも、バリア特性に優れているためである。しかし、特にＰＥＣＶＤ法で形成されている窒化シリコン膜は、ストレスが強い膜であることから、シリコン基板等に応力が加わることにより、物理的には微小なクラック等が発生し、また、電気的にはリーク電流等の電気的な不良が発生するおそれが大きかった。

しかし、本実施形態における上記の第１のサイドウォール１５等では、酸化シリコン膜３２、窒化シリコン膜３３及び酸化シリコン膜３４の３層構造で形成しているので、窒化シリコン膜３３の膜厚を小さくすることができる。したがって、上記のようなクラックやリーク電流等の不良が発生するおそれが小さくなる。

なお、本実施形態では、Ｌ字形状または逆Ｌ字形状を有するサイドウォールの構造の製造方法及び効果について述べてきたが、これだけに限らず、底面部１５ｂ（３６ｂ）や底面部２５ｂ（３６ｂ）を複数有するような階段形状で形成してもよい。例えば、上記の製造方法のように、３層以上の絶縁膜を形成した後、段階的に当該絶縁膜を除去することにより形成することができる。

（第２実施形態）
本発明の第２実施形態を図４及び図５を用いて説明する。
図４（ａ）は、第１絶縁膜形成工程を示す。第１実施形態における図２（ａ）に図示したシリコン基板１０に、第１の絶縁膜としての酸化シリコン膜４１及び窒化シリコン膜４２を形成する。本工程での形成方法等は、第１実施形態の第１絶縁膜形成工程と同様である。

図４（ｂ）は、第１サイドウォール形成工程を示す。窒化シリコン膜４２まで形成されたシリコン基板１０の表面全体をドライエッチング法を用いて、ゲート電極１２等の表面及びシリコン基板１０の表面まで、ゲート絶縁膜としての酸化シリコン膜３１と、酸化シリコン膜４１及び窒化シリコン膜４２とを除去する。ドライエッチングでは、第１実施形態の絶縁膜除去工程と同様、シリコン基板１０に垂直な方向でのエッチング速度が速い異方性を有する条件で行う。これにより、第１のゲート側壁部１２ａに第１のサイドウォール４３が形成され、同様に第２のゲート側壁部２２ａのほぼ全面に第１のサイドウォール４７が形成される。第１のサイドウォール４３及び４７は、Ｌ字形状または逆Ｌ字形状の窒化シリコン膜４９と扇形状の酸化シリコン膜５０を有する。

図４（ｃ）は、第２絶縁膜形成工程を示す。第１のサイドウォール４３及び４７が形成されたシリコン基板１０の表面全体に、ＰＥＣＶＤ法を用いて酸化シリコン膜５１を約４０ｎｍの膜厚で形成する。

図４（ｄ）は、第２サイドウォール形成工程を示す。第１サイドウォール形成工程と同様に、異方性のドライエッチング条件でエッチング加工して第１のサイドウォールの側壁部４３ａ及び４７ａに、第２の絶縁膜としての扇形状に形成された酸化シリコン膜５３及び５５を有する第２のサイドウォール５２及び５４を形成する。

図５（ａ）は、不純物導入工程を示す。不純物導入工程では、第１実施形態と同様に、シリコン基板１０内にイオンを導入する。これにより、ソース部１７とドレイン部１８を形成する。第１実施形態と同様に、上記の第２のサイドウォール５２及び５４が有する面積がエクステンション部１６を決定する。

図５（ｂ）は、第２絶縁膜除去工程を示す。第２のサイドウォール５２及び５４を構成している酸化シリコン膜５３及び５５を第１実施形態と同様の方法で除去する。これにより、再び、第１のサイドウォール４３及び４７に戻す。これにより、第１のゲート電極１２と第２のゲート電極２２との間に形成されている第１のサイドウォール４３と第１のサイドウォール４７との間隔は、側壁部４３ａと側壁部４７ａとが有する距離となり、第１のゲート側壁部１２ａに形成された第２のサイドウォール５２と、第２のゲート側壁部に形成された第２のサイドウォール５４との間隔よりも大きくなる。

図５（ｃ）は、層間絶縁膜形成工程を示す。層間絶縁膜形成工程は、第１実施形態とほぼ同様に層間絶縁膜３９を形成する。

上記の工程を実施することにより、以下の効果が得られる。すなわち、第１のサイドウォール４３及び４７を形成し、次に、第２の絶縁膜としての酸化シリコン膜５１を形成した後に、第２のサイドウォール５２及び５４を形成する。これにより、ソース部１７及びドレイン部１８を第２の絶縁膜が形成された分だけ離して形成し、所望のエクステンション部１６を形成することができる。

また、第２絶縁膜除去工程により、ソース部１７及びドレイン部１８を形成した後に、酸化シリコン膜５３及び５５を除去することで、第１のゲート側壁部１２ａに形成された第２のサイドウォール５２と、第２のゲート側壁部２２ａに形成された第２のサイドウォール５４の間隔よりも大きい、第１のゲート側壁部１２ａに形成された第１のサイドウォール４３と第２のゲート側壁部２２ａに形成された第１のサイドウォール４７の間隔にすることができる。したがって、層間絶縁膜３９を形成する際に、第１のサイドウォール４３と第１のサイドウォール４７との間に層間絶縁膜３９が入りやすくなるので、素子の不良を引き起こすボイドの発生を低減することができる。

第１実施形態での層間絶縁膜まで形成されたＭＩＳＦＥＴの模式断面図。 （ａ）〜（ｃ）は、第１実施形態でのＭＩＳＦＥＴの製造工程を示す工程断面図。 （ａ）〜（ｄ）は、第１実施形態でのＭＩＳＦＥＴの製造工程を示す工程断面図。 （ａ）〜（ｄ）は、第２実施形態でのＭＩＳＦＥＴの製造工程を示す工程断面図。 （ａ）〜（ｃ）は、第２実施形態でのＭＩＳＦＥＴの製造工程を示す工程断面図。

符号の説明

１０…半導体基板としてのシリコン基板、１１、２１、３１…ゲート絶縁膜、１２…第１のゲート電極、１２ａ…第１のゲート側壁部、１３、２３、４５、４９…第１の絶縁膜としての酸化シリコン膜、１４、２４、４６、５０…第１の絶縁膜としての窒化シリコン膜、１５…第１のサイドウォール、１５ａ…第１のサイドウォールの側壁部、１５ｂ…第１のサイドウォールの底面部、１６…エクステンション部、１７…ソース部、１８…ドレイン部、２２…第２のゲート電極、２１ａ…第２のゲート側壁部、２５…サイドウォール、２５ａ…サイドウォールの側壁部、２５ｂ…サイドウォールの底面部、３２、４１…第１の絶縁膜としての酸化シリコン膜、３３、４２…第１の絶縁膜としての窒化シリコン膜、３４、５１、５３…第２の絶縁膜としての酸化シリコン膜、３５…サイドウォール、３６…第１のサイドウォール部、３７…第２のサイドウォール部、３９…層間絶縁膜、４３、４７…第１のサイドウォール、５２、５４…第２のサイドウォール、１００…半導体装置としての層間絶縁膜が形成されているＭＩＳＦＥＴ。

Claims (7)

1. 隣り合う第１のゲート電極と第２のゲート電極とを有する半導体基板の全面に、絶縁膜を形成する絶縁膜形成工程と、
   前記絶縁膜を加工して、前記第１のゲート電極のゲート側壁部に形成される第１のサイドウォールと、前記第２のゲート電極のゲート側壁部に形成される第２のサイドウォールとを形成し、前記第１のサイドウォールと前記第２のサイドウォールとの間の形状を、前記第１のゲート電極及び前記第２のゲート電極の表面から前記半導体基板の表面に近くなるに伴い狭くなるような階段形状に形成するサイドウォール形成工程と、
   前記半導体基板の全面に、層間絶縁膜を形成する層間絶縁膜形成工程と、
   を有する半導体装置の製造方法。
2. 隣り合う第１のゲート電極と第２のゲート電極とを有する半導体基板の全面に、第１の絶縁膜を形成する第１絶縁膜形成工程と、
   前記第１の絶縁膜の上に第２の絶縁膜を形成する第２絶縁膜形成工程と、
   前記第１のゲート電極及び前記第２のゲート電極のゲート側壁部と接触している前記第１の絶縁膜で形成された階段形状の第１のサイドウォール部であって、前記第１のサイドウォール部の側壁部と前記ゲート側壁部との距離が、前記第１のゲート電極及び前記第２のゲート電極の表面から前記半導体基板の表面に近づくに伴い大きくなっている前記第１のサイドウォール部と、階段形状の前記第１のサイドウォール部の前記側壁部と底面部と接触しており、かつ、前記第２の絶縁膜で形成された扇形状の第２のサイドウォール部とを有するように前記第１の絶縁膜及び前記第２の絶縁膜を加工する絶縁膜加工工程と、
   前記第２のサイドウォール部を形成している前記第２の絶縁膜を除去する第２絶縁膜除去工程と、
   前記半導体基板の全面に、層間絶縁膜を形成する層間絶縁膜形成工程と、
   を有する半導体装置の製造方法。
3. ゲート電極を有する半導体基板の全面に、第１の絶縁膜を形成する第１絶縁膜形成工程と、
   前記第１の絶縁膜を加工して、前記ゲート電極のゲート側壁部に第１のサイドウォールを形成する第１サイドウォール形成工程と、
   前記第１のサイドウォールが形成された前記半導体基板の全面に、第２の絶縁膜を形成する第２絶縁膜形成工程と、
   前記第２の絶縁膜を加工して、前記第１のサイドウォールの側壁部に第２の絶縁膜を形成して第２のサイドウォールを形成する第２サイドウォール形成工程と、
   前記半導体基板にソース部及びドレイン部を形成するために不純物を導入する不純物導入工程と、
   前記第２のサイドウォールの前記第２の絶縁膜を除去する第２絶縁膜除去工程と、
   前記半導体基板の全面に、層間絶縁膜を形成する層間絶縁膜形成工程と、
   を有する半導体装置の製造方法。
4. 請求項２または３に記載の半導体装置の製造方法であって、
   前記第１の絶縁膜は２層構造を有する半導体装置の製造方法。
5. 請求項２乃至４のいずれか一項に記載の半導体装置の製造方法であって、
   前記第１の絶縁膜は酸化シリコン膜の上に窒化シリコン膜が形成されている２層構造を有し、第２の絶縁膜は酸化シリコン膜である半導体装置の製造方法。
6. 半導体基板の表面に形成されている第１のゲート電極と、
   前記第１のゲート電極と隣り合う第２のゲート電極と、
   前記第１のゲート電極のゲート側壁部に形成されている第１のサイドウォールと、
   前記第２のゲート電極のゲート側壁部に形成されている第２のサイドウォールと、
   を有する半導体装置であって、
   前記第１のサイドウォールと前記第２のサイドウォールとの間の形状は、前記第１のゲート電極及び前記第２のゲート電極の表面から前記半導体基板の表面に近くなるに伴い狭くなるような階段形状に形成されている半導体装置。
7. 請求項６に記載の半導体装置であって、
   前記第１のサイドウォールと前記第２のサイドウォールとの間の形状は、前記第１のゲート電極及び前記第２のゲート電極の表面から前記半導体基板の表面に近くなるに伴い狭くなるような凹曲面形状に形成されている半導体装置。
   

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