JP2006295373A - 電圧発生回路、利得制御回路および送信装置 - Google Patents
電圧発生回路、利得制御回路および送信装置 Download PDFInfo
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Abstract
【課題】所定の温度特性を持ち、入力電圧に応じて調節可能な電圧を発生することができる電圧発生回路と、これを用いた利得制御電圧および送信装置を提供する。
【解決手段】温度依存性の小さい電流Ｉ１が、入力電圧ＶＣＡに応じた電流差を有する２つの電流（Ｉ２，Ｉ３）に分割される。また、熱電圧Ｖｔと所定の関係を持つ温度特性を有した電流Ｉ６が、当該分割の割合とほぼ等しい割合で２つの電流（Ｉ７，Ｉ８）に分割される。そして、この電流Ｉ７およびＩ８の差を電圧に変換することによって、制御電圧ＶＣが得られる。これにより、制御電圧ＶＣは、熱電圧Ｖｔと所定の関係を持つ温度特性に設定されるとともに、入力電圧ＶＣＡに応じて任意に調節可能となる。
【選択図】 図３
【解決手段】温度依存性の小さい電流Ｉ１が、入力電圧ＶＣＡに応じた電流差を有する２つの電流（Ｉ２，Ｉ３）に分割される。また、熱電圧Ｖｔと所定の関係を持つ温度特性を有した電流Ｉ６が、当該分割の割合とほぼ等しい割合で２つの電流（Ｉ７，Ｉ８）に分割される。そして、この電流Ｉ７およびＩ８の差を電圧に変換することによって、制御電圧ＶＣが得られる。これにより、制御電圧ＶＣは、熱電圧Ｖｔと所定の関係を持つ温度特性に設定されるとともに、入力電圧ＶＣＡに応じて任意に調節可能となる。
【選択図】 図３
Description
本発明は電圧発生回路とこれを有する利得制御回路ならびに送信装置に係り、特に、所定の温度特性を有する利得制御電圧を発生する電圧発生回路に関するものである。
携帯電話機などの通信端末は、電池寿命の長時間化と小型化を図ることが求められており、その実現のため、通信端末に搭載されるトランシーバＩＣには低電圧動作が求められている。また、通信の高速化を図るため、振幅変調成分を有するより複雑な変調方式が導入されつつあり、送信装置の変調器には低歪かつ低ノイズでありながら低消費電力で動作することが要求されている。
下記の特許文献１には、携帯電話機の送信装置などに用いられる利得制御回路が開示されている。この利得制御回路においては、互いに縦続接続された複数段の可変利得回路の各段間が容量素子により結合されており、低電圧での動作が可能となっている。また、各段の可変利得回路は、その利得制御範囲が最大利得と最小利得とによって制限されて有限な幅に制御される。そして、この各段の可変利得回路に印加される利得制御電圧には、互いに異なるオフセット電圧が与えられ、これにより、各段の動作範囲がオーバーラップする。その結果、各段間で利得の過不足分が補償され、制御電圧に対する利得の直線性が改善される。
特開平１１−１３６０５１号公報
図１０は、利得可変回路に供給する制御電圧を発生する従来の電圧発生回路の構成の一例を示す図である。
図１０に示す電圧発生回路は、演算増幅器（ＯＰアンプ）３０３，３０４と、ｎｐｎトランジスタ３０１，３０２と、ｎ型ＭＯＳトランジスタ３０９，３１０，３１１と、抵抗３０５，３０６，３０７と、定電流回路３０８と、定電圧回路３１２とを有する。
図１０に示す電圧発生回路は、演算増幅器（ＯＰアンプ）３０３，３０４と、ｎｐｎトランジスタ３０１，３０２と、ｎ型ＭＯＳトランジスタ３０９，３１０，３１１と、抵抗３０５，３０６，３０７と、定電流回路３０８と、定電圧回路３１２とを有する。
ｎｐｎトランジスタ３０１のコレクタは抵抗３０６を介して電源電圧ＶＣＣの供給線（以降、ＶＣＣ線と表記する）に接続され、そのエミッタはｎ型ＭＯＳトランジスタ３１０を介してグランド電位ＧＮＤの供給線（以降、ＧＮＤ線と表記する）に接続される。ｎｐｎトランジスタ３０２のコレクタは抵抗３０７を介してＶＣＣ線に接続され、そのエミッタはｎ型ＭＯＳトランジスタ３１１を介してＧＮＤ線に接続される。ｎｐｎトランジスタ３０１および３０２のエミッタは、抵抗３０５を介して互いに接続される。端子Ｔｃ，Ｔｄは、ｎｐｎトランジスタ３０１，３０２のコレクタに接続される。
ＯＰアンプ３０３は、端子Ｔａとｎｐｎトランジスタ３０１のエミッタとの電圧差を増幅してｎｐｎトランジスタ３０１のベースに入力する。ＯＰアンプ３０４は、端子Ｔｂとｎｐｎトランジスタ３０２のエミッタとの電圧差を増幅してｎｐｎトランジスタ３０１のベースに入力する。定電圧回路３１２は、端子Ｔｂに所定の電圧を印加する。
ｎ型ＭＯＳトランジスタ３０９のソースはＧＮＤ線に接続され、そのドレインとゲートは定電流回路３０８を介してＶＣＣ線に接続される。定電流回路３０８は、ＶＣＣ線からｎ型ＭＯＳトランジスタ３０９のドレインに一定の電流を流す。
ｎ型ＭＯＳトランジスタ３０９のゲートは、ｎ型ＭＯＳトランジスタ３１０および３１１のゲートと接続されており、これらのトランジスタによってカレントミラー回路が構成される。そのため、ｎ型ＭＯＳトランジスタ３１０および３１１のドレインには、定電流回路３０８の電流と同じ電流が流れる。
ｎ型ＭＯＳトランジスタ３０９のゲートは、ｎ型ＭＯＳトランジスタ３１０および３１１のゲートと接続されており、これらのトランジスタによってカレントミラー回路が構成される。そのため、ｎ型ＭＯＳトランジスタ３１０および３１１のドレインには、定電流回路３０８の電流と同じ電流が流れる。
上述した構成を有する電圧発生回路によると、ｎｐｎトランジスタ３０１のエミッタは、ＯＰアンプ３０３によって端子Ｔａと同じ電圧になるように制御される。また、ｎｐｎトランジスタ３０２のエミッタは、ＯＰアンプ３０４によって端子Ｔｂと同じ電圧になるように制御される。これにより、抵抗３０５の両端には、端子Ｔａ−Ｔｂ間に入力される電圧ＶＣＡとほぼ等しい電圧が印加される。
他方、ｎ型ＭＯＳトランジスタ３０９〜３１１によって構成されるカレントミラー回路により、ｎ型ＭＯＳトランジスタ３１０および３１１のドレイン電流はほぼ等しい一定の電流に設定される。そのため、抵抗３０６および３０７に流れる電流の差は、抵抗３０５に流れる電流の約２倍になる。
その結果、端子Ｔａ−Ｔｂ間に入力される電圧ＶＣＡと、端子Ｔｃ−Ｔｄ間より出力される制御電圧ＶＣとの比は、抵抗３０５の抵抗値と抵抗３０６および３０７の並列抵抗値との比に応じた一定の値になる。
他方、ｎ型ＭＯＳトランジスタ３０９〜３１１によって構成されるカレントミラー回路により、ｎ型ＭＯＳトランジスタ３１０および３１１のドレイン電流はほぼ等しい一定の電流に設定される。そのため、抵抗３０６および３０７に流れる電流の差は、抵抗３０５に流れる電流の約２倍になる。
その結果、端子Ｔａ−Ｔｂ間に入力される電圧ＶＣＡと、端子Ｔｃ−Ｔｄ間より出力される制御電圧ＶＣとの比は、抵抗３０５の抵抗値と抵抗３０６および３０７の並列抵抗値との比に応じた一定の値になる。
このように、従来の電圧発生回路では、入力電圧ＶＣＡに対する制御電圧ＶＣの比が抵抗値の比によって決まるため、入力電圧ＶＣＡが温度依存性を有さない場合、制御電圧ＶＣもほとんど温度依存性を有さない。
ところが、例えば上述の特許文献１において示されている可変利得回路では、エミッタが共通に接続されたトランジスタ対のベース間に制御電圧を印加し、この制御電圧に応じてトランジスタ対の各トランジスタに流れる電流の割合を調節することにより、利得を調節している。そのため、制御電圧に対する利得特性は、熱電圧Ｖｔの温度特性に応じて変化する。熱電圧Ｖｔは、ボルツマン定数ｋ、電子の電荷量ｑ、絶対温度Ｔによって‘Ｖｔ＝ｋＴ／ｑ’として表される温度に比例した定数であり、トランジスタの温度特性に関与する。
したがって、図１０に示す従来の電圧発生回路をこのような温度依存性を持つ可変利得回路に適用すると、温度に応じて利得が変動してしまうという不都合が生じる。
ところが、例えば上述の特許文献１において示されている可変利得回路では、エミッタが共通に接続されたトランジスタ対のベース間に制御電圧を印加し、この制御電圧に応じてトランジスタ対の各トランジスタに流れる電流の割合を調節することにより、利得を調節している。そのため、制御電圧に対する利得特性は、熱電圧Ｖｔの温度特性に応じて変化する。熱電圧Ｖｔは、ボルツマン定数ｋ、電子の電荷量ｑ、絶対温度Ｔによって‘Ｖｔ＝ｋＴ／ｑ’として表される温度に比例した定数であり、トランジスタの温度特性に関与する。
したがって、図１０に示す従来の電圧発生回路をこのような温度依存性を持つ可変利得回路に適用すると、温度に応じて利得が変動してしまうという不都合が生じる。
本発明はかかる事情に鑑みてなされたものであり、その目的は、所定の温度特性を持ち、入力電圧に応じて調節可能な電圧を発生することができる電圧発生回路と、そのような電圧発生回路を利得制御電圧の発生に用いることによって利得の温度変動を補償できる利得制御回路、ならびに、そのような利得制御回路を用いることによって温度に応じた送信ゲインの変動を抑制できる送信装置を提供することにある。
本発明の第１の観点は、所定の温度特性を有し、入力電圧に応じて変化する電圧を発生する電圧発生回路に関するものであり、この電圧発生回路は、第１の温度特性を有する第１の基準電流を、上記入力電圧に応じた電流差を有する２つの電流に分割する第１の電流分割回路と、上記第１の電流分割回路における上記分割の割合に応じた割合で、第２の温度特性を有する第２の基準電流を分割する第２の電流分割回路と、上記第２の電流分割回路において分割された２つの電流の差を電圧に変換する電流電圧変換回路とを具備する。
本発明の第２の観点は、入力される制御電圧に応じて利得を制御する利得制御回路に関するものであり、この利得制御回路は、上記制御電圧を入力電圧とする上記第１の観点に係る電圧発生回路と、その電流電圧変換回路において変換された電圧に応じて利得が変化する可変利得回路とを具備する。
本発明の第３の観点に係る送信装置は、所定の周波数を有する第１の信号と第１の変調信号とを混合する第１のミキサ部と、上記第１の信号に直交する第２の信号と第２の変調信号とを混合する第２のミキサ部と、上記第１のミキサ部および第２のミキサ部でそれぞれ混合された信号を加算する加算部と、上記加算部の出力信号を増幅するとともに、入力される制御電圧に応じて当該増幅の利得を制御する上記第２の観点に係る利得制御回路とを具備する。
上記本発明によれば、上記第１の温度特性を有する上記第１の基準電流が、上記入力電圧に応じた電流差を有する２つの電流に分割され、この分割の割合に応じた割合で、上記第２の温度特性を有する上記第２の基準電流が分割される。そして、上記第２の基準電流から分割された２つの電流の差が電圧に変換される。これにより、上記第１の温度特性と上記第２の温度特性に応じた温度特性を持つとともに、上記入力電圧に応じて変化する電圧が得られる。
上記第１の電流分割回路は、第１のノードの電圧と第２のノードの電圧とが等しくなるように、当該第１のノードに入力される電圧に応じて当該第２のノードの電圧を制御する電圧フォロワ回路と、上記第１のノードと上記第２のノードとの間に、上記入力電圧の入力端子を介して接続される第１の抵抗とを有しても良い。
上記電圧フォロワ回路は、上記第１のノードと上記第２のノードとの電圧差に応じた電圧が、対をなす制御端子に入力され、対をなす第１端子が互いに接続され、対をなす第２端子から第１の電流および第２の電流を出力する第１のトランジスタ対と、上記第１のトランジスタ対の対をなす第１端子に上記第１の基準電流を供給する第１の電流供給回路と、上記第１の電流と上記第２の電流との差を上記第２のノードに出力する電流差出力回路とを有しても良い。
上記第２の電流分割回路は、上記第１のトランジスタ対の制御端子に入力される電圧が、対をなす制御端子に入力され、対をなす第１端子が互いに接続され、対をなす第２端子から第３の電流および第４の電流を出力する第２のトランジスタ対と、上記第２のトランジスタ対の対をなす第１端子に上記第２の基準電流を供給する第２の電流供給回路とを有しても良い。
上記電圧フォロワ回路は、上記第１のノードと上記第２のノードとの電圧差に応じた電圧が、対をなす制御端子に入力され、対をなす第１端子が互いに接続され、対をなす第２端子から第１の電流および第２の電流を出力する第１のトランジスタ対と、上記第１のトランジスタ対の対をなす第１端子に上記第１の基準電流を供給する第１の電流供給回路と、上記第１の電流と上記第２の電流との差を上記第２のノードに出力する電流差出力回路とを有しても良い。
上記第２の電流分割回路は、上記第１のトランジスタ対の制御端子に入力される電圧が、対をなす制御端子に入力され、対をなす第１端子が互いに接続され、対をなす第２端子から第３の電流および第４の電流を出力する第２のトランジスタ対と、上記第２のトランジスタ対の対をなす第１端子に上記第２の基準電流を供給する第２の電流供給回路とを有しても良い。
本発明によれば、第１に、所定の温度特性を持ち、入力電圧に応じて調節可能な電圧を発生できる。第２に、所定の温度特性を持つ電圧を利得制御電圧として用いることによって、利得の温度変動を補償できる。第３に、利得の温度変動を補償することによって、温度に応じた送信ゲインの変動を抑制できる。
以下、本発明を実施形態について、図面を参照して説明する。
図１は、例えば携帯電話機のトランシーバＩＣなどに適用される本実施形態に係る送信装置の構成の一例を示す図である。
図１に示す送信装置は、ローカル発振器１１と、シングル−差動変換回路１２と、分周回路１３と、乗算回路１６および１７と、電圧電流変換部１４および１５と、加算回路１８と、制御電圧発生回路１９と、可変利得回路２０，２１，２２と、ドライブ回路２３とを有する。
図１に示す送信装置は、ローカル発振器１１と、シングル−差動変換回路１２と、分周回路１３と、乗算回路１６および１７と、電圧電流変換部１４および１５と、加算回路１８と、制御電圧発生回路１９と、可変利得回路２０，２１，２２と、ドライブ回路２３とを有する。
図１に示す送信装置の構成要素と本発明の構成要素との対応関係は次の通りである。
乗算回路１６および電圧電流変換部１４を含む回路は、本発明の第１のミキサ部の一実施形態である。
乗算回路１７および電圧電流変換部１５を含む回路は、本発明の第２のミキサ部の一実施形態である。
加算回路１８は、本発明の加算部の一実施形態である。
制御電圧発生回路１９、可変利得回路２０，２１，２２、ドライブ回路２３を含む回路は、本発明の利得制御部の一実施形態である。
可変利得回路２０，２１，２２は、それぞれ本発明の可変利得回路の一実施形態である。
乗算回路１６および電圧電流変換部１４を含む回路は、本発明の第１のミキサ部の一実施形態である。
乗算回路１７および電圧電流変換部１５を含む回路は、本発明の第２のミキサ部の一実施形態である。
加算回路１８は、本発明の加算部の一実施形態である。
制御電圧発生回路１９、可変利得回路２０，２１，２２、ドライブ回路２３を含む回路は、本発明の利得制御部の一実施形態である。
可変利得回路２０，２１，２２は、それぞれ本発明の可変利得回路の一実施形態である。
ローカル発振器１１は、所定の周波数、例えば２ＧＨｚのローカル発振信号ＬＯを発生する。
シングル−差動変換回路１２は、ローカル発振器１１において発生したローカル発振信号ＬＯを、グランド電位ＧＮＤが基準となる単一の信号から差動信号に変換する。
分周回路１３は、差動信号に変換されたローカル発振信号を２分の１に分周し、互いに９０°の位相差を有したＩ成分のローカル信号ＬＯ＿ＩとＱ成分のローカル信号ＬＯ＿Ｑを生成する。例えば、ローカル発振信号ＬＯが２ＧＨｚであれば、これを２分の１に分周することによって、各々１ＧＨｚのローカル信号ＬＯ＿ＩおよびＬＯ＿Ｑを生成する。
電圧電流変換部１４は、差動電圧として供給されるＩ成分の変調信号ＶＭＯＤ＿Ｉを、差動電流としての変調信号ＩＭＯＤ＿Ｉに変換する。
電圧電流変換部１５は、差動電圧として供給されるＱ成分の変調信号ＶＭＯＤ＿Ｑを、差動電流としての変調信号ＩＭＯＤ＿Ｑに変換する。
電圧電流変換部１５は、差動電圧として供給されるＱ成分の変調信号ＶＭＯＤ＿Ｑを、差動電流としての変調信号ＩＭＯＤ＿Ｑに変換する。
乗算回路１６は、電圧電流変換部１４から差動電流として供給されるＩ成分の変調信号ＩＭＯＤ＿Ｉと、分周回路１３から出力されるＩ成分のローカル信号ＬＯ＿Ｉとを掛け合わせて、Ｉ成分のローカル変調信号Ｉ＿ＭＩＸを生成する。
乗算回路１７は、電圧電流変換部１５から差動電流として供給されるＱ成分の変調信号ＩＭＯＤ＿Ｑと、分周回路１３から出力されるＱ成分のローカル信号ＬＯ＿Ｑとを掛け合わせて、Ｑ成分のローカル変調信号Ｑ＿ＭＩＸを生成する。
乗算回路１７は、電圧電流変換部１５から差動電流として供給されるＱ成分の変調信号ＩＭＯＤ＿Ｑと、分周回路１３から出力されるＱ成分のローカル信号ＬＯ＿Ｑとを掛け合わせて、Ｑ成分のローカル変調信号Ｑ＿ＭＩＸを生成する。
加算回路１８は、乗算回路１６において生成されるローカル変調信号Ｉ＿ＭＩＸと、乗算回路１７において生成されるローカル変調信号Ｑ＿ＭＩＸとを加算し、直交変調信号ＭＩＸとして可変利得回路２０に出力する。
可変利得回路２０，２１，２２は、互いに縦続接続されており、各々が入力信号を増幅して出力する。可変利得回路２０，２１，２２の縦続接続回路によって直交変調信号ＭＩＸが増幅される。この増幅の利得は、制御電圧発生回路１９において発生する制御電圧ＶＣに応じて制御される。
ドライブ回路２３は、縦続接続された可変利得回路２０，２１，２２の終段より出力される信号を更に増幅し、アンテナ等の負荷２４に出力する。
制御電圧発生回路１９は、可変利得回路２０，２１，２２に供給する制御電圧ＶＣを発生する。
ここで、上述した構成を有する図１に示す通信装置の動作を説明する。
ローカル発振器１１において発生したローカル発振信号ＬＯは、シングル−差動変換回路１２において差動信号に変換された後、分周回路１３において２分の１に分周されて、Ｉ成分のローカル信号ＬＯ＿ＩおよびＱ成分のローカル信号ＬＯ＿Ｑに変換される。乗算回路１６では、Ｉ成分のローカル信号ＬＯ＿Ｉと、電圧電流変換部１４において差動電圧から差動電流に変換された変調信号ＩＭＯＤ＿Ｉとが掛け合わされて、ローカル変調信号Ｉ＿ＭＩＸが生成される。乗算回路１７では、Ｑ成分のローカル信号ＬＯ＿Ｑと、電圧電流変換部１５において差動電圧から差動電流に変換された変調信号ＩＭＯＤ＿Ｑとが掛け合わされて、ローカル変調信号Ｑ＿ＭＩＸが生成される。このローカル変調信号Ｉ＿ＭＩＸおよびＱ＿ＭＩＸが加算回路１８において加算されることにより、直交変調信号ＭＩＸが生成される。直交変調信号ＭＩＸは、縦続された可変利得回路２０，２１，２２によって、制御電圧発生回路１９の制御電圧ＶＣに応じた利得で増幅され、更にドライブ回路２３において増幅された後、送信信号としてアンテナ等の負荷２４に供給される。
ローカル発振器１１において発生したローカル発振信号ＬＯは、シングル−差動変換回路１２において差動信号に変換された後、分周回路１３において２分の１に分周されて、Ｉ成分のローカル信号ＬＯ＿ＩおよびＱ成分のローカル信号ＬＯ＿Ｑに変換される。乗算回路１６では、Ｉ成分のローカル信号ＬＯ＿Ｉと、電圧電流変換部１４において差動電圧から差動電流に変換された変調信号ＩＭＯＤ＿Ｉとが掛け合わされて、ローカル変調信号Ｉ＿ＭＩＸが生成される。乗算回路１７では、Ｑ成分のローカル信号ＬＯ＿Ｑと、電圧電流変換部１５において差動電圧から差動電流に変換された変調信号ＩＭＯＤ＿Ｑとが掛け合わされて、ローカル変調信号Ｑ＿ＭＩＸが生成される。このローカル変調信号Ｉ＿ＭＩＸおよびＱ＿ＭＩＸが加算回路１８において加算されることにより、直交変調信号ＭＩＸが生成される。直交変調信号ＭＩＸは、縦続された可変利得回路２０，２１，２２によって、制御電圧発生回路１９の制御電圧ＶＣに応じた利得で増幅され、更にドライブ回路２３において増幅された後、送信信号としてアンテナ等の負荷２４に供給される。
次に、可変利得回路２０，２１，２２および制御電圧発生回路１９のより詳細な構成について説明する。
図２は、可変利得回路２０，２１，２２の構成の一例を示す図である。
図２に示す可変利得回路は、ｎｐｎトランジスタ５２，５３，５９，６０，６１，６２，６９，７０と、ｎ型ＭＯＳトランジスタ７２，７３，７４と、抵抗５４，５５，５７，５８，６３，６４，６５，６６，６７，６８と、キャパシタ５０，５１と、定電流回路７１と、定電圧回路７５とを有する。
図２に示す可変利得回路は、ｎｐｎトランジスタ５２，５３，５９，６０，６１，６２，６９，７０と、ｎ型ＭＯＳトランジスタ７２，７３，７４と、抵抗５４，５５，５７，５８，６３，６４，６５，６６，６７，６８と、キャパシタ５０，５１と、定電流回路７１と、定電圧回路７５とを有する。
図２に示す可変利得回路の構成要素と本発明の構成要素との対応関係は次の通りである。
キャパシタ５０，５１、ｎｐｎトランジスタ５２，５３、抵抗５４，５５，５７，５８を含む回路は、本発明の差動電流出力回路の一実施形態である。
ｎｐｎトランジスタ５９および６０の対は、本発明の第３のトランジスタ対の一実施形態である。
ｎｐｎトランジスタ６１および６２の対は、本発明の第４のトランジスタ対の一実施形態である。
抵抗６３，…，６８を含む回路は、本発明の出力回路の一実施形態である。
キャパシタ５０，５１、ｎｐｎトランジスタ５２，５３、抵抗５４，５５，５７，５８を含む回路は、本発明の差動電流出力回路の一実施形態である。
ｎｐｎトランジスタ５９および６０の対は、本発明の第３のトランジスタ対の一実施形態である。
ｎｐｎトランジスタ６１および６２の対は、本発明の第４のトランジスタ対の一実施形態である。
抵抗６３，…，６８を含む回路は、本発明の出力回路の一実施形態である。
ｎｐｎトランジスタ５９および６０のエミッタは互いに接続されるとともに、そのコレクタは抵抗６５を介して互いに接続される。ｎｐｎトランジスタ５９のコレクタは抵抗６３を介してＶＣＣ線に接続され、ｎｐｎトランジスタ６０のコレクタは抵抗６４を介してＶＣＣ線に接続される。
ｎｐｎトランジスタ６１および６２のエミッタは互いに接続されるとともに、そのコレクタは抵抗６８を介して互いに接続される。ｎｐｎトランジスタ６１のコレクタは抵抗６６を介してＶＣＣ線に接続され、ｎｐｎトランジスタ６２のコレクタは抵抗６７を介してＶＣＣ線に接続される。
ｎｐｎトランジスタ５９および６２のベースは端子Ｔ５に共通接続され、ｎｐｎトランジスタ６０および６１のベースは端子Ｔ６に共通接続される。
端子Ｔ６は、定電圧回路７５によって所定の電圧に保持される。
ｎｐｎトランジスタ６１および６２のエミッタは互いに接続されるとともに、そのコレクタは抵抗６８を介して互いに接続される。ｎｐｎトランジスタ６１のコレクタは抵抗６６を介してＶＣＣ線に接続され、ｎｐｎトランジスタ６２のコレクタは抵抗６７を介してＶＣＣ線に接続される。
ｎｐｎトランジスタ５９および６２のベースは端子Ｔ５に共通接続され、ｎｐｎトランジスタ６０および６１のベースは端子Ｔ６に共通接続される。
端子Ｔ６は、定電圧回路７５によって所定の電圧に保持される。
ｎｐｎトランジスタ６９のコレクタはＶＣＣ線に接続され、そのエミッタは端子Ｔ３に接続され、そのベースはｎｐｎトランジスタ５９のコレクタに接続される。
ｎｐｎトランジスタ７０のコレクタはＶＣＣ線に接続され、そのエミッタは端子Ｔ４に接続され、そのベースはｎｐｎトランジスタ６２のコレクタに接続される。
ｎｐｎトランジスタ７０のコレクタはＶＣＣ線に接続され、そのエミッタは端子Ｔ４に接続され、そのベースはｎｐｎトランジスタ６２のコレクタに接続される。
ｎｐｎトランジスタ５２のコレクタは、ｎｐｎトランジスタ５９および６０の共通エミッタに接続され、そのエミッタは抵抗５７を介してＧＮＤ線に接続され、そのベースはキャパシタ５０を介して端子Ｔ１に接続される。
ｎｐｎトランジスタ５３のコレクタは、ｎｐｎトランジスタ６１および６２の共通エミッタに接続され、そのエミッタは抵抗５８を介してＧＮＤ線に接続され、そのベースはキャパシタ５１を介して端子Ｔ２に接続される。
ｎｐｎトランジスタ５２および５３のベース間には、抵抗５４および５５が直列に接続され、その接続中点が定電圧回路５６によって所定の電圧に保持される。
ｎｐｎトランジスタ５３のコレクタは、ｎｐｎトランジスタ６１および６２の共通エミッタに接続され、そのエミッタは抵抗５８を介してＧＮＤ線に接続され、そのベースはキャパシタ５１を介して端子Ｔ２に接続される。
ｎｐｎトランジスタ５２および５３のベース間には、抵抗５４および５５が直列に接続され、その接続中点が定電圧回路５６によって所定の電圧に保持される。
ｎ型ＭＯＳトランジスタ７２のソースはＧＮＤ線に接続され、そのドレインとゲートは互いに接続され、その接続点に定電流回路７１から所定の電流が入力される。ｎ型ＭＯＳトランジスタ７２のゲートは、ｎ型ＭＯＳトランジスタ７３および７４のゲートに接続されており、これらのトランジスタとともにカレントミラー回路を構成する。
ｎ型ＭＯＳトランジスタ７３は、ｎｐｎトランジスタ７０のエミッタからグランド電位ＧＮＤへ一定の電流を流す。ｎ型ＭＯＳトランジスタ７４は、ｎｐｎトランジスタ６９のエミッタからグランド電位ＧＮＤへ一定の電流を流す。
ｎ型ＭＯＳトランジスタ７３は、ｎｐｎトランジスタ７０のエミッタからグランド電位ＧＮＤへ一定の電流を流す。ｎ型ＭＯＳトランジスタ７４は、ｎｐｎトランジスタ６９のエミッタからグランド電位ＧＮＤへ一定の電流を流す。
端子Ｔ１−Ｔ２間には、可変利得回路への入力電圧Ｖｉｎが印加される。
端子Ｔ１に入力される信号の交流成分は、キャパシタ５０を介してｎｐｎトランジスタ５２のベースに入力される。ｎｐｎトランジスタ５２のコレクタには、この交流成分に応じた電流が流れる。
また、端子Ｔ２に入力される信号の交流成分は、キャパシタ５１を介してｎｐｎトランジスタ５３のベースに入力される。ｎｐｎトランジスタ５３のコレクタには、この交流成分に応じた電流が流れる。
このｎｐｎトランジスタ５２および５３に流れる電流の差は、端子Ｔ１−Ｔ２間に印加される入力電圧Ｖｉｎに応じて変化する。
端子Ｔ１に入力される信号の交流成分は、キャパシタ５０を介してｎｐｎトランジスタ５２のベースに入力される。ｎｐｎトランジスタ５２のコレクタには、この交流成分に応じた電流が流れる。
また、端子Ｔ２に入力される信号の交流成分は、キャパシタ５１を介してｎｐｎトランジスタ５３のベースに入力される。ｎｐｎトランジスタ５３のコレクタには、この交流成分に応じた電流が流れる。
このｎｐｎトランジスタ５２および５３に流れる電流の差は、端子Ｔ１−Ｔ２間に印加される入力電圧Ｖｉｎに応じて変化する。
ｎｐｎトランジスタ５２に流れる電流は、ｎｐｎトランジスタ５９および６０の共通エミッタに入力され、端子Ｔ５−Ｔ６間の制御電圧ＶＣに応じた割合で各々のトランジスタに分流する。分流した電流は、抵抗６３〜６５により構成される抵抗回路網において電圧に変換され、ｎｐｎトランジスタ６９のエミッタ・フォロワ回路を介して端子Ｔ３に出力される。
また、ｎｐｎトランジスタ５３に流れる電流は、ｎｐｎトランジスタ６１および６２の共通エミッタに入力され、端子Ｔ５−Ｔ６間の制御電圧ＶＣに応じた割合で各々のトランジスタに分流する。分流した電流は、抵抗６６〜６８により構成される抵抗回路網において電圧に変換され、ｎｐｎトランジスタ７０のエミッタ・フォロワ回路を介して端子Ｔ４に出力される。
これにより、端子Ｔ１−Ｔ２間に印加される入力電圧Ｖｉｎは、制御電圧ＶＣに応じた利得によって増幅されて、端子Ｔ３−Ｔ４から出力される。
また、ｎｐｎトランジスタ５３に流れる電流は、ｎｐｎトランジスタ６１および６２の共通エミッタに入力され、端子Ｔ５−Ｔ６間の制御電圧ＶＣに応じた割合で各々のトランジスタに分流する。分流した電流は、抵抗６６〜６８により構成される抵抗回路網において電圧に変換され、ｎｐｎトランジスタ７０のエミッタ・フォロワ回路を介して端子Ｔ４に出力される。
これにより、端子Ｔ１−Ｔ２間に印加される入力電圧Ｖｉｎは、制御電圧ＶＣに応じた利得によって増幅されて、端子Ｔ３−Ｔ４から出力される。
図２に示す可変利得回路では、ｎｐｎトランジスタ５９〜６２のベース−エミッタ間に入力する制御電圧ＶＣに応じて各トランジスタに流れる電流の割合を調節することにより、利得を調節している。そのため、制御電圧ＶＣに対する利得の特性は、熱電圧Ｖｔの温度特性に応じて変化する。
以上が、可変利得回路２０，２１，２２の説明である。
以上が、可変利得回路２０，２１，２２の説明である。
図３は、制御電圧発生回路１９の構成の一例を示す図である。
図３に示す制御電圧発生回路１９は、ｎｐｎトランジスタ１０１，…，１０４と、ｐ型ＭＯＳトランジスタ１０５，１０６と、差動増幅回路１０７と、定電流回路１０８，１０９と、定電圧回路１１２と、抵抗１１０，１１１，１１３とを有する。
図３に示す制御電圧発生回路１９は、ｎｐｎトランジスタ１０１，…，１０４と、ｐ型ＭＯＳトランジスタ１０５，１０６と、差動増幅回路１０７と、定電流回路１０８，１０９と、定電圧回路１１２と、抵抗１１０，１１１，１１３とを有する。
図３に示す制御電圧発生回路１９の構成要素と本発明の構成要素との対応関係は次の通りである。
ｐｎｐトランジスタ１０１，１０２、定電流回路１０８、ｐ型ＭＯＳトランジスタ１０５，１０６、差動増幅回路１０７、および抵抗１１３を含む回路は、本発明の第１の電流分割回路の一実施形態である。
ｐｎｐトランジスタ１０１，１０２、定電流回路１０８、ｐ型ＭＯＳトランジスタ１０５，１０６、および差動増幅回路１０７を含む回路は、本発明の電圧フォロワ回路の一実施形態である。
抵抗１１３は、本発明の第１の抵抗の一実施形態である。
ｐｎｐトランジスタ１０１および１０２の対は、本発明の第１のトランジスタ対の一実施形態である。
定電流回路１０８は、本発明の第１の電流供給回路の一実施形態である。
差動増幅回路１０７は、本発明の差動増幅回路の一実施形態である。
ｐ型ＭＯＳトランジスタ１０５および１０６を含む回路は、本発明の電流差出力回路の一実施形態である。
ｎｐｎトランジスタ１０３，１０４、および定電流回路１０９を含む回路は、本発明の第２の電流分割回路の一実施形態である。
ｎｐｎトランジスタ１０３および１０４の対は、本発明の第２のトランジスタ対の一実施形態である。
定電流回路１０９は、本発明の第２の電流供給回路の一実施形態である。
抵抗１１０および１１１は、本発明の電流電圧変換回路の一実施形態である。
ｐｎｐトランジスタ１０１，１０２、定電流回路１０８、ｐ型ＭＯＳトランジスタ１０５，１０６、差動増幅回路１０７、および抵抗１１３を含む回路は、本発明の第１の電流分割回路の一実施形態である。
ｐｎｐトランジスタ１０１，１０２、定電流回路１０８、ｐ型ＭＯＳトランジスタ１０５，１０６、および差動増幅回路１０７を含む回路は、本発明の電圧フォロワ回路の一実施形態である。
抵抗１１３は、本発明の第１の抵抗の一実施形態である。
ｐｎｐトランジスタ１０１および１０２の対は、本発明の第１のトランジスタ対の一実施形態である。
定電流回路１０８は、本発明の第１の電流供給回路の一実施形態である。
差動増幅回路１０７は、本発明の差動増幅回路の一実施形態である。
ｐ型ＭＯＳトランジスタ１０５および１０６を含む回路は、本発明の電流差出力回路の一実施形態である。
ｎｐｎトランジスタ１０３，１０４、および定電流回路１０９を含む回路は、本発明の第２の電流分割回路の一実施形態である。
ｎｐｎトランジスタ１０３および１０４の対は、本発明の第２のトランジスタ対の一実施形態である。
定電流回路１０９は、本発明の第２の電流供給回路の一実施形態である。
抵抗１１０および１１１は、本発明の電流電圧変換回路の一実施形態である。
ｎｐｎトランジスタ１０１および１０２のエミッタは互いに接続され、その共通エミッタに定電流回路１０８の一定の電流Ｉ１が供給される。また、ｎｐｎトランジスタ１０１および１０２のベース間には、差動増幅回路１０７から出力される差動電圧が入力され、その各コレクタから差動電流として電流Ｉ２，Ｉ３が出力される。
ｎ型ＭＯＳトランジスタ１０５および１０６は、ｎｐｎトランジスタ１０１および１０２のコレクタから出力される電流Ｉ２およびＩ３の差（電流Ｉ５）をノードＮ２に出力する回路を構成する。
すなわち、ｎ型ＭＯＳトランジスタ１０５および１０６はカレントミラー回路を構成しており、ｎｐｎトランジスタ１０３のコレクタから出力される電流Ｉ３と等しい電流をノードＮ２に出力する。
ｎｐｎトランジスタ１０５および１０６のゲートは互いに接続されており、そのエミッタはＶＣＣ線に接続される。ｐ型ＭＯＳトランジスタ１０５のドレインは、自身のゲートに接続されるとともに、ｎｐｎトランジスタ１０２のコレクタに接続される。ｎ型ＭＯＳトランジスタ１０６のドレインは、ｎｐｎトランジスタ１０１のコレクタとともにノードＮ２に接続される。
すなわち、ｎ型ＭＯＳトランジスタ１０５および１０６はカレントミラー回路を構成しており、ｎｐｎトランジスタ１０３のコレクタから出力される電流Ｉ３と等しい電流をノードＮ２に出力する。
ｎｐｎトランジスタ１０５および１０６のゲートは互いに接続されており、そのエミッタはＶＣＣ線に接続される。ｐ型ＭＯＳトランジスタ１０５のドレインは、自身のゲートに接続されるとともに、ｎｐｎトランジスタ１０２のコレクタに接続される。ｎ型ＭＯＳトランジスタ１０６のドレインは、ｎｐｎトランジスタ１０１のコレクタとともにノードＮ２に接続される。
差動増幅回路１０７は、ノードＮ１とノードＮ２との電圧差を増幅し、ｎｐｎトランジスタ１０１および１０２のベース間に入力する。
差動増幅回路１０７は、ノードＮ２の電圧がノードＮ１の電圧より高い場合、ｎｐｎトランジスタ１０１のベース電圧をｎｐｎトランジスタ１０２のベース電圧より高くし、逆にノードＮ２の電圧がノードＮ１の電圧より低い場合、ｎｐｎトランジスタ１０１のベース電圧をｎｐｎトランジスタ１０２のベース電圧より低くする。
差動増幅回路１０７は、ノードＮ２の電圧がノードＮ１の電圧より高い場合、ｎｐｎトランジスタ１０１のベース電圧をｎｐｎトランジスタ１０２のベース電圧より高くし、逆にノードＮ２の電圧がノードＮ１の電圧より低い場合、ｎｐｎトランジスタ１０１のベース電圧をｎｐｎトランジスタ１０２のベース電圧より低くする。
抵抗１１３は、端子Ｔ７−Ｔ８を介してノードＮ１およびＮ２の間に接続される。端子Ｔ７−Ｔ８間には入力電圧ＶＡＣが印加される。すなわち、抵抗１１３の一方の端子はノードＮ２に接続され、他方の端子は端子Ｔ７に接続される。また、端子Ｔ８はノードＮ１に接続される。
定電圧回路１１２は、ノードＮ１の電圧を所定の電圧に保持する。
ｎｐｎトランジスタ１０３および１０４のエミッタは互いに接続され、その共通エミッタに定電流回路１０９の一定の電流が供給される。
ｎｐｎトランジスタ１０３および１０４のベース間には、ｎｐｎトランジスタ１０１および１０２のベース間と同じ電圧が入力される。すなわち、ｎｐｎトランジスタ１０３のベースはｎｐｎトランジスタ１０２のベースに接続され、ｎｐｎトランジスタ１０４のベースはｎｐｎトランジスタ１０１のベースに接続される。
ｎｐｎトランジスタ１０３のコレクタは抵抗１１０を介してＶＣＣ線に接続され、ｎｐｎトランジスタ１０４のコレクタは抵抗１１１を介してＶＣＣ線に接続される。
ｎｐｎトランジスタ１０３および１０４のベース間には、ｎｐｎトランジスタ１０１および１０２のベース間と同じ電圧が入力される。すなわち、ｎｐｎトランジスタ１０３のベースはｎｐｎトランジスタ１０２のベースに接続され、ｎｐｎトランジスタ１０４のベースはｎｐｎトランジスタ１０１のベースに接続される。
ｎｐｎトランジスタ１０３のコレクタは抵抗１１０を介してＶＣＣ線に接続され、ｎｐｎトランジスタ１０４のコレクタは抵抗１１１を介してＶＣＣ線に接続される。
図４は、定電流回路１０８の構成の一例を示す図である。
図４に示す定電流回路１０８は、基準電圧発生回路１２０と、差動増幅回路１１４と、ｐ型ＭＯＳトランジスタ１１５，１１６と、ｎ型ＭＯＳトランジスタ１１８，１１９と、抵抗１１７とを有する。
図４に示す定電流回路１０８は、基準電圧発生回路１２０と、差動増幅回路１１４と、ｐ型ＭＯＳトランジスタ１１５，１１６と、ｎ型ＭＯＳトランジスタ１１８，１１９と、抵抗１１７とを有する。
基準電圧発生回路１２０は、例えばバンドギャップ電圧発生器などから構成され、温度係数の微小な基準電圧Ｖｒｅｆを発生する。
ｐ型ＭＯＳトランジスタ１１５のソースはＶＣＣ線に接続され、そのドレインは抵抗１１７を介してＧＮＤ線に接続される。
差動増幅回路１１４は、ｐ型ＭＯＳトランジスタ１１５のドレイン電圧と基準電圧Ｖｒｅｆとの差を増幅し、ｐ型ＭＯＳトランジスタ１１５のゲートに入力する。差動増幅回路１１４は、ｐ型ＭＯＳトランジスタ１１５のドレイン電圧が基準電圧Ｖｒｅｆより高くなるとｐ型ＭＯＳトランジスタ１１５のゲート電圧を高くし、逆にｐ型ＭＯＳトランジスタ１１５のドレイン電圧が基準電圧Ｖｒｅｆより低くなるとｐ型ＭＯＳトランジスタ１１５のゲート電圧を低くする。
差動増幅回路１１４は、ｐ型ＭＯＳトランジスタ１１５のドレイン電圧と基準電圧Ｖｒｅｆとの差を増幅し、ｐ型ＭＯＳトランジスタ１１５のゲートに入力する。差動増幅回路１１４は、ｐ型ＭＯＳトランジスタ１１５のドレイン電圧が基準電圧Ｖｒｅｆより高くなるとｐ型ＭＯＳトランジスタ１１５のゲート電圧を高くし、逆にｐ型ＭＯＳトランジスタ１１５のドレイン電圧が基準電圧Ｖｒｅｆより低くなるとｐ型ＭＯＳトランジスタ１１５のゲート電圧を低くする。
ｐ型ＭＯＳトランジスタ１１６のゲートはｐ型ＭＯＳトランジスタ１１５のゲートに接続され、そのソースはＶＣＣ線に接続される。
ｎ型ＭＯＳトランジスタ１１８のドレインはｐ型ＭＯＳトランジスタ１１６のドレインに接続され、そのソースはＧＮＤ線に接続され、そのゲートは自身のドレインに接続される。
ｎ型ＭＯＳトランジスタ１１９のゲートはｎ型ＭＯＳトランジスタ１１８のゲートに接続され、そのソースはＧＮＤ線に接続され、そのドレインから電流Ｉ１を出力する。
ｎ型ＭＯＳトランジスタ１１８のドレインはｐ型ＭＯＳトランジスタ１１６のドレインに接続され、そのソースはＧＮＤ線に接続され、そのゲートは自身のドレインに接続される。
ｎ型ＭＯＳトランジスタ１１９のゲートはｎ型ＭＯＳトランジスタ１１８のゲートに接続され、そのソースはＧＮＤ線に接続され、そのドレインから電流Ｉ１を出力する。
図４に示す定電流回路１０８において、基準電圧発生回路１２０、差動増幅回路１１４、ｐ型ＭＯＳトランジスタ１１５および抵抗１１７は、電圧電流変換回路を構成する。
差動増幅回路１１４は、基準電圧Ｖｒｅｆとｐ型ＭＯＳトランジスタ１０５のドレイン電圧とが等しくなるようにｐ型ＭＯＳトランジスタ１１５のゲートを駆動する。そのため、ｐ型ＭＯＳトランジスタ１１５に流れる電流は、抵抗１１７の抵抗値と基準電圧Ｖｒｅｆに比例する。
ｐ型ＭＯＳトランジスタ１１５および１１６のゲート−ソース間の電圧は等しいため、ｐ型ＭＯＳトランジスタ１１５の電流とｐ型ＭＯＳトランジスタ１１６の電流はトランジスタのサイズに応じた比例関係にある。また、ｎ型ＭＯＳトランジスタ１１８および１１９はカレントミラー回路を構成しているため、ｎ型ＭＯＳトランジスタ１１８に流れる電流とｎ型ＭＯＳトランジスタ１１９の電流も比例関係にある。
以上により、ｎ型ＭＯＳトランジスタ１１９に流れる電流Ｉ１は、抵抗１１７の抵抗値と基準電圧Ｖｒｅｆに比例した電流となる。
ここで、抵抗１１７の温度係数が非常に小さいものとすると、電流Ｉ１は温度に依らずほぼ一定の電流になる。
差動増幅回路１１４は、基準電圧Ｖｒｅｆとｐ型ＭＯＳトランジスタ１０５のドレイン電圧とが等しくなるようにｐ型ＭＯＳトランジスタ１１５のゲートを駆動する。そのため、ｐ型ＭＯＳトランジスタ１１５に流れる電流は、抵抗１１７の抵抗値と基準電圧Ｖｒｅｆに比例する。
ｐ型ＭＯＳトランジスタ１１５および１１６のゲート−ソース間の電圧は等しいため、ｐ型ＭＯＳトランジスタ１１５の電流とｐ型ＭＯＳトランジスタ１１６の電流はトランジスタのサイズに応じた比例関係にある。また、ｎ型ＭＯＳトランジスタ１１８および１１９はカレントミラー回路を構成しているため、ｎ型ＭＯＳトランジスタ１１８に流れる電流とｎ型ＭＯＳトランジスタ１１９の電流も比例関係にある。
以上により、ｎ型ＭＯＳトランジスタ１１９に流れる電流Ｉ１は、抵抗１１７の抵抗値と基準電圧Ｖｒｅｆに比例した電流となる。
ここで、抵抗１１７の温度係数が非常に小さいものとすると、電流Ｉ１は温度に依らずほぼ一定の電流になる。
図５は、定電流回路１０９の構成の一例を示す図である。
図５に示す定電流回路１０９は、基準電圧発生回路１２４と、抵抗１２２と、ｎｐｎトランジスタ１２１および１２３とを有する。
図５に示す定電流回路１０９は、基準電圧発生回路１２４と、抵抗１２２と、ｎｐｎトランジスタ１２１および１２３とを有する。
基準電圧発生回路１２４は、温度係数の微小な基準電圧Ｖｒｅｆを発生する回路であり、例えば上述した基準電圧発生回路１１３として定電流回路１０８と共用される。
ｎｐｎトランジスタ１２１のエミッタはＧＮＤ線に接続され、そのベースは自身のコレクタに接続され、そのコレクタは抵抗１２２を介して基準電圧Ｖｒｅｆの供給線に接続される。
ｎｐｎトランジスタ１２３のエミッタはＧＮＤ線に接続され、そのベースはｎｐｎトランジスタ１２１のベースに接続され、そのコレクタから電流Ｉ６を出力する。
ｎｐｎトランジスタ１２３のエミッタはＧＮＤ線に接続され、そのベースはｎｐｎトランジスタ１２１のベースに接続され、そのコレクタから電流Ｉ６を出力する。
図５に示す定電流回路１０９において、抵抗１２２の両端には、基準電圧Ｖｒｅｆとｎｐｎトランジスタ１２１のベース−エミッタ電圧との差の電圧が加わる。ｎｐｎトランジスタのベース−エミッタ電圧は、熱電圧Ｖｔの温度特性を有しており、その温度係数は負である。これにより、抵抗１２２の両端に加わる電圧は正の温度係数を有し、その電流も正の温度係数を有する。
一方、ｎｐｎトランジスタ１２１と１２３はカレントミラー回路を構成しているため、ｎｐｎトランジスタ１２３に流れる電流は抵抗１２２に流れる電流と等しくなる。したがって、定電流回路１０９の出力電流Ｉ６の温度特性は、熱電圧Ｖｔと所定の関係を持った温度特性になる。
一方、ｎｐｎトランジスタ１２１と１２３はカレントミラー回路を構成しているため、ｎｐｎトランジスタ１２３に流れる電流は抵抗１２２に流れる電流と等しくなる。したがって、定電流回路１０９の出力電流Ｉ６の温度特性は、熱電圧Ｖｔと所定の関係を持った温度特性になる。
図６は、差動増幅回路１０７の構成の一例を示す図であり、図３と図６の同一符号は同一の構成要素を示す。
図６に示す差動増幅回路１０７は、ｎｐｎトランジスタ１５１および１５２と、ｐ型ＭＯＳトランジスタ１５４，１５５，１６０，１６１と、抵抗１５６，１５７，１５９，１６２，１６３と、キャパシタ１５８と、定電流回路１５３とを有する。
図６に示す差動増幅回路１０７は、ｎｐｎトランジスタ１５１および１５２と、ｐ型ＭＯＳトランジスタ１５４，１５５，１６０，１６１と、抵抗１５６，１５７，１５９，１６２，１６３と、キャパシタ１５８と、定電流回路１５３とを有する。
ｎｐｎトランジスタ１５１および１５２のエミッタは互いに接続され、この共通エミッタに定電流回路１５３から一定の電流が供給される。
ｎｐｎトランジスタ１５１のベースはノードＮ２に接続され、そのコレクタはｐ型ＭＯＳトランジスタ１５４を介してＶＣＣ線に接続される。ｎｐｎトランジスタ１５２のベースはノードＮ１に接続され、そのコレクタはｐ型ＭＯＳトランジスタ１５５を介してＶＣＣ線に接続される。
ｎｐｎトランジスタ１５１および１５２のコレクタ間には、抵抗１５６および１５７が直列に接続されるとともに、キャパシタ１５８および抵抗１５９が直列に接続される。抵抗１５６および１５７の接続中点は、ｐ型ＭＯＳトランジスタ１５４および１５５のゲートに接続される
ｎｐｎトランジスタ１５１のベースはノードＮ２に接続され、そのコレクタはｐ型ＭＯＳトランジスタ１５４を介してＶＣＣ線に接続される。ｎｐｎトランジスタ１５２のベースはノードＮ１に接続され、そのコレクタはｐ型ＭＯＳトランジスタ１５５を介してＶＣＣ線に接続される。
ｎｐｎトランジスタ１５１および１５２のコレクタ間には、抵抗１５６および１５７が直列に接続されるとともに、キャパシタ１５８および抵抗１５９が直列に接続される。抵抗１５６および１５７の接続中点は、ｐ型ＭＯＳトランジスタ１５４および１５５のゲートに接続される
ｐ型ＭＯＳトランジスタ１６０のソースはＶＣＣ線に接続され、そのドレインは抵抗１６２を介してＧＮＤ線に接続され、そのゲートはｎｐｎトランジスタ１５１のコレクタに接続される。
ｐ型ＭＯＳトランジスタ１６１のソースはＶＣＣ線に接続され、そのドレインは抵抗１６３を介してＧＮＤ線に接続され、そのゲートはｎｐｎトランジスタ１５２のコレクタに接続される。
ｐ型ＭＯＳトランジスタ１６０および１６１のドレインが差動増幅回路１０７の差動出力となっており、ｐ型ＭＯＳトランジスタ１６０のドレインがｎｐｎトランジスタ１０１のベース、ｐ型ＭＯＳトランジスタ１６１のドレインがｎｐｎトランジスタ１０２のベースにそれぞれ接続される。
ｐ型ＭＯＳトランジスタ１６１のソースはＶＣＣ線に接続され、そのドレインは抵抗１６３を介してＧＮＤ線に接続され、そのゲートはｎｐｎトランジスタ１５２のコレクタに接続される。
ｐ型ＭＯＳトランジスタ１６０および１６１のドレインが差動増幅回路１０７の差動出力となっており、ｐ型ＭＯＳトランジスタ１６０のドレインがｎｐｎトランジスタ１０１のベース、ｐ型ＭＯＳトランジスタ１６１のドレインがｎｐｎトランジスタ１０２のベースにそれぞれ接続される。
図６に示す差動増幅回路１０７によると、ノードＮ１およびＮ２の電圧差がｎｐｎトランジスタ１５１および１５２の電流差に変換される。ｎｐｎトランジスタ１５１および１５２の各電流は、負荷を構成するｎ型ＭＯＳトランジスタ１５４および１５５を流れることによって、増幅された電圧信号に変換される。この電圧信号は、各々がソース接地型の増幅回路を構成するｐ型ＭＯＳトランジスタ１６０および１６１において更に増幅されて、ｎｐｎトランジスタ１０１および１０２のベースに出力される。
これにより、ノードＮ１およびＮ２の電圧差が増幅されて、ｎｐｎトランジスタ１０１および１０２のベースに出力される。
これにより、ノードＮ１およびＮ２の電圧差が増幅されて、ｎｐｎトランジスタ１０１および１０２のベースに出力される。
ここで、上述した構成を有する制御電圧発生回路１９の動作を説明する。
ノードＮ２の電圧がノードＮ１の電圧より低くなると、差動増幅回路１０７のｎｐｎトランジスタ１５１に流れる電流がｎｐｎトランジスタ１５２に流れる電流より小さくなり、ｎｐｎトランジスタ１５１のコレクタ電圧がｎｐｎトランジスタ１５２のコレクタ電圧に対して相対的に高くなる。そのため、ｎｐｎトランジスタ１０１のベース電圧はｎｐｎトランジスタ１０２のベース電圧に比べて相対的に低くなる。
ｎｐｎトランジスタ１０１のベースがｎｐｎトランジスタ１０２のベースより低い電圧になると、ｎｐｎトランジスタ１０１の電流Ｉ２に比べてｎｐｎトランジスタ１０２の電流Ｉ３が大きくなる。カレントミラー回路（１０５，１０６）によって、電流Ｉ４は電流Ｉ３と等しくなるように制御されるため、電流Ｉ４は電流Ｉ２より大きくなり、ノードＮ２から端子Ｔ７へ正の電流が流れる。仮に入力電圧ＶＣＡが一定であるとすると、ノードＮ２から端子Ｔ７へ流れる電流が大きくなり、ノードＮ２の電圧は上昇する。
一方、ノードＮ２の電圧がノードＮ１の電圧より高くなると、上述とは逆に、電流Ｉ４が電流Ｉ２に比べて小さくなるため、端子Ｔ７からノードＮ２へ正の電流が流れる。この場合は、入力電圧ＶＣＡが一定であるとすると、ノードＮ２の電圧は低下する。
上記のような負帰還の働きにより、ノードＮ２の電圧はノードＮ１の電圧と等しくなるように制御される。すなわち、ｐｎｐトランジスタ１０１，１０２、定電流回路１０８、ｐ型ＭＯＳトランジスタ１０５，１０６、および差動増幅回路１０７によって構成される回路は、ノードＮ１とノードＮ２の電圧とが等しくなるように、ノードＮ１の電圧に応じてノードＮ２の電圧を制御する電圧フォロワ回路としての機能を有している。
ノードＮ１とノードＮ２の電圧が等しくなるため、抵抗１１３の抵抗値を‘Ｒ１’とすると、抵抗１１３に流れる電流Ｉ５は次式のように表される。
［数１］
Ｉ５ ＝ ＶＣＡ／Ｒ１ ・・・ （１）
Ｉ５ ＝ ＶＣＡ／Ｒ１ ・・・ （１）
また、電流Ｉ２と電流Ｉ３との差Ｉｃ１は次式のように表される。
［数２］
Ｉｃ１ ＝ Ｉ２−Ｉ３ ＝ Ｉ５ ＝ＶＣＡ／Ｒ１ ・・・ （２）
Ｉｃ１ ＝ Ｉ２−Ｉ３ ＝ Ｉ５ ＝ＶＣＡ／Ｒ１ ・・・ （２）
一方、ｎｐｎトランジスタ１０３および１０４のベース間には、ｎｐｎトランジスタ１０１および１０２のベース間と同じ電圧が印加されている。そのため、ｎｐｎトランジスタ１０１および１０２において電流Ｉ１を電流Ｉ２およびＩ３に分割する割合（Ｉ２：Ｉ３）と、ｎｐｎトランジスタ１０３および１０４において電流Ｉ６を電流Ｉ７およびＩ８に分割する割合（Ｉ７：Ｉ８）は、概ね等しくなる。電流Ｉ７とＩ８との差を電流Ｉｃ２（＝Ｉ７−Ｉ８）とすると、次式が成立する。
［数３］
Ｉｃ２ ＝ Ｉｃ１×（Ｉ６／Ｉ１） ・・・ （３）
Ｉｃ２ ＝ Ｉｃ１×（Ｉ６／Ｉ１） ・・・ （３）
抵抗Ｒ１１０およびＲ１１１の抵抗値を‘Ｒ２’とすると、制御電圧ＶＣは次式で表される。
［数４］
ＶＣ ＝ ＶＣＡ×（Ｒ２／Ｒ１）×（Ｉ６／Ｉ１） ・・・ （４）
ＶＣ ＝ ＶＣＡ×（Ｒ２／Ｒ１）×（Ｉ６／Ｉ１） ・・・ （４）
したがって、制御電圧ＶＣは入力電圧ＶＣＡに比例した電圧となる。
また、電流Ｉ１は、例えば図４に示すような回路によって温度変化が非常に小さくなるのに対して、電流Ｉ６は、例えば図５に示すような回路によって熱電圧Ｖｔと所定の関係にある温度特性を有する。そのため、制御電圧ＶＣは、熱電圧Ｖｔと所定の関係にある温度特性を有する。
また、電流Ｉ１は、例えば図４に示すような回路によって温度変化が非常に小さくなるのに対して、電流Ｉ６は、例えば図５に示すような回路によって熱電圧Ｖｔと所定の関係にある温度特性を有する。そのため、制御電圧ＶＣは、熱電圧Ｖｔと所定の関係にある温度特性を有する。
以上説明したように、本実施形態によれば、温度依存性の小さい電流Ｉ１が、入力電圧ＶＣＡに応じた電流差を有する２つの電流Ｉ２，Ｉ３に分割される。また、熱電圧Ｖｔと所定の関係にある温度特性を有した電流Ｉ６が、この電流Ｉ２，Ｉ３の分割割合とほぼ等しい割合で２つの電流Ｉ７，Ｉ８に分割される。そして、この電流Ｉ７およびＩ８の差を電圧に変換することにより、制御電圧ＶＣが得られる。
これにより、制御電圧ＶＣを入力電圧ＶＣＡに応じて任意に調節できるとともに、その温度特性を、熱電圧Ｖｔの温度特性と所定の関係を持つ所定の温度特性に設定することができる。
これにより、制御電圧ＶＣを入力電圧ＶＣＡに応じて任意に調節できるとともに、その温度特性を、熱電圧Ｖｔの温度特性と所定の関係を持つ所定の温度特性に設定することができる。
また、このような温度特性を持つ制御電圧ＶＣを可変利得回路２１〜２２に供給することにより、熱電圧Ｖｔの温度特性に関連した利得の温度変動を補償し、送信ゲインの安定化を図ることができる。
図７および図８は、複数の異なる温度において、制御電圧ＶＣに対する可変利得回路のゲインの特性をシミュレーションにより算出した結果の一例を示す図である。図７は、図６に示す回路によって制御電圧ＶＣを発生した場合のシミュレーション結果を示し、図８は、図１０に示す回路によって制御電圧ＶＣを発生した場合のシミュレーション結果を示す。
制御電圧ＶＣが５０ｍＶの場合について２つの図を比較すると、図１０に示す回路を用いた場合では温度変化によってゲインが５ｄＢもバラツキいているのに対し、図６に示す回路を用いた場合ではゲインのバラツキが２ｄＢまで抑制されている。
これらのシミュレーションは、１段の可変利得回路について行ったものであり、縦続接続された可変利得回路の段数が増えるほど、本実施形態による温度バラツキの改善効果は更に顕著になる。
制御電圧ＶＣが５０ｍＶの場合について２つの図を比較すると、図１０に示す回路を用いた場合では温度変化によってゲインが５ｄＢもバラツキいているのに対し、図６に示す回路を用いた場合ではゲインのバラツキが２ｄＢまで抑制されている。
これらのシミュレーションは、１段の可変利得回路について行ったものであり、縦続接続された可変利得回路の段数が増えるほど、本実施形態による温度バラツキの改善効果は更に顕著になる。
また、本実施形態によれば、電源の低電圧化についても顕著な効果を奏することができる。
図１０に示す回路では、端子Ｔａの電圧とｎｐｎトランジスタ３０１のエミッタ電圧とが等しくなるように制御されるため、ｎｐｎトランジスタ３０１のベース電圧は端子Ｔａよりしきい値分だけ高い電圧に設定する必要がある。例えば、ｎｐｎトランジスタのベース−エミッタ電圧を０．７Ｖとした場合、端子Ｔａの電圧は‘ＶＣＣ−０．７Ｖ’より高くすることができない。したがって、例えば電源電圧を１．８Ｖまで低下させると、入力電圧ＶＣＡの振幅が大幅に制限されてしまい、利得の制御範囲が狭まってしまうという不利益が生じる。
図１０に示す回路では、端子Ｔａの電圧とｎｐｎトランジスタ３０１のエミッタ電圧とが等しくなるように制御されるため、ｎｐｎトランジスタ３０１のベース電圧は端子Ｔａよりしきい値分だけ高い電圧に設定する必要がある。例えば、ｎｐｎトランジスタのベース−エミッタ電圧を０．７Ｖとした場合、端子Ｔａの電圧は‘ＶＣＣ−０．７Ｖ’より高くすることができない。したがって、例えば電源電圧を１．８Ｖまで低下させると、入力電圧ＶＣＡの振幅が大幅に制限されてしまい、利得の制御範囲が狭まってしまうという不利益が生じる。
これに対し、本実施形態に係る電圧発生回路によれば、ノードＮ１とノードＮ２の電圧が等しくなるように制御されており、このノード間に抵抗１１３を介して入力電圧ＶＣＡが印加されるため、仮に入力電圧ＶＣＡの最大値が電源電圧ＶＣＣを超えても、ノードＮ２に流し込むことができる電流の上限さえ超えなければ、正常な動作が可能である。
したがって、本実施形態によれば、低い電源電圧でも制御電圧ＶＣを正常に発生することが可能になる。これにより、電源の低電圧化を図りつつ、低歪みで低ノイズの信号増幅を行うことができる利得制御回路ならびに送信装置の実現が可能になる。
したがって、本実施形態によれば、低い電源電圧でも制御電圧ＶＣを正常に発生することが可能になる。これにより、電源の低電圧化を図りつつ、低歪みで低ノイズの信号増幅を行うことができる利得制御回路ならびに送信装置の実現が可能になる。
以上、本発明の実施形態について説明したが、本発明は上記の形態のみに限定されるものではなく、種々の改変が可能である。
図３および図６に示す電圧発生回路では、ｎｐｎトランジスタ１０３および１０４の共通エミッタに対して定電流回路１０９が一定の電流を供給しているが、本発明はこれに限定されない。
例えば、差動増幅回路１０７の出力コモンモード電圧をバンドギャップ電圧付近に設定することによって、図９に示すように定電流回路１０９を抵抗１０９Ａに置き換えることも可能である。この場合も、抵抗１０９Ａに流れる電流Ｉ６Ａは、熱電圧Ｖｔの温度特性と所定の関係を持つ。
例えば、差動増幅回路１０７の出力コモンモード電圧をバンドギャップ電圧付近に設定することによって、図９に示すように定電流回路１０９を抵抗１０９Ａに置き換えることも可能である。この場合も、抵抗１０９Ａに流れる電流Ｉ６Ａは、熱電圧Ｖｔの温度特性と所定の関係を持つ。
また、上述の実施形態では、電流Ｉ１の温度依存性を微小にする例を挙げているが、本発明はこれに限定されない。すなわち、電流Ｉ１および電流Ｉ２の温度特性は、制御電圧ＶＣにおいて所望の温度特性が得られるように、任意に設定して良い。
上述の実施形態ではトランジスタとしてＭＯＳトランジスタとバイポーラトランジスタとを併用しているが、本発明はこれに限定されない。例えば、ＭＯＳトランジスタのみやバイポーラトランジスタのみを用いて構成することも可能であるし、他の種々のトランジスタを用いて構成することも可能である。
上述の実施形態において示されている回路は、本発明を実現する際の一例であるため、これに限定されることなく、同様な機能を持った別の回路に任意に置き換えることが可能である。
１１…ローカル発振器、１２…シングル−差動変換回路、１３…分周回路、１６，１７…乗算回路、１４，１５…電圧電流変換部、１８…加算回路、１９…制御電圧発生回路、２０，２１，２２…可変利得回路、２３…ドライブ回路、１０１〜１０４…ｎｐｎトランジスタ、１０５，１０６…ｐ型ＭＯＳトランジスタ、１０７…差動増幅回路、１０８，１０９…定電流回路、１１２…定電圧回路、１１０，１１１，１１３，１０９Ａ…抵抗。
Claims (11)
- 所定の温度特性を有し、入力電圧に応じて変化する電圧を発生する電圧発生回路であって、
第１の温度特性を有する第１の基準電流を、上記入力電圧に応じた電流差を有する２つの電流に分割する第１の電流分割回路と、
上記第１の電流分割回路における上記分割の割合に応じた割合で、第２の温度特性を有する第２の基準電流を分割する第２の電流分割回路と、
上記第２の電流分割回路において分割された２つの電流の差を電圧に変換する電流電圧変換回路と
を具備する電圧発生回路。 - 上記第１の電流分割回路は、
第１のノードの電圧と第２のノードの電圧とが等しくなるように、当該第１のノードに入力される電圧に応じて当該第２のノードの電圧を制御する電圧フォロワ回路と、
上記第１のノードと上記第２のノードとの間に、上記入力電圧の入力端子を介して接続される第１の抵抗と、
を有し、
上記電圧フォロワ回路は、
上記第１のノードと上記第２のノードとの電圧差に応じた電圧が、対をなす制御端子に入力され、対をなす第１端子が互いに接続され、対をなす第２端子から第１の電流および第２の電流を出力する第１のトランジスタ対と、
上記第１のトランジスタ対の対をなす第１端子に上記第１の基準電流を供給する第１の電流供給回路と、
上記第１の電流と上記第２の電流との差を上記第２のノードに出力する電流差出力回路と
を有し、
上記第２の電流分割回路は、
上記第１のトランジスタ対の制御端子に入力される電圧が、対をなす制御端子に入力され、対をなす第１端子が互いに接続され、対をなす第２端子から第３の電流および第４の電流を出力する第２のトランジスタ対と、
上記第２のトランジスタ対の対をなす第１端子に上記第２の基準電流を供給する第２の電流供給回路と
を有する
請求項１に記載の電圧発生回路。 - 上記第１の電流供給回路は、上記第１のトランジスタ対の対をなす第１端子と基準電位との間に上記第１の温度特性を有した一定の電流を流す第１の定電流回路を含み、
上記第２の電流供給回路は、上記第２のトランジスタ対の対をなす第１端子と上記基準電位との間に上記第２の温度特性を有した一定の電流を流す第２の定電流回路を含む、
請求項２に記載の電圧発生回路。 - 上記第１の電流供給回路は、上記第１のトランジスタ対の対をなす第１端子と基準電位との間に上記第１の温度特性を有した一定の電流を流す第１の定電流回路を含み、
上記第２の電流供給回路は、上記第１のトランジスタ対の対をなす第１端子と基準電位との間に接続される第２の抵抗を含む、
請求項２に記載の電圧発生回路。 - 上記電流差出力回路は、上記第１の電流と等しい電流を上記第２のノードに出力するカレントミラー回路を含む、
請求項２に記載の電圧発生回路。 - 上記第１の電流分割回路は、上記第１のノードと上記第２のノードとの電圧差を増幅し、当該増幅した電圧を上記第１のトランジスタ対の対をなす制御端子に入力する差動増幅回路を含む、
請求項２に記載の電圧発生回路。 - 入力される制御電圧に応じて利得を制御する利得制御回路であって、
第１の温度特性を有する第１の基準電流を、上記制御電圧に応じた電流差を有する２つの電流に分割する第１の電流分割回路と、
上記第１の電流分割回路における上記分割の割合に応じた割合で、第２の温度特性を有する第２の基準電流を分割する第２の電流分割回路と、
上記第２の電流分割回路において分割された２つの電流の差を電圧に変換する電流電圧変換回路と、
上記電流電圧変換回路において変換された電圧に応じて利得が変化する可変利得回路と
を具備する利得制御回路。 - 上記第１の電流分割回路は、
第１のノードの電圧と第２のノードの電圧とが等しくなるように、当該第１のノードに入力される電圧に応じて当該第２のノードの電圧を制御する電圧フォロワ回路と、
上記第１のノードと上記第２のノードとの間に、上記制御電圧の入力端子を介して接続される第１の抵抗と、
を有し、
上記電圧フォロワ回路は、
上記第１のノードと上記第２のノードとの電圧差に応じた電圧が、対をなす制御端子に入力され、対をなす第１端子が互いに接続され、対をなす第２端子から第１の電流および第２の電流を出力する第１のトランジスタ対と、
上記第１のトランジスタ対の対をなす第１端子に上記第１の基準電流を供給する第１の電流供給回路と、
上記第１の電流と上記第２の電流との差を上記第２のノードに出力する電流差出力回路と
を有し、
上記第２の電流分割回路は、
上記第１のトランジスタ対の制御端子に入力される電圧が、対をなす制御端子に入力され、対をなす第１端子が互いに接続され、対をなす第２端子から第３の電流および第４の電流を出力する第２のトランジスタ対と、
上記第２のトランジスタ対の対をなす第１端子に上記第２の基準電流を供給する第２の電流供給回路と
を有し、
上記可変利得回路は、
入力信号に応じた電流差を有する第５の電流および第６の電流を出力する差動電流出力回路と、
上記電流電圧変換回路において変換された電圧が、対をなす制御端子に入力され、対をなす第１端子が互いに接続され、当該接続点に上記第５の電流を入力し、対をなす第２端子から各々電流を出力する第３のトランジスタ対と、
上記電流電圧変換回路において変換された電圧が、対をなす制御端子に入力され、対をなす第１端子が互いに接続され、当該接続点に上記第６の電流を入力し、対をなす第２端子から各々電流を出力する第４のトランジスタ対と、
上記第３のトランジスタ対の対をなす第２端子の各出力電流と、上記第４のトランジスタ対の対をなす第２端子の各出力電流とに基づいて、上記入力信号に比例するとともに上記電流電圧変換回路の変換電圧に応じて当該比例のゲインが変化する出力信号を生成する出力回路と
を有する、
請求項７に記載の利得制御回路。 - 上記第１の電流供給回路は、上記第１のトランジスタ対の対をなす第１端子と基準電位との間に上記第１の温度特性を有した一定の電流を流す第１の定電流回路を含み、
上記第２の電流供給回路は、上記第２のトランジスタ対の対をなす第１端子と上記基準電位との間に上記第２の温度特性を有した一定の電流を流す第２の定電流回路を含む、
請求項８に記載の利得制御回路。 - 上記第１の電流供給回路は、上記第１のトランジスタ対の対をなす第１端子と基準電位との間に上記第１の温度特性を有した一定の電流を流す第１の定電流回路を含み、
上記第２の電流供給回路は、上記第１のトランジスタ対の対をなす第１端子と基準電位との間に接続される第２の抵抗を含む、
請求項８に記載の利得制御回路。 - 所定の周波数を有する第１の信号と第１の変調信号とを混合する第１のミキサ部と、
上記第１の信号に直交する第２の信号と第２の変調信号とを混合する第２のミキサ部と、
上記第１のミキサ部および第２のミキサ部でそれぞれ混合された信号を加算する加算部と、
上記加算部の出力信号を増幅するとともに、入力される制御電圧に応じて当該増幅の利得を制御する利得制御部と
を具備し、
上記利得制御部は、
第１の温度特性を有する第１の基準電流を、上記制御電圧に応じた電流差を有する２つの電流に分割する第１の電流分割回路と、
上記第１の電流分割回路における上記分割の割合に応じた割合で、第２の温度特性を有する第２の基準電流を分割する第２の電流分割回路と、
上記第２の電流分割回路において分割された２つの電流の差を電圧に変換する電流電圧変換回路と、
上記電流電圧変換回路において変換された電圧に応じて利得が変化する可変利得回路と
を有する、
送信装置。
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008271503A (ja) * | 2007-03-26 | 2008-11-06 | Matsushita Electric Ind Co Ltd | 参照電流回路 |
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-
2005
- 2005-04-07 JP JP2005110826A patent/JP2006295373A/ja active Pending
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