JP2006286685A - 半導体集積回路装置の製造方法 - Google Patents

Abstract

【課題】 半導体ウェーハの主面上に形成された欠陥または異物を検出および判別できる技術を提供する。
【解決手段】 電子顕微鏡の試料台１２４上に置かれた被検査半導体ウェーハ１１９の主面上の検査対象となる検査領域に対して、電子線１１０を照射して発生した二次電子および反射電子をそれぞれ二次電子検出器１２６および反射電子検出器１により検出し、検出信号変換回路１３６、２、画像描画回路１３８、１３９、３、４、比較演算回路１４０および欠陥判定処理回路１４１により欠陥または異物を検出および判別を行なう。
【選択図】 図１

Description

本発明は、半導体集積回路装置の製造技術に関し、特に、半導体ウェーハの主面上に形成されたプラグの欠陥または異物の検出に適用して有効な技術に関するものである。

特許文献１には、二次電子あるいは反射電子を用い、電子線電流（ビーム電流）を５０ｐＡ〜５ｎＡにしてエッジ効果を低く抑え、コントラストをほぼ均一にする接続孔（コンタクトホール）の検査方法が開示されている。

特許文献２には、二次電子を用いた被検査物の構造に適した照射エネルギーの最適値を設定し、電位コントラスト欠陥を検出する方法が開示されている。

特許文献３には、二次電子あるいは反射電子を用い、１ｎＡ〜１００ｎＡの高電子線電流（高プローブ電流）と５０ｐＡ〜２００ｐＡの低電子線電流（低プローブ電流）とを切り替えてプラグを観察する方法が開示されている。

非特許文献１には、高い走査型電子顕微鏡（Scanning Electron Microscope；ＳＥＭ）画像のＳＮ比（Signal to Noise ratio）を確保しつつ、実用的な画像形成時間を得るための電子ビーム電流に関する考察とそのＳＥＭ光学系の構成について述べられている。
特開２０００−４８７５２号公報 特開２０００―３１４７１０号公報 特開２００３―１３３３７９号公報 品田博之、牧野浩士、高藤敦子、金子豊、村越久弥、「ウェハ検査用高速大電流ＳＥＭ光学系」、ＬＳＩテストシンポジウム資料、ｐｐ．１５１−１５６、２０００．

半導体集積回路装置では、高集積化および高性能化のために各素子構造が微細化されると共に、各素子を接続してＩＣ（Integrated Circuit）やＬＳＩ（Large Scale Integration）を構成する配線も微細化されている。これらの配線は、例えば半導体ウェーハの主面に形成されたＭＩＳ（Metal Insulator Semiconductor）トランジスタ、ダイオードなどの上に多層で形成され、絶縁膜を貫通するプラグによって各層の配線が接続されている。こうしたプラグあるいは配線の微細化によって、種々の欠陥または異物が発生し、それらは半導体集積回路装置の不良の原因となる。

この半導体集積回路装置に発生するプラグの欠陥（以下、「欠陥プラグ」と称する）について説明する。図３２は多層配線層上に形成されたプラグを模式的に示す断面図であり、欠陥プラグではない正常プラグＰ１ならびに欠陥プラグとされる埋込不良プラグＰ２、非導通プラグＰ３、非開口プラグＰ４、半埋込不良プラグＰ５およびバリア導体膜もない埋込不良プラグＰ６を示している。なお、通常、「プラグ」といえば「正常プラグ」のことを指すが、本願においては、説明を容易にするために、正常プラグとして形成されなかった欠陥もプラグとする。また、正常プラグではない欠陥プラグを「埋込不良プラグ」、「非導通プラグ」、「非開口プラグ」および「半埋込不良プラグ」として「正常プラグ」と区別する。

まず、正常プラグＰ１について説明する。図３２には、第ｎ層目（ｎは自然数）の配線層１０１と、配線層１０１上のキャップ層１０２と、配線層１０１下のバリア層１０３と、キャップ層１０２上の層間絶縁膜１０４と、層間絶縁膜１０４に開いた接続孔１０５と、接続孔１０５側壁上のバリア導体膜１０６と、接続孔１０５に埋め込まれた導電性膜１０７が示されている。配線層１０１は例えばＡｌ（アルミニウム）、キャップ層１０２は例えばＴｉＮ（窒化チタン）およびバリア層１０３は例えばＴｉＮ／Ｔｉ（Ｔｉ層上のＴｉＮ層）から形成される。また、バリア導体膜１０６は例えばＴｉ（チタン）／ＴｉＮ（窒化チタン）および導電性膜は例えばＷ（タングステン）から形成される。したがって、キャップ層１０２まで貫通している接続孔１０５に導電性膜１０７が埋め込まれて形成されるプラグが、配線層１０１と電気的に接続するため、すなわち配線層１０１と導通するため、正常なプラグ（正常プラグ）Ｐ１となる。なお、層間絶縁膜１０４は、配線層間を物理的、かつ電気的に遮断するため、例えばＳｉＯ_２（酸化シリコン）から形成される。

次に、正常プラグＰ１と対比して、欠陥プラグとされる埋込不良プラグＰ２、非導通プラグＰ３、非開口プラグＰ４、半埋込不良プラグＰ５およびバリア導体膜１０６もない埋込不良プラグＰ６について説明する。埋込不良プラグＰ２は、正常プラグＰ１では接続孔１０５に埋め込まれている導電性膜１０７が埋め込まれていないプラグであり、配線層１０１の上層に形成される配線層と導通がとれないため欠陥プラグとされる。さらに、バリア膜１０６も被膜されていないプラグが埋込不良プラグＰ６である。

また、非導通プラグＰ３は、正常プラグＰ１ではキャップ層１０２まで貫通している接続孔１０５が貫通していないプラグであり、配線層と接触がとれないため欠陥プラグとされる。また、非開口プラグＰ４は、本来ならば正常プラグＰ１が配線層上に形成されている領域であるが形成されておらず、配線層およびその上層の配線層と接触がとれないため欠陥プラグとされる。また、半埋込不良プラグＰ５は、正常プラグＰ１では接続孔１０５を完全に埋め込んでいる導電性膜１０７が、完全には埋め込まれていないプラグであり、配線層１０１の上層に形成される配線層と導通がとれない場合もあるため欠陥プラグとされる。

このような埋込不良プラグ、非導通プラグ、非開口プラグおよび半埋込不良プラグの欠陥プラグは、半導体集積回路装置の不良の原因となる。したがって、欠陥プラグを半導体集積回路装置の製造工程中に同定することは、その製造歩留りを向上する上で重要である。

次に、半導体集積回路装置に発生する異物について説明する。図３３は、半導体集積回路装置の多層配線層の製造工程中に存在する異物１０の一例を示す模式図であり、異物１０が正常プラグＰ１上に存在する状態と、正常プラグＰ１上ではなく層間絶縁膜１０４上に存在する状態を示している。

プラグあるいは配線の微細化によって、異物１０の存在は、半導体集積回路装置の不良の原因となる。図３３に示すように、正常プラグＰ１上に異物１０が存在する場合、その正常プラグＰ１上に形成され、電気的に接続される配線層（図示せず）は、正常プラグＰ１とは、異物１０が障害となって電気的に接続できないと考えられる。また、正常プラグＰ１以外の他に、例えば層間絶縁膜１０４上に異物１０が存在する場合であっても、その後のプラグ、配線層の形成に影響を及ぼし、また欠陥プラグを生じさせることも考えられる。したがって、異物を半導体集積回路装置の製造工程中に検出することは、その製造歩留りを向上する上で重要である。

次に、上述した欠陥プラグまたは異物を検出する本発明者らが検討した方式について説明する。図３４は、電子顕微鏡を模式的に示す構成図である。なお、符号１１０は電子線、符号１１１は電子銃、符号１１２はコンデンサレンズ、符号１１３は引き出し電極、符号１１４はアノード電極、符号１１５はブランキング偏向器、符号１１６は絞り、符号１１７は反射板、符号１１８はＥ×Ｂ偏向器および符号１１９は被検査半導体ウェーハである。また、符号１２０は対物レンズ、１２１は走査偏向器、符号１２２はＸステージ、符号１２３はＹステージ、符号１２４は試料台、符号１２５は試料高さ検出器、符号１２６は二次電子検出器、符号１２７は光源、符号１２８は光学レンズおよび符号１２９はＣＣＤカメラである。また、符号１３０はコンデンサレンズ電源、符号１３１は走査信号発生器、符号１３２は対物レンズ電源、符号１３３は試料高さ測定器、符号１３４は位置モニタ測長器および符号１３５は制御回路である。また、符号１３６は二次電子検出信号変換回路、符号１３７は画像観察用モニタ、符号１３８は二次電子第一画像描画回路、１３９は二次電子第二画像描画回路、符号１４０は比較演算回路、符号１４１は欠陥判定処理回路および符号１４２は試料室である。

この電子顕微鏡による画像形成は、１０ｋＶ程度に加速された入射電子を用い、被検査試料である被検査半導体ウェーハ１１９面に３００Ｖ〜３ｋＶ程度の照射エネルギーとして減速された電子を試料上に照射することで得られた二次電子を二次電子検出器１２６によって画像形成する方式である。

この方法では、電子線を用いることで、白色光やレーザ、あるいはＵＶ光を用いた光学式検査装置では検出できないプラグ底部の導通状態をプラグのコントラスト変化、いわゆる電位コントラスト欠陥として電気的欠陥を検出できる特徴を備えている。この電位コントラスト欠陥を良好なコントラストで観察するために、高ＳＮ比、例えばＳＮ比１０〜１８となるように、電子線の電流を１００ｎＡ程度（高電子線電流）としている。

図３５は、二次電子放出効率の入射電子エネルギー依存性を示す図である。図３５のθ_１〜θ_３は電子の試料への入射方向と試料に垂直な法線とで成す角で、入射電子が試料に対して垂直入射になるほど、二次電子放出効率δが１を越える入射エネルギーの範囲が低下することを示している。二次電子放出効率の最大値δ_maxは被照射材料の仕事関数に比例する。二次電子放出効率が１以上になる条件では、例えば、図３２に示した非導通プラグＰ３は黒くコントラストが低下したプラグ（暗い電位コントラスト欠陥）として欠陥検出することができる。一方、二次電子放出効率が１以下になる条件ではコントラスト反転が生じ、白く明るいプラグ（明るい電位コントラスト欠陥）として欠陥検出することもできる。

一般的には試料に垂直に電子線を入射するが、図３５から明らかなように、被検査試料を搭載するステージに試料傾斜機能を搭載し、試料を傾斜させることにより、二次電子放出効率が１以上になる領域、あるいは１以下になる領域を意図的に拡大、縮小することが可能である。

この方法による欠陥または異物の検出について説明する。図３６は、本発明者らが検討した方式での欠陥プラグの検出を説明するための図であり、（ａ）は差画像、（ｂ）はプラグＰの平面の状態を示す参照画像、（ｃ）はプラグＰの平面の状態を示す検査画像、（ｄ）は欠陥プラグの検出しきい値を示している。

入射電子を試料上に照射することで得られた二次電子検出信号を二次電子第一画像描画回路１３８で処理した検査画像（図３６（ｃ））と、別箇所で得られた二次電子検出信号を二次電子第二画像描画回路１３９で処理した参照画像（図３６（ｂ））とを比較演算回路１４０で比較することによって、差画像（図３６（ａ））として取得する。この差画像明るさ（階調値）を、図３６（ｄ）に示すように、各強度に応じた検出しきい値を設定することにより、欠陥として最適な差画像明るさの強度のしきい値を求め、欠陥判定処理回路によって欠陥判定がなされると同時に欠陥箇所の検出が行なわれる。

図３７は、本発明者らが検討した方式で高電子線電流時に得られる参照画像または検査画像の一例を示した図であり、（ａ）は埋込不良プラグＰ２と正常プラグＰ１、（ｂ）は非導通プラグＰ３と正常プラグＰ１、（ｃ）は非開口プラグＰ４と正常プラグＰ１、（ｄ）は正常プラグＰ１上の異物１０、（ｅ）は層間絶縁膜１０４上の異物１０を示している。

本発明者らが検討したところ、電子線電流が１００ｎＡ程度の場合では、電位コントラスト欠陥を高コントラストに観察できる反面、解像度が低下してしまう結果となった。このため、図３７で高電子線電流時の二次電子画像として示している同図（ｂ）の非導通プラグＰ３と同図（ｃ）の非開口プラグＰ４との区別が困難となる問題が生じた。

また、同様に高電子線電流時の二次電子画像では、図３７（ａ）に示すような埋込不良プラグＰ２が発生していた場合、高電子線電流時の二次電子画像における埋込不良プラグＰ２と、正常プラグＰ１と区別困難なコントラストとなる現象に遭遇した。

さらに、同様に高電子線電流時の二次電子画像では、図３７（ｄ）に示すような正常プラグＰ１上の異物１０は、検出することができるが、同図（ｅ）に示すような層間絶縁膜１０４上の異物１０では検出することが困難となる。つまり、図３７（ｅ）の層間絶縁膜１０４上の異物１０は、異物１０が下部の層間絶縁膜１０４によって阻害され、半導体ウェーハから電子が供給されないため、異物１０の電子が枯渇し、次第に暗くなっていき、二次電子信号として形成された画像では同図（ｅ）のように黒くなり、層間絶縁膜１０４の明るさと同化し、異物として検出困難となる問題が生じた。

本発明の目的は、半導体ウェーハの主面上の欠陥または異物を、検出および判別できる技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次の通りである。

本願で開示された一つの発明は、電子顕微鏡の試料台上に置かれた被検査半導体ウェーハの主面上の検査対象となる検査領域に対して、電子線を照射して発生した二次電子および反射電子をそれぞれ二次電子検出器および反射電子検出器により検出し、検出信号変換回路、画像描画回路、比較演算回路および欠陥判定処理回路により欠陥または異物を検出および判別を行なう。

また、本願で開示されたその他の発明の概要を以下に箇条書きにして示す。
１．以下の工程を含む半導体集積回路装置の製造方法：
（ａ）電子顕微鏡のステージ上に置かれた半導体ウェーハの主面上の検査対象となる複数の単位検査領域に対して、電子線を照射して発生した二次電子および反射電子を検出する工程；
（ｂ）前記二次電子により形成された第１の二次電子画像と、第２の二次電子画像とを比較し、第１の差画像を形成する工程；
（ｃ）前記反射電子により形成された第１の反射電子画像と、第２の反射電子画像とを比較し、第２の差画像を形成する工程；
（ｄ）前記第１の差画像と、前記第２の差画像とを比較し、前記複数の単位検査領域の欠陥または異物を検出する工程。
２．前記第１項に記載の半導体集積回路装置の製造方法において、前記電子線の電流は１ｎＡ以上、１００ｎＡ以下である。
３．前記第１項に記載の半導体集積回路装置の製造方法において、前記電子線の電流は６０ｎＡ以上、１００ｎＡ以下である。
４．前記第１項に記載の半導体集積回路装置の製造方法において、前記電子線の電流は１ｎＡ以上、６０ｎＡ未満である。
５．前記１項記載の半導体集積回路装置の製造方法において、前記電子線の電流は１ｎＡ以上、３０ｎＡ未満である。
６．前記１項記載の半導体集積回路装置の製造方法において、前記電子線の電流は１ｎＡ以上、１０ｎＡ未満である。
７．前記１項記載の半導体集積回路装置の製造方法において、前記二次電子および反射電子の検出には、前記二次電子のための第１の検出器、および前記反射電子のための第２の検出器を用いる。
８．前記１項記載の半導体集積回路装置の製造方法において、前記複数の単位検査領域のそれぞれには、複数のプラグが同一のレイアウトで形成されている。
９．前記１項記載の半導体集積回路装置の製造方法において、更に以下の工程を含む。
（ｅ）前記半導体ウェーハの主面上に形成された配線層上に絶縁膜を形成する工程；
（ｆ）前記（ｅ）工程後、前記絶縁膜上にレジスト膜を形成した後、前記レジスト膜に対して、接続孔のパターンを露光する工程；
（ｇ）前記（ｆ）工程後、前記レジスト膜を現像してレジストパターンを形成した後、前記レジストパターンをエッチングマスクにして、前記絶縁膜に対してエッチングする工程；
（ｈ）前記（ｇ）工程後、前記接続孔に導電性膜を埋め込む工程；
（ｉ）前記欠陥を、埋込不良、非導通、または非開口の欠陥と判別する工程；
（ｊ）前記埋込不良の欠陥が前記（ｈ）工程で発生、前記非導通の欠陥が前記（ｇ）工程で発生、または前記非開口の欠陥が前記（ｆ）工程で発生していると判別する工程。
１０．以下の工程を含む半導体集積回路装置の製造方法。
（ａ）電子顕微鏡のステージ上に置かれた半導体ウェーハの主面上の検査対象となる複数の単位検査領域に対して、第１の電子線を照射して発生した第１の二次電子を検出する工程；
（ｂ）電子顕微鏡のステージ上に置かれた前記半導体ウェーハの主面上の検査対象となる複数の単位検査領域に対して、前記第１の電子線の電流値よりも低い第２の電子線を照射して発生した第２の二次電子を検出する工程；
（ｃ）前記第１の二次電子により形成された第１の二次電子画像と、第２の二次電子画像とを比較し、第１の差画像を形成する工程；
（ｄ）前記第２の二次電子により形成された第３の二次電子画像と、第４の二次電子画像とを比較し、第２の差画像を形成する工程；
（ｅ）前記第１の差画像と、前記第２の差画像とを比較し、前記複数の単位検査領域の欠陥または異物を検出する工程。
１１．前記１０項記載の半導体集積回路装置の製造方法において、前記第１の電子線の電流は６０ｎＡ以上、１００ｎＡ以下であり、前記第２の電子線の電流は１ｎＡ以上、６０ｎＡ未満である。
１２．前記１０項記載の半導体集積回路装置の製造方法において、更に以下の工程を含む。
（ｆ）前記第１または第２の二次電子を検出すると同時に、反射電子を検出する工程；
（ｇ）前記反射電子により形成された第１の反射電子画像と、第２の反射電子画像とを比較し、第３の差画像を形成する工程；
（ｈ）前記第１の差画像と、前記第２の差画像と、前記第３の差画像とを比較し、前記複数の単位検査領域の欠陥または異物を検出する工程。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下の通りである。

二次電子画像および反射電子画像を形成して判定を行なうことにより、半導体ウェーハの主面上に形成されたプラグの欠陥または異物を検出できる。

本願発明を詳細に説明する前に、本願における用語の意味を説明すると次の通りである。

半導体集積回路装置とは、シリコン基板（シリコンウェーハ）やサファイア基板等のような半導体または絶縁基板上に作られるものだけでなく、特に、そうでない旨明示された場合を除き、ＴＦＴ（Thin-Film-Transistor）およびＳＴＮ（Super-Twisted-Nematic）液晶のようなガラスに代表される他の絶縁基板上に作られるもの等を含むものとする。

また、基板とは、半導体集積回路の製造に用いる単結晶シリコン基板（一般にほぼ平面円形状）、エピタキシャルシリコン基板、サファイア基板、ガラス基板、その他の絶縁、反絶縁または半導体基板等、並びにそれらの複合的基板を指し、半導体ウェーハに限定されることはない。

また、本願において材料に限定するとき、例えば「シリコン（Ｓｉ）」といっても、特に純粋なものを特定したとき等を除き、主要な構成成分としてシリコンを含む材料をいうものとする（例えばＳｉＧｅ等を含む）。「アルミニウム（Ａｌ）」等も同じである（例えばＡｌＣｕ合金等を含む）。

また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。

さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。

同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。

（実施の形態１）
図１は、本実施の形態１における電子顕微鏡を模式的に示す構成図である。本実施の形態１における電子顕微鏡は、図３４で示した電子顕微鏡に、反射電子検出器１、反射電子検出信号変換回路２、反射電子第一画像描画回路３、反射電子第二画像描画回路４が追加されたものである。

図１に示す二次電子検出器１２６は、例えば、シンチレータ（蛍光体）と光電子増倍管とを組み合わせたものを適用することができる。電子線の照射により被検査半導体ウェーハ１１９から放出されるエネルギーの低い二次電子を効率よく集めるために、シンチレータには試料に対して約１０ｋＶの正電位を印加する。また加速された二次電子はシンチレータにより可視光に変換され、光電子増倍管に導かれ、電気信号に変換され増幅される。

また、図１に示す反射電子検出器１は、例えばｐｎ接合を利用した半導体検出器を適用することができる。反射電子検出器１は、被検査半導体ウェーハ１１９の真上に配置し、反射電子を電気信号として取り出す。なお、半導体検出器を適用したアニュラー型検出器によって、１つの検出器で二次電子と反射電子との両方を効率良く電子信号として取り出す方式を採用することもできる。

図２は、図１の電子顕微鏡を用いて被検査半導体ウェーハを検査する方法（以下、「電子線式検査方法」と称する）を示したフロー図である。まず、ローダに半導体ウェーハカセットをセットする（ステップＳ１０）。すなわち、被検査半導体ウェーハの入った半導体ウェーハカセットをローダにセットする。

続いて、検査モードを選択し、検査条件を入力する（ステップＳ２０、Ｓ３０）。例えば操作画面より被検査半導体ウェーハを選択し、また予め登録された検査条件ファイルを指定する。

続いて、通常の検査とは異なる条件の追加（オプション追加）の有無の確認を行なう（ステップＳ４０）。例えばデータ出力先、検査領域変更、欠陥目視確認有無、自動／手動で行なう（ステップＳ４１〜Ｓ４３）などの条件変更をオプションで行なうこともできる。

続いて、スタート・半導体ウェーハロードを行なう（ステップＳ５０）。すなわち被検査半導体ウェーハは半導体ウェーハ搬送手段により試料交換室にロードされる。図１に示すように、この被検査半導体ウェーハ１１９は試料台１２４に搭載、保持固定された後に真空排気され、試料交換室がある程度の真空度に達したら検査のための試料室１４２に移載される。試料室１４２では、Ｘステージ１２２、Ｙステージ１２３上に試料ホルダごと載せられ、保持固定される。

続いて、ステージ上校正用パターン位置に校正用試料を移動する（ステップＳ６０）。試料ホルダには入射する電子線の照射条件である焦点や非点を調整するための校正用試料が搭載されている。被検査半導体ウェーハ１１９が試料室１４２にロードされたら、予め記録された位置座標に基づき、校正用試料が電子光学系の下に配置されるようＸステージ１２２、Ｙステージ１２３が移動する。

続いて、ビーム校正を行なう（ステップＳ７０）。そして、校正用の電子線画像を取得し、手動または自動で焦点および非点の調整を実施する。この時、すでに入力・設定された検査条件ファイルの内容に基づき、入射する電子線の照射エネルギー、電子線電流、画素サイズ、検出系のゲインおよび明るさ調整用パラメータ、画像処理におけるフィルタおよび欠陥判定のためのしきい値等が設定され、これらのパラメータが入力された後に各種画像を取得表示する。

図３は、図１の電子顕微鏡における検査時電子線電流設定値変更の一例を示す図である。パラメータを入力する場合に限らず、あらかじめ低電子線電流検査、中電子線電流検査、高電子電流検査ができるように条件設定をしておくことで、容易に変更することもできる。なお、電子線電流の設定値は、低電子線電流検査では例えば１０ｎＡ、中電子線電流検査では例えば６０ｎＡ、高電子線電流検査では例えば１００ｎＡとすることができる。

続いて、半導体ウェーハアライメントマーク位置に移動、アライメント実行する（ステップＳ８０）。次いで、半導体ウェーハ上キャリブレーション位置に移動、キャリブレーションを実行する（ステップＳ９０）。

続いて、検査を行なう（ステップＳ１００）。すなわち、被検査半導体ウェーハ１１９のアライメントが完了したら、被検査半導体ウェーハ１１９の二次電子画像および反射電子画像を取得し、検査を実行する。

図４は、被検査半導体ウェーハ１１９を模式的に示す平面図であり、図４（ａ）は被検査半導体ウェーハ１１９上の検査領域５を示し、図４（ｂ）は検査領域５内の単位検査領域５ａ、５ｂを示している。ここで、図４（ｂ）には、例えば複数のプラグＰが一定の間隔でレイアウトされており、単位検査領域５ａおよび５ｂ内において、複数のプラグＰのレイアウトは同一である場合が示されている。なお、複数のプラグＰには、正常プラグ、欠陥プラグが含まれている。

この検査領域５は、上記検査条件ファイルにおいて予め指定されている。検査時には、Ｘステージ１２２、Ｙステージ１２３を連続、あるいは断続的に移動しながら入射電子線を被検査半導体ウェーハ１１９の所定の領域に照射し、二次電子画像および反射電子画像を逐次形成する。この二次電子画像および反射電子画像は、入射電子線が検査半導体ウェーハ１１９に照射された時に発生する二次電子および反射電子により形成される画像であり、同じ領域をそれぞれ二次電子による画像と反射電子による画像として取得される。ここで、本願では、二次電子画像および反射電子画像として取得された領域を単位検査領域とする。例えば図４（ｂ）に示す被検査半導体ウェーハ１１９の検査領域５に入射電子線が照射され、二次電子画像および反射電子画像として取得された領域が、例えば単位検査領域５ａの領域となる。

次いで、これら二次電子画像および反射電子画像を形成しながら画像信号を二次電子検出信号変換回路１３６および反射電子検出変換回路２を通し、二次電子第一画像描画回路１３８、二次電子第二画像描画回路１３９、反射電子第一画像描画回路３、反射電子第二画像描画回路４に送信し、各画像信号を比較しながら、比較演算回路１４０で差画像形成等の処理を行なう。

例えば、電子線電流を１００ｎＡ程度とし、被検査半導体ウェーハ１１９上のプラグＰが、正常プラグＰ１の他に、プラグＰの欠陥である非導通プラグＰ３および非開口プラグＰ４が存在する場合において、欠陥の検出ならびに非導通プラグＰ３と非開口プラグＰ４との判定について説明する。

図５は、正常プラグＰ１、非導通プラブＰ３および非開口プラグＰ４に対する二次電子画像および反射電子画像を示す説明図であり、図５（ａ）は正常プラグＰ１、および非導通プラグＰ３または非開口プラグＰ４の二次電子第一画像、二次電子第二画像およびその差画像、図５（ｂ）は正常プラグＰ１および非導通プラグＰ３の反射電子第一画像、反射電子第二画像およびそれらの差画像、図５（ｃ）は正常プラグＰ１および非開口プラグＰ４の反射電子第一画像、反射電子第二画像およびそれらの差画像を示している。

図５に示すように、参照画像として二次電子第二画像を、検査画像として二次電子第一画像を用いて、その参照画像と検査画像との差画像を形成し、欠陥の有無を判断することができる。この二次電子第一画像および二次電子第二画像は、それぞれ図４（ｂ）での単位検査領域５ａおよび５ｂに対応している。したがって、差画像から欠陥箇所が検出された場合は、検査画像である二次電子第一画像が示す領域である単位検査領域５ａ内に、欠陥があると検出することができる。

また、図５（ａ）に示すように、二次電子第一画像、二次電子第二画像およびそれらの差画像から、正常プラグＰ１と、非導通プラグＰ３あるいは非開口プラグＰ４とを、区別することができる。しかし、前記発明が解決しようとする課題で説明したように、この二次電子第一画像、二次電子第二画像およびそれらの差画像からは、非導通プラグＰ３と非開口プラグＰ４とを区別することができない。そこで、図５（ｂ）および図５（ｃ）に示すように、反射電子第一画像、反射電子第二画像およびそれらの差画像を用いることにより、非導通プラグＰ３と非開口プラグＰ４との区別を可能とする方式を提示している。

つまり、二次電子第一画像、二次電子第二画像およびそれらの差画像ならびに反射電子第一画像、反射電子第二画像およびそれらの差画像から、欠陥を検出し、さらに非導通プラグＰ３と非開口プラグＰ４との判定をすることができる。

続いて、欠陥箇所画像取得・目視確認・分類入力を行なう（ステップＳ１１０）。すなわち、検査終了後はこれらの欠陥箇所の画像を確認し、画像取得、目視確認、分類入力等の必要な操作および外部記憶媒体への保存、転送等を実施する。

続いて、検査結果を出力する（ステップＳ１２０）。すなわち、欠陥判定処理回路１４１で欠陥と判定された箇所は、欠陥箇所の座標、信号値および欠陥のサイズ等が自動的に記憶され、操作画面内の半導体ウェーハマップ上の相当する箇所に欠陥ありのマークが表示される。また、これらのマークを指定することにより、指定座標にＸステージ１２２、Ｙステージ１２３を移動させ、画像観察用モニタ１３７上に指定座標の二次電子画像および反射電子画像が表示される。また、隣接同一箇所の二次電子画像および反射電子画像、並びにこれらの差画像を表示することも可能である。

続いて、被検査半導体ウェーハをアンロードする（ステップＳ１３０）。すなわち、検査を終了し、被検査半導体ウェーハ１１９をアンロードする。

以上説明したように、半導体ウェーハの主面上に形成された欠陥プラグを高感度に検出できる。すなわち、電位コントラスト欠陥に限定することなく、反射電子を用いた検出方法によって、より形状不良検出の高感度化にも威力を発揮する。

ここで、反射電子を用いた検出方法がより形状不良検出の高感度化に威力を発揮する理由を以下に記述する。図６は入射電子を照射した場合に被照射面から放出する電子のスペクトル図である。また、図７は検出器に対する二次電子および反射電子の挙動を模式的に示す説明図である。

放出電子の発生量を電子のエネルギー別に見ると、二次電子は領域Ａの１０ｅＶ以内と低エネルギーであり、反射電子は領域Ｂの数百ｅＶ〜数ｋｅＶと高エネルギーである。二次電子は入射線の一部が試料中の原子に衝突する際、原子中の電子にエネルギーを与え、与えたエネルギーがある値以上であるとき、原子中の電子が試料から飛び出したものである。このため、二次電子は数ｅＶ程度の低エネルギーで試料表面近傍に浮遊している。

一方、反射電子は入射線の一部が試料中で弾性、あるいは非弾性で散乱し、再び電子の入射した試料面へ飛び出した電子であるため、ほぼ入射電子のエネルギーと同じエネルギーを持つ。このため、反射電子は試料の入射角に依存した出射角で放出されるので、この反射電子を検出し画像形成することにより、試料形状をコントラストとして強く画像に反映することができる。

図８は、被検査半導体ウェーハ表面での二次電子および反射電子の挙動を模式的に示す説明図である。二次電子は図８（ａ）に示すように、放出時の二次電子のエネルギーが低いため、試料表面の電界の影響を強く受ける。正常のプラグは試料面とほぼ平行に電界のポテンシャルが存在するため、比較的二次電子を抽出しやすいが、非導通箇所で放出した二次電子は試料表面の電界の影響を強く受け、電界に沿って再びプラグ内へ戻される。そのため、電位コントラストが発生し、暗い電位コントラスト欠陥となって非導通箇所の検出が可能となる。

一方、反射電子は図８（ｂ）に示すように、放出時の反射電子のエネルギーが高いため、試料表面の電界の影響を受けることなく、正常プラグ、非導通プラグのいずれにおいても反射電子のコントラストは一様で電位コントラスト欠陥としては画像形成には寄与しない。しかし、試料面に対する強い方向性を有しているので、形状欠陥あるいは埋め込み不良などに関しては高感度化に威力を発揮することが可能となるのである。

次に、本実施の形態１における半導体集積回路装置の製造方法について、図面を参照しながら説明する。

図９は、半導体集積回路装置のプロセスフローの概略を示すフロー図である。素子分離および半導体素子等を形成した後（ステップＳ２００）、層間絶縁膜を形成する（ステップＳ２１０）。次いで、半導体素子等との接続孔を形成してから導電性膜を埋め込み、コンタクト用のプラグを形成する（ステップＳ２２０）。次いで、第１の配線層形成のための成膜および加工を行なう（ステップＳ２３０）。次いで、第１の配線層上に層間絶縁膜を堆積した後（ステップＳ２１０）、第２の配線層との接続孔を形成して、コンタクト用のプラグと同様に導電性膜の埋め込みビア用のプラグを形成する（ステップＳ２２０）。次いで、１層目と同様にして第２の配線層を形成する（ステップＳ２３０）。例えば半導体集積回路装置が４層配線構造であれば、第４の配線層まで、このサイクルを繰り返した後、パッシベーション膜を堆積し（ステップＳ２４０）、外部と電気的に接続するためのパッドを形成して終了する。

次に、図９で示した半導体集積回路装置のプラグ形成（ステップＳ２２０）について詳説する。図１０は、４層配線構造の半導体集積回路装置を模式的に示す断面図である。図１１は、多層配線層に形成されたビア用のプラグのプロセスフローの一例を示すフロー図である。図１２〜図１７は製造工程中における半導体集積回路装置を模式的に示す断面図である。図１８および図１９は、電子線式検査方法により得られた二次電子画像および反射電子画像を模式的に示す説明図である。なお、図１０に示した配線層１０１上のビア用のプラグＰの製造過程において、本実施の形態で示す電子線式検査方法を適用する一例を説明する。

図１０に示すように、配線層１０１上部および下部にそれぞれキャップ層１０２、バリア層１０３を有した配線層１０１と、導電性膜１０７がバリア導体膜１０６によって囲まれたビア用のプラグＰと、配線層１０１間を物理的、かつ電気的に遮断する層間絶縁膜１０４を有する４層配線構造の配線層１０１とプラグＰの断面図を示している。

キャップ層１０２の一実施例としてＴｉＮ（窒化チタン）を、バリア層１０３の一実施例としてＴｉＮ／Ｔｉ（Ｔｉ層上のＴｉＮ層）を、配線層１０１の一実施例としてＡｌ（アルミニウム）を挙げることができる。

層間絶縁膜１０４の一実施例としてＰＴＥＯＳ（プラズマＴＥＯＳ：tetra ethyl ortho silicate: Ｓｉ（ＯＣ_２Ｈ_５））／ＰＳｉＯ（プラズマＳｉＯ）／ＳｉＯＦ（フッ素をドープしたＳｉＯ_２）／ＳＲＯ（silicon rich oxide）を挙げることができる。

バリア導体膜１０６の一実施例としてＴｉ（チタン）／ＴｉＮ（窒化チタン）を、導電性膜１０７の一実施例としてＷ（タングステン）を挙げることができる。

図１０に示す導通状態解析箇所Ｃ１〜Ｃ３の部分のプラグ埋め込み前およびプラグ埋め込み後において、本実施の形態で示す電子線式検査方法を適用することによって、プラグＰの導通検査、すなわち正常プラグか、欠陥プラグかの判定が可能である。

図１２に示すように、層間絶縁膜１０４上に反射防止膜６およびポジ型のフォトレジスト膜７を形成した後（ステップＳ２２１）、マスクパターン８が形成されたフォトマスク９を用いて、露光を行なう（ステップＳ２２２）。ここでフォトレジスト膜７上に異物１０が存在しているとする。また、露光を行なうと異物１０が付着している部分は異物１０によって感光されず、図１３で示す非開口部１１が形成される。この非開口部１１は、プラグ形成工程終了後において非開口プラグＰ４となる。なお、図１２中の符号１６は、露光源である。

続いて、図１３に示すように、現像しフォトレジスト膜７をマスクとし、層間絶縁膜１０４をエッチングする（ステップＳ２２３）。ここで、エッチングが不足することにより非導通孔１２が形成される場合がある。この非導通孔１２は孔加工が十分でなかった箇所であり、プラグ形成工程後において非導通プラグＰ３となる。なお、図１３に示す接続孔１０５は正常にエッチング加工された箇所である。

続いて、図１４に示すように、アッシングによりフォトレジスト膜を除去する（ステップＳ２２４）。この段階で上述した電子線式検査方法を適用することができる。例えば１００ｎＡの高電子線電流の二次電子画像を用いて検査した場合、図１８に示すように、接続孔１０５が正常な接続孔として、非導通孔１２および非開口部１１が電位コントラスト欠陥として検出される。すなわち照射エネルギーが二次電子放出効率１を越える範囲である場合、非導通孔１２および非開口部１１は正常な接続孔１０５よりも黒く暗い電位コントラスト欠陥となる。また、反射電子画像を用いて検査した場合、非導通孔１２は孔部の存在を、非開口部１１は孔部が存在しないことを判別できる。

また、例えば異物１０が層間絶縁膜１０４上に、接続孔１０５を塞ぐように存在していた場合、図１８に示すように、高電子線電流の二次電子画像では正常な接続孔１０５に対して、非導通孔１２、非開口部１１と同様に異物１０が電位コントラスト欠陥として検出される。また、反射電子画像を用いて検査した場合、異物１０は、非導通孔１２および非開口部１１と区別できる。

続いて、図１５に示すように、接続孔１０５にバリア導体膜１０６を被覆する（ステップＳ２２５）。ここで、異物１０が、接続孔１０５を塞ぐように付着していた場合、その接続孔１０５内にはバリア導体膜１０６が被覆されず、さらにその後の工程の導電性膜も埋め込まれない。したがって、この接続孔１０５の箇所は、プラグ形成工程終了後において埋込不良プラグ（バリア導体膜なし）Ｐ６となる。

続いて、図１６に示すように、接続孔１０５に導電性膜１０７を埋め込む（ステップＳ２２６）。ここで、バリア導体膜１０６埋め込み後から導電性膜１０７埋め込みまでの間に異物１０が、接続孔１０５上に付着した場合、その接続孔１０５内には導電性膜１０７が埋め込まれない。したがって、この接続孔１０５の箇所は、プラグ形成工程終了後において埋込不良プラグ（バリア導体膜あり）Ｐ２となる。なお、図１６中の符号１２’は、非導通プラグである。

また、例えば、接続孔１０５が高いアスペクト比の場合や、接続孔１０５の径が小さい場合、その接続孔１０５に導電性膜１０７を形成するために用いるガスが十分に入らないことによるシーム（seam）１５が発生し、埋め込み不全が起こる場合もある。したがって、この接続孔１０５の箇所は、プラグ形成工程終了後において半埋込不良プラグＰ５となる。

続いて、図１７に示すように、導電性膜１０７埋め込み後の表面の凹凸段差を平坦化する（ステップＳ２２７）。平坦化処理として、ＣＭＰ（chemical and mechanical polishing：化学的機械研磨）等の手法を挙げることができる。以上によりプラグ形成工程を終了する。なお、上述した半埋込不良プラグＰ５は、導電性膜１０７の埋め込み後のＣＭＰによる電荷蓄積がＣＭＰ薬液と反応して、プラグ−基板間に電流を発生させ、導電性膜１０７を溶解させる、いわゆる電池効果によっても形成される場合がある。

図１７に示す製造工程後の段階で、すなわちプラグ形成工程終了後において、上述した電子線式検査方法を適用し、埋め込み後におけるプラグの欠陥の検出および判別を実施することもできる。図１９に示すように、例えば１００ｎＡの高電子線電流の二次電子画像を用いて、正常プラグＰ１、埋込不良プラグＰ２、半埋込不良プラグＰ５およびバリア導体膜１０６のない埋込不良プラグＰ６と、非導通プラグＰ３および非開口プラグＰ４とを検出および判別する。続いて、高電子線電流の反射電子画像を用いて、正常プラグＰ１、埋込不良プラグＰ２、半埋込不良プラグＰ５、バリア導体膜のない埋込不良プラグＰ６、非導通プラグＰ３および非開口プラグＰ４を検出および判別することができる。

したがって、例えば、半導体集積回路装置の製造工程中において、本実施の形態で示す電子線式検査方法を適用して欠陥プラグを検出し、さらに、種々ある欠陥プラグから特定の欠陥プラグを判別できるので、その特定された欠陥プラグが大量に発生する工程およびその前後工程の異常、条件等を調べることで、欠陥プラグによる半導体集積回路装置の製造歩留り低下を抑えることができる。言い換えると、半導体集積回路装置の製造歩留りを向上することができる。

具体的に図１１を用いて説明すると、プラグ形成工程終了後、本実施で示す電子線式検査方法を適用して、埋込不良プラグＰ２が検出された場合は、導電性膜埋め込み工程（ステップＳ２２６）およびその前後工程の異常、条件等を調べることで、半導体集積回路装置の製造歩留りを向上することができる。また、同様に非導通プラグＰ３が検出された場合はエッチング工程（ステップＳ２２３）、非開口プラグＰ４が検出された場合は露光工程（ステップＳ２２２）、半埋込不良プラグＰ５が検出された場合は導電性膜埋め込み工程（ステップＳ２２６）あるいは平坦化工程（ステップＳ２２７）、埋込不良プラグＰ６の場合はバリア導体膜被覆工程（ステップＳ２２５）、およびその前後工程の異常、条件等を調べることで、半導体集積回路装置の製造歩留りを向上することができる。

また、図５を用いて説明したように、中電子線電流から高電子線電流の範囲（６０ｎＡ〜１００ｎＡ程度）の二次電子画像だけでは区別できなかった非導通プラグＰ３と非開口プラグＰ４（図５（ａ）参照）とを、反射電子画像と併せて用いることにより、判別することができる。つまり、図５に示したように、中電子線電流あるいは高電子線電流で検出した電位コントラスト欠陥について、反射電子画像同士を比較することにより、反射電子差画像で欠陥信号の現れなかったものが非導通プラグＰ３（図５（ｂ）参照）、欠陥信号の現れたものが非開口プラグＰ４（図５（ｃ）参照）となる。

また、二種類の埋込不良プラグＰ２、Ｐ６は、反射電子画像を用いることにより、図１７のバリア導体膜が被覆された埋込不良プラグＰ２とバリア導体膜が被覆されていない埋込不良プラグＰ６とを画像から区別することができるので、埋込不良プラグの発生原因となる異物がどの段階で発生しているのか、その発生工程を限定することが可能となり、欠陥の発生原因と発生工程の特定に威力を発揮することができる。

また、二次電子放出効率が１以上となる入射電子領域を用いた場合に、二次電子画像を用いた欠陥検査では、正常プラグＰ１上の異物１０（図３７（ｄ）参照）は白く明るい電位コントラスト欠陥として顕在化することが可能であるのに対し、層間絶縁膜１０４上の異物１０（図３７（ｅ）参照）は黒く暗い状態となるため、顕在化せず、欠陥と認識されにくい問題点があった。このような場合に関しても、反射電子画像を用いることで形状を強調し、異物１０を顕在化することで欠陥検出を可能とすることができる。

（実施の形態２）
前記実施の形態１は、電子線電流を６０ｎＡ以上、１００ｎＡ以下とした電子線を半導体ウェーハ面に照射して発生した二次電子および反射電子を検出して、半導体ウェーハ面の欠陥または異物を検出する場合について説明した。本実施の形態では、前記実施の形態で示した６０ｎＡ以上、１００ｎＡ以下の高電子線電流で行なった検査後に、１ｎＡ以上、６０ｎＡ未満の低電子線電流で検出し、より確実に半導体ウェーハ面の欠陥または異物を検出する場合について説明する。なお、前記実施の形態と重複する説明は割愛する。

本実施の形態では、６０ｎＡ以上、１００ｎＡ以下の高電子線電流で行なった検査後に、前記実施の形態１で示した電子線式検査方法を適用する。そのビーム校正（ステップＳ７０）を行なう際に、例えば、１０ｎＡの低電子線電流に設定することができる。なお、図３で示したように、あらかじめ低電子線電流検査、中電子線電流検査、および高電子線電流検査ができるように条件設定をしておくことで、容易に低電子線電流検査へと変更することができる。

したがって、本実施の形態では、高電子線電流の二次電子画像および反射電子画像、低電子線電流の二次電子画像および反射電子画像が検出される。これらの画像信号を図１で示した二次電子検出信号変換回路１３６および反射電子検出信号変換回路２へ通し、さらに二次電子第一画像描画回路１３８、二次電子第二画像描画回路１３９、反射電子第一画像描画回路３、反射電子第二画像描画回路４に送信し、各画像信号を比較しながら、比較演算回路１４０で差画像形成等の処理が行なわれる。

図２０は、正常プラグＰ１、埋込不良プラグＰ２および非導通プラグＰ３に対する高電子線電流時の二次電子画像および低電子線電流時の二次電子画像を示す説明図であり、図２０（ａ）は高電子線電流時の正常プラグＰ１および非導通プラグＰ３の二次電子第一画像、二次電子第二画像およびその差画像、図２０（ｂ）は高電子線電流時の正常プラグＰ１および埋込不良プラグＰ２の二次電子第一画像、二次電子第二画像およびその差画像、図２０（ｃ）は低電子線電流時の正常プラグＰ１および埋込不良プラグＰ２の二次電子第一画像、二次電子第二画像およびその差画像を示している。

図２０に示すように、参照画像として二次電子第二画像を、検査画像として二次電子第一画像を用いて、その参照画像と検査画像との差画像を形成し、欠陥の有無を判断することができる。この二次電子第一画像および二次電子第二画像は、それぞれ図４（ｂ）での単位検査領域５ａおよび５ｂに対応している。そして、検査時には、Ｘステージ１２２、Ｙステージ１２３を連続、あるいは断続的に移動しながら差画像を形成し、検査しきい値（図３６参照）に応じた検査感度で欠陥有無の判定を行なっていく。

高電子線電流検査では、アッシングによりレジストを除去後（図１４参照）、導電性膜埋め込み後の凹凸段差を平坦化後（図１７参照）の両段階で、図２０（ａ）に示すように、正常プラグＰ１と非導通プラグＰ３とを電位コントラスト欠陥として検出可能である。しかし、その副作用として、プラグ材料を全く埋め込まれなかった埋込不良プラグＰ２は、アッシングによりレジストを除去後（図１４参照）の段階で正常に開口された接続孔１０５と等価となってしまう。このため、図２０（ｂ）に示すように正常プラグＰ１と埋込不良プラグＰ２のコントラストは同一となる。

しかし、図２０（ｃ）に示すように、図２０（ｂ）に示す高電子線電流検査では区別できなかった埋込不良プラグＰ２を、低電子線電流（理想的には１ｎＡ程度）を用いた二次電子画像同士の比較検査で検出することができる。これは、低電子線電流にするためにコンデンサレンズと対物レンズによって入射電子の放出角を狭くしたため、入射電子の軌道を絞り、実質的な解像度を向上したためである。放出角の具体的な数値は、特開２００３−１３３３７９号公報に開示されている。

図２１は、各電子線電流検査に対する各欠陥の検出適正を示す説明図である。図２２は、電子線電流に対する画像取得時間への影響を示す説明図である。

図２１では、検査適正を比較表として、低電子線電流検査と中・高電子線電流検査とに分けて示している。また、非特許文献１には、電子線電流に対する画像取得時間に関する検討がなされており、図２２に示すように、低電子線電流を用いると画像取得時間が増加することが一般に知られている。従って、低電子線電流を用いる場合には、被検査試料の検査箇所を限定した定点検査を実施することを推奨する。上記検討では、図２２より、１ｃｍ^２当り約１６分を要する１０ｎＡ程度の電子線電流を用いるのが実際の半導体ウェーハ製造過程で適用する検査時間として妥当であると考えられる。

次に、図１０に示した配線層１０１上のビア用のプラグＰの製造過程において、本実施の形態で示す電子線式検査方法を適用した場合について説明する。図２３は、電子線式検査方法により得られた二次電子画像および反射電子画像を模式的に示す説明図である。

まず、例えば、１００ｎＡの高電子線電流の二次電子画像を用いて、正常プラグＰ１、埋込不良プラグＰ２、半埋込不良プラグＰ５およびバリア導体膜のない埋込不良プラグＰ６と、非導通プラグＰ３、および非開口プラグＰ４とを検出および判別する。続いて、低電子線電流の二次電子画像を用いて、正常プラグＰ１、埋込不良プラグＰ２、半埋込不良プラグＰ５、バリア導体膜のない埋込不良プラグＰ６、非導通プラグＰ３および非開口プラグＰ４を検出および判別することができる。続いて、高電子線電流、または低電子線電流の反射電子画像を用いて、正常プラグＰ１、埋込不良プラグＰ２、半埋込不良プラグＰ５、バリア導体膜のない埋込不良プラグＰ６、非導通プラグＰ３および非開口プラグＰ４を、より確実に検出、および判別することができる。

（実施の形態３）
前記実施の形態１および２では、図１０に示した配線層１０１上のプラグＰの製造過程における電子線式検査方法の適用について説明した。本実施の形態では、Ｃｕデュアルダマシンの製造過程における電子線式検査方法の適用について説明する。なお、前記実施の形態１および２と重複する説明は割愛する。

図２４〜図３０は製造工程中における半導体集積回路装置を模式的に示す断面図である。ライナー層（Ｃｕ拡散防止層）２１、エッチストッパ層２２、ハードマスク層２３から成る絶縁膜バリア層と、Ｃｕ用層間絶縁膜２４、およびＣｕめっき層２５とＣｕシード膜／バリア導体膜２６から形成されるＣｕデュアルダマシンの断面構成の一例が示されている。ライナー層２１、およびエッチストッパ層２２の一実施例としてＳｉＣＮを、ハードマスク層２３の一実施例としてＳｉＮを挙げることができる。また、Ｃｕ用層間絶縁膜２４の一実施例としてＴＥＯＳ／ＦＳＧ（ＦをドープしたＳｉＯ_２）を挙げることができる。Ｃｕシード膜下のバリア導体膜２６の一実施例としてＴａ（タンタル）／ＴａＮ（窒化タンタル）を挙げることができる。

まず、図２４に示すように、反射防止膜６上に形成されたフォトレジスト膜７を露光し、現像する。続いて、図２５に示すように、ハードマスク層２３のみ溝加工を行なう。続いて、図２６に示すように、フォトレジスト膜７を除去し、反射防止膜６を形成後再びフォトレジスト膜７を形成し露光、現像を行なう。

続いて、図２７に示すように、Ｃｕめっき層２５上のライナー層２１までビア加工を行なう。続いて、図２８に示すように、フォトレジスト膜７を除去し、ハードマスク層２３をマスクとして、溝加工を行なう。

続いて、図２９に示すように、Ｃｕめっき層２５上のライナー層２１を加工した段階で、Ｃｕ表面が現れる。ここで、導通状態解析箇所Ｃ４の部分について、電子線式検査方法を適用し、Ｃｕ埋め込み前の欠陥検査を実施することができる。例えば、図２９でＣｕめっき層２５上のライナー層２１の残膜が存在する場合、ビア加工が不十分な場合、あるいは、ビア加工時のエッチングによる絶縁性の反応生成物が堆積した場合などでは、該当箇所を電位コントラスト欠陥として検出することができる。この段階で、高電子線電流、中電子線電流、あるいは低電子線電流の二次電子画像を用いて検査した場合、照射エネルギーが二次電子放出効率１を越える範囲では、非導通、残膜、絶縁性の反応生成物が堆積した場合、および非開口のビア部は黒い電位コントラスト欠陥となる。また、反射電子画像を用いて検査した場合、非導通孔、導通孔底部の残膜、あるいは導通孔底部に絶縁性の反応生成物が堆積した場合は孔部の存在を、非開口部は孔部が存在しないことを区別できる。また、同様に溝加工が不十分な場合においても、溝部のエッチストッパ層２２上の残渣、あるいは溝部自体の形状不良をパターン欠陥として欠陥検出可能である。

続いて、図３０に示すように、Ｃｕシード膜／バリア導体膜２６を被覆後、Ｃｕシード膜をシード層としてＣｕ電解メッキ、Ｃｕ平坦化処理を行ない、Ｃｕめっき層２５を形成する。ここで、Ｃｕ平坦化処理はＣＭＰ（化学的機械研磨）を一実施例として挙げることができる。

ここで、導通状態解析箇所Ｃ５の部分について、電子線式検査方法を適用することができる。高電子線電流、中電子線電流、あるいは低電子線電流の二次電子画像を用いて検査した場合、ビア部の非導通、非開口を電位コントラスト欠陥として検出することができる。また、反射電子画像を用いて検査した場合では、溝部の形状不良をパターン欠陥として検出可能である。

上述したように、図２９に示したＣｕめっき層２５上のライナー層２１加工の段階では、溝部のエッチストッパ層２２上の残渣、あるいは溝部とビア部の形状不良が反射電子を用いた画像で検出可能であり、ビア部では非導通、あるいは非開口が高電子線電流、中電子線電流、あるいは低電子線電流による二次電子画像および反射電子画像で区別可能である。同様に、ビア部、あるいは溝部でエッチングによる絶縁性の反応生成物が堆積していた場合、電位コントラスト欠陥として、その箇所を検出することが可能である。

また、図３０の段階では、ビア部非導通が高電子線電流、中電子線電流、あるいは低電子線電流による二次電子画像で検出可能であることに加え、溝部非開口の二次電子画像および反射電子画像での区別も可能となる。また、ビア部導通不良箇所は電位コントラスト欠陥として検出可能である。

図２９、図３０のいずれの場合も、溝部（配線部）の形状不良およびパターン欠陥等が発生している箇所が欠陥として二次電子画像、反射電子画像のいずれを用いた場合でも検出可能であり、反射電子画像を用いた場合では異物、Ｃｕ埋め込み不良に加え、配線欠けや断線、あるいは平坦化処理段階で発生したＣｕスクラッチ等のいわゆる形状欠陥やパターン欠陥を顕在化するのに有力な方法となる。

本願に示す電子線式検査方法は、本実施の形態で示したデュアルダマシンの構造に限定されることなく、シングルダマシンの構造でも同一であり、また、埋め込み材料はＣｕ電解メッキに限定されることはなく、考えうる材料、方法を用いたものでも同様の効果が得られることは明らかである。

図３１は、局所接続プラグ、およびコンタクトプラグを有する半導体集積回路装置を模式的に示す断面図である。

図３１に示すような局所接続孔、あるいは局所接続プラグ（導通状態解析箇所Ｃ６）、シェアードコンタクト（ゲートとソース／ドレイン拡散層との分配接続）の形態を有する局所接続孔あるいは局所接続プラグ（導通状態解析箇所Ｃ７）、および、局所接続プラグ上のコンタクト孔（接続孔）あるいはコンタクトプラグ（導通状態解析箇所Ｃ８）に関しても電子線式検査方法を適用することができる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

例えば、前記実施の形態では、半導体ウェーハの主面上の欠陥または異物を、検出および判別に適用した場合について説明したが、金属材料、医用材料、生体材料および電気・電子デバイス材料等にも適用することができる。

本発明は、半導体集積回路装置を製造する製造業に幅広く利用されるものである。

本発明の実施の形態１における電子顕微鏡を模式的に示す構成図である。 図１の電子顕微鏡を用いて被検査半導体ウェーハを検査する方法を示したフロー図である。 図１の電子顕微鏡における検査時電子線電流設定値変更の一例を示す図である。 被検査半導体ウェーハを模式的に示す平面図であり、（ａ）は被検査半導体ウェーハ上の検査領域を示し、（ｂ）は検査領域内の単位検査領域を示す。 正常プラグ、非導通プラブおよび非開口プラグに対する二次電子画像および反射電子画像を示す説明図であり、（ａ）は正常プラグ、および非導通プラグまたは非開口プラグ、（ｂ）は正常プラグおよび非導通プラグ、（ｃ）は正常プラグおよび非開口プラグの説明図である。 入射電子を照射した場合に被照射面から放出する電子のスペクトル図である。 検出器に対する二次電子および反射電子の挙動を模式的に示す説明図である。 被検査半導体ウェーハ表面での二次電子および反射電子の挙動を模式的に示す説明図である。 半導体集積回路装置のプロセスフローの概略を示すフロー図である。 ４層配線構造の半導体集積回路装置を模式的に示す断面図である。 多層配線層に形成されたビア用のプラグのプロセスフローの一例を示すフロー図である。 本実施の形態１における製造工程中の半導体集積回路装置を模式的に示す断面図である。 図１２に続く製造工程中の半導体集積回路装置を模式的に示す断面図である。 図１３に続く製造工程中の半導体集積回路装置を模式的に示す断面図である。 図１４に続く製造工程中の半導体集積回路装置を模式的に示す断面図である。 図１５に続く製造工程中の半導体集積回路装置を模式的に示す断面図である。 図１６に続く製造工程中の半導体集積回路装置を模式的に示す断面図である。 電子線式検査方法により得られた二次電子画像および反射電子画像を模式的に示す説明図である。 電子線式検査方法により得られた二次電子画像および反射電子画像を模式的に示す説明図である。 正常プラグ、埋込不良プラグおよび非導通プラグに対する高電子線電流時の二次電子画像および低電子線電流時の二次電子画像を示す説明図であり、（ａ）は高電子線電流時の正常プラグおよび非導通プラグ、（ｂ）は高電子線電流時の正常プラグおよび埋込不良プラグ、（ｃ）は低電子線電流時の正常プラグおよび埋込不良プラグの説明図である。 各電子線電流検査に対する各欠陥の検出適正を示す説明図である。 電子線電流に対する画像取得時間への影響を示す説明図である。 電子線式検査方法により得られた二次電子画像および反射電子画像を模式的に示す説明図である。 本実施の形態３における製造工程中の半導体集積回路装置を模式的に示す断面図である。 図２４に続く製造工程中の半導体集積回路装置を模式的に示す断面図である。 図２５に続く製造工程中の半導体集積回路装置を模式的に示す断面図である。 図２６に続く製造工程中の半導体集積回路装置を模式的に示す断面図である。 図２７に続く製造工程中の半導体集積回路装置を模式的に示す断面図である。 図２８に続く製造工程中の半導体集積回路装置を模式的に示す断面図である。 図２９に続く製造工程中の半導体集積回路装置を模式的に示す断面図である。 局所接続プラグおよびコンタクトプラグを有する半導体集積回路装置を模式的に示す断面図である。 本発明者らが検討した多層配線層上に形成されたプラグを模式的に示す断面図である。 半導体集積回路装置の多層配線層の製造工程中に存在する異物の一例を示す模式図である。 電子顕微鏡を模式的に示す構成図である。 二次電子放出効率の入射電子エネルギー依存性を示す図である。 本発明者らが検討した方式での欠陥プラグ検出を示す説明図であり、（ａ）は差画像、（ｂ）はプラグの平面の状態を示す参照画像、（ｃ）はプラグの平面の状態を示す検査画像、（ｄ）は欠陥プラグの検出しきい値の説明図である。 本発明者らが検討した方式で得られる参照画像または検査画像の一例を示す説明図であり、（ａ）は埋込不良プラグと正常プラグ、（ｂ）は非導通プラグと正常プラグ、（ｃ）は非開口プラグと正常プラグ、（ｄ）は正常プラグ上の異物、（ｅ）は酸化膜上の異物の説明図である。

符号の説明

１ 反射電子検出器
２ 反射電子検出信号変換回路
３ 反射電子第一画像描画回路
４ 反射電子第二画像描画回路
５ 検査領域
５ａ 単位検査領域
５ｂ 単位検査領域
６ 反射防止膜
７ フォトレジスト膜
８ マスクパターン
９ フォトマスク
１０ 異物
１１ 非開口部
１２ 非導通孔
１２’ 非導通プラグ
１５ シーム
１６ 露光源
２１ ライナー層
２２ エッチストッパ層
２３ ハードマスク層
２４ Ｃｕ用層間絶縁膜
２５ Ｃｕめっき層
２６ Ｃｕシード膜／バリア導体膜
１０１ 配線層
１０２ キャップ層
１０３ バリア層
１０４ 層間絶縁膜
１０５ 接続孔
１０６ バリア導体膜
１０７ 導電性膜
１１０ 電子線
１１１ 電子銃
１１２ コンデンサレンズ
１１３ 引き出し電極
１１４ アノード電極
１１５ ブランキング偏向器
１１６ 絞り
１１７ 反射板
１１８ Ｅ×Ｂ偏向器
１１９ 被検査半導体ウェーハ
１２０ 対物レンズ
１２１ 走査偏向器
１２２ Ｘステージ
１２３ Ｙステージ
１２４ 試料台
１２５ 試料高さ検出器
１２６ 二次電子検出器
１２７ 光源
１２８ 光学レンズ
１２９ ＣＣＤカメラ
１３０ コンデンサレンズ電源
１３１ 走査信号発生器
１３２ 対物レンズ電源
１３３ 試料高さ測定器
１３４ 位置モニタ測長器
１３５ 制御回路
１３６ 二次電子検出信号変換回路
１３７ 画像観察用モニタ
１３８ 二次電子第一画像描画回路
１３９ 二次電子第二画像描画回路
１４０ 比較演算回路
１４１ 欠陥判定処理回路
Ｃ１〜Ｃ８ 導通状態解析箇所
Ｐ プラグ
Ｐ１ 正常プラグ
Ｐ２ 埋込不良プラグ（バリア導体膜あり）
Ｐ３ 非導通プラグ
Ｐ４ 非開口プラグ
Ｐ５ 半埋込不良プラグ
Ｐ６ 埋込不良プラグ（バリア導体膜なし）

Claims (12)

1. 以下の工程を含む半導体集積回路装置の製造方法：
   （ａ）電子顕微鏡のステージ上に置かれた半導体ウェーハの主面上の検査対象となる検査領域に対して、電子線を照射して発生した二次電子および反射電子を検出する工程；
   （ｂ）前記二次電子により形成された第１の二次電子画像と、第２の二次電子画像とを比較し、第１の差画像を形成する工程；
   （ｃ）前記反射電子により形成された第１の反射電子画像と、第２の反射電子画像とを比較し、第２の差画像を形成する工程；
   （ｄ）前記第１の差画像と、前記第２の差画像とを比較し、前記検査領域の欠陥または異物を検出する工程。
2. 請求項１記載の半導体集積回路装置の製造方法において、前記電子線の電流は１ｎＡ以上、１００ｎＡ以下である。
3. 請求項１記載の半導体集積回路装置の製造方法において、前記電子線の電流は６０ｎＡ以上、１００ｎＡ以下である。
4. 請求項１記載の半導体集積回路装置の製造方法において、前記電子線の電流は１ｎＡ以上、６０ｎＡ未満である。
5. 請求項１記載の半導体集積回路装置の製造方法において、前記電子線の電流は１ｎＡ以上、３０ｎＡ未満である。
6. 請求項１記載の半導体集積回路装置の製造方法において、前記電子線の電流は１ｎＡ以上、１０ｎＡ未満である。
7. 請求項１記載の半導体集積回路装置の製造方法において、前記二次電子および反射電子の検出には、前記二次電子のための第１の検出器、および前記反射電子のための第２の検出器を用いる。
8. 請求項１記載の半導体集積回路装置の製造方法において、前記検査領域のそれぞれには、複数のプラグが一定の間隔でレイアウトされている。
9. 請求項１記載の半導体集積回路装置の製造方法において、更に以下の工程を含む。
   （ｅ）前記半導体ウェーハの主面上に形成された配線層上に絶縁膜を形成する工程；
   （ｆ）前記（ｅ）工程後、前記絶縁膜上にレジスト膜を形成した後、前記レジスト膜に対して、接続孔のパターンを露光する工程；
   （ｇ）前記（ｆ）工程後、前記レジスト膜を現像してレジストパターンを形成した後、前記レジストパターンをエッチングマスクにして、前記絶縁膜に対してエッチングする工程；
   （ｈ）前記（ｇ）工程後、前記接続孔に導電性膜を埋め込む工程；
   （ｉ）前記欠陥を、埋込不良、非導通、または非開口の欠陥と判別する工程；
   （ｊ）前記埋込不良の欠陥が前記（ｈ）工程で発生、前記非導通の欠陥が前記（ｇ）工程で発生、または前記非開口の欠陥が前記（ｆ）工程で発生していると判別する工程。
10. 以下の工程を含む半導体集積回路装置の製造方法：
    （ａ）電子顕微鏡のステージ上に置かれた半導体ウェーハの主面上の検査対象となる検査領域に対して、第１の電子線を照射して発生した第１の二次電子を検出する工程；
    （ｂ）電子顕微鏡のステージ上に置かれた前記半導体ウェーハの主面上の検査対象となる検査領域に対して、前記第１の電子線の電流よりも低い第２の電子線を照射して発生した第２の二次電子を検出する工程；
    （ｃ）前記第１の二次電子により形成された第１の二次電子画像と、第２の二次電子画像とを比較し、第１の差画像を形成する工程；
    （ｄ）前記第２の二次電子により形成された第３の二次電子画像と、第４の二次電子画像とを比較し、第２の差画像を形成する工程；
    （ｅ）前記第１の差画像と、前記第２の差画像とを比較し、前記検査領域の欠陥または異物を検出する工程。
11. 請求項１０記載の半導体集積回路装置の製造方法において、前記第１の電子線の電流は６０ｎＡ以上、１００ｎＡ以下であり、前記第２の電子線の電流は１ｎＡ以上、６０ｎＡ未満である。
12. 請求項１０記載の半導体集積回路装置の製造方法において、更に以下の工程を含む：
    （ｆ）前記第１または第２の二次電子を検出すると同時に、反射電子を検出する工程；
    （ｇ）前記反射電子により形成された第１の反射電子画像と、第２の反射電子画像とを比較し、第３の差画像を形成する工程；
    （ｈ）前記第１の差画像と、前記第２の差画像と、前記第３の差画像とを比較し、前記検査領域の欠陥または異物を検出する工程。

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