JP2006270287A - 高周波電力増幅回路 - Google Patents

Abstract

【課題】 出力電力を検出してフィードバック制御を行なう無線通信システムにおいて、製造ばらつきにより増幅素子の特性がばらついても安定した高周波電力増幅特性を得ることができる高周波電力増幅回路を提供する。
【解決手段】 少なくとも最終段の電力増幅用素子（２１１）を直列形態の２つの電界効果トランジスタにより構成し、該２つの電界効果トランジスタの一方の制御端子に増幅されるべき高周波信号を入力して共通ソース・ドレイン端子から出力信号を取り出すとともに、該出力信号を抵抗素子（Ｒｉ）を介して前記出力電力検出回路（２２０）の検波用トランジスタの制御端子に入力させるように構成した。
【選択図】 図１

Description

本発明は、携帯電話機等の無線通信システムに使用され高周波の送信信号を増幅して出力する高周波電力増幅回路さらには増幅素子としてＦＥＴ（電界効果トランジスタ）を使用した高周波電力増幅回路に適用して有効な技術に関する。

一般に、携帯電話機等の無線通信装置（移動体通信装置）における送信側出力部には、変調後の送信信号を増幅する高周波電力増幅回路が設けられている。従来の無線通信装置においては、ベースバンド回路もしくはマイクロプロセッサ等の制御回路からの送信要求レベルに応じて高周波電力増幅回路の増幅率を制御するため、高周波電力増幅回路もしくはアンテナの出力電力を検出して帰還をかけることが行なわれている（例えば、特許文献１参照）。そして、出力電力の検出は、従来は一般に、カプラや検波回路などを使用して行なっており、検波回路は高周波電力増幅回路とは別個の半導体集積回路またはディスクリートの部品で構成されることが多い。
特開２０００−１５１３１０号公報 特開２００４−３２８５５５号公報

カプラを使用した従来の高周波電力増幅回路の出力電力検出方式にあっては、カプラ自身の大きさもさることながら、その検出出力を検波するためダイオードが必要であり、高周波電力増幅回路とは別の半導体集積回路や電子部品を数多く使用しているため、モジュールの小型化を困難になっていた。また、カプラを使用すると、電力損失も比較的大きいという不具合がある。さらに、出力電力の検出感度を上げるため、ある一定のバイアス電圧を検出回路内部に印加しなくてはならないことがあり、その場合には電圧の設定を個々の素子のばらつきに応じて外部より調整しなければならず、セットメーカの負担が大きいという問題がある。

無線通信システムにおける高周波電力増幅回路の出力電力検出回路に要求される特性のうち、特に重要な特性は次の５点である。第１に小型であること、第２に高感度であること、第３に挿入損失が低いこと、第４に電源電圧変動や温度変化など使用環境の変化の影響を受けにくいこと、第５に実際の電力増幅回路の出力状態とフィードバック制御による出力制御とのミスマッチにより電力増幅回路に異常な電流が流れたりそれによって電力増幅回路が破壊されたりしないこと、である。

また、上記のほかに、高周波電力増幅器全体として要求される特性として、高効率で低消費電力であること、製造ばらつきに依存しない安定した特性を有すること、がある。従来のカプラを用いた検出方式は、上記第２と第４および第５の特性については、ほぼ要求を満たすものであったが、第１の小型化と第３の低挿入損失に関しては、充分に要求を満たすものではなかった。

そこで、本出願人は、カプラを使用しない高周波電力増幅回路の出力電力の検出方式として、高周波電力増幅回路の最終増幅段の後段に接続されたインピーダンス整合回路の途中から容量素子を介して出力電力の交流成分を取り出して出力電力検出回路で検出するようにした発明をなし、先に出願した（特許文献２）。

この先願発明にかかる出力電力検出回路は、カプラを使用する検出方式に比べて小型化や低挿入損失に関しては有利であるが、カレントミラー回路や減算回路などを使用しているため、チップ面積の低減および消費電力の抑制という点に関しては充分に要求を満たすものではなかった。また、出力電力検出回路を高周波電力増幅回路の最終段の増幅素子とは別の半導体チップ上に形成してフィードバック制御を行なうため、製造ばらつきにより増幅素子の特性と検出回路の特性のマッチングをとるのが困難であるという課題があることが明らかとなった。

本発明の目的は、出力電力を検出してフィードバック制御を行なう無線通信システムにおいて、製造ばらつきにより増幅素子の特性がばらついても安定した高周波電力増幅特性を得ることができる高周波電力増幅回路を提供することにある。

本発明の他の目的は、出力電力を検出してフィードバック制御を行なう無線通信システムにおいて、出力電力検出回路を簡素化してチップサイズ低減し小型化および低消費電力化を図ることができる高周波電力増幅回路を提供することにある。
この発明の前記ならびにそのほかの目的と新規な特徴については、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち代表的なものの概要を説明すれば、下記のとおりである。
すなわち、本発明の高周波電力増幅回路は、電力増幅用素子を備え高周波信号を増幅する電力増幅回路と、検波用トランジスタを備え前記電力増幅回路の出力電力のレベルを検出する出力電力検出回路と、該出力電力検出回路の検出信号と外部から供給される出力レベル指示信号との差に応じた出力電力制御電圧を生成する誤差増幅回路と、前記出力電力制御電圧に応じて前記電力増幅用素子の制御端子に与えるバイアス電圧を生成するバイアス回路とを備える。本発明は、かかる高周波電力増幅回路において、少なくとも最終段の電力増幅用素子を直列形態の２つの電界効果トランジスタにより構成し、該２つの電界効果トランジスタの一方の制御端子に増幅されるべき高周波信号を入力して共通ソース・ドレイン端子から出力信号を取り出すとともに、該出力信号を抵抗素子を介して前記出力電力検出回路の検波用トランジスタの制御端子に入力させるように構成したものである。

上記した手段によれば、出力電力検出回路の検波用トランジスタの動作点を与えるバイアス電圧を生成する回路や検波出力から該バイアス電圧を引いてバイアス電圧の影響をなくす減算回路等が不要になる。そのため、出力電力検出回路を簡略化し、高周波電力増幅回路ひいてはそれを実装したモジュールの小型化を図ることができる。

ここで、望ましくは、前記２つの電界効果トランジスタは、２つのチャネル領域およびゲート電極を有しバックゲート領域を共通にするとともに前記２つのチャネル領域間に共通ソース・ドレイン領域を有する２ゲート型トランジスタにより構成する。これにより、増幅素子のサイズを小さくすることでき、よりいっそう高周波電力増幅回路およびモジュールの小型化を図ることができる。

また、本願の他の発明は、電力増幅用素子を備え高周波信号を増幅する電力増幅回路と、出力電力制御電圧に応じて前記電力増幅用素子の制御端子に与えるバイアス電圧を生成するバイアス回路とを備えた高周波電力増幅回路において、少なくとも初段の電力増幅用素子を直列形態の２つの電界効果トランジスタにより構成し、該２つの電界効果トランジスタのうち一方のトランジスタの制御端子に増幅されるべき高周波信号を入力して共通ソース・ドレイン端子から出力信号を取り出すようにしたものである。ここで、望ましくは、前記共通ソース・ドレイン端子と他方の電界効果トランジスタのドレイン端子との間に容量素子を接続する。

上記した手段によれば、共通ソース・ドレイン端子から出力信号を取り出すため、直列形態の２つの電界効果トランジスタのうち増幅されるべき高周波信号が入力されない側のトランジスタのオン抵抗がばらついてもその影響を小さくすることができる。また、容量素子を接続することにより、初段の電力増幅用素子の出力信号の振幅中心レベルを高くして出力振幅が低下したり出力信号の波形が歪んだりするのを防止することができる。

本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
すなわち、本発明に従うと、出力電力を検出してフィードバック制御を行なう無線通信システムにおいて、製造ばらつきにより増幅素子の特性がばらついても安定した高周波電力増幅特性を得ることができるとともに、出力電力検出回路を簡素化してチップサイズ低減し小型化および低消費電力化を図ることができる高周波電力増幅回路を実現することができる。

以下、本発明の好適な実施例を図面に基づいて説明する。

図１は、本発明を適用した高周波電力増幅器（以下、パワーモジュールと称する）の一実施例を示したものである。なお、本明細書においては、表面や内部にプリント配線が施されたセラミック基板のような絶縁基板に複数の半導体チップとディスクリート部品が実装されて上記プリント配線やボンディングワイヤで各部品が所定の役割を果たすように結合されることであたかも一つの電子部品として扱えるように構成されたものをモジュールと称する。

この実施例のパワーモジュール２００は、入力高周波信号Ｐｉｎを増幅する電力増幅用ＦＥＴ（電界効果トランジスタ）２１３を含む高周波電力増幅部２１０と、該高周波電力増幅部２１０の出力電力を検出する出力電力検出回路２２０と、前記高周波電力増幅部２１０の電力増幅用ＦＥＴ２１３にバイアス電圧を与えて各ＦＥＴに流すアイドル電流を制御するバイアス回路２３０と、外部のベースバンド部から供給される出力レベル指示信号Ｖrampと前記出力電力検出回路２２０からの検出電圧Ｖdetとを比較してその電位差に応じた出力電力制御電圧Ｖapcを前記バイアス回路２３０へ与える誤差アンプ（ＡＰＣ回路）２４０とからなる。

図１の実施例では、高周波電力増幅部２１０が１つの電力増幅用ＦＥＴ２１３のみから構成されているものが示されているが、２個あるいは３個の電力増幅用ＦＥＴを従属接続、すなわち前段のＦＥＴのドレイン端子に容量素子を介して後段のＦＥＴのゲート端子を接続してなる多段構成の増幅回路として構成される。

また、この実施例の高周波電力増幅部２１０は、少なくとも最終段のＦＥＴ２１３が１つのウェル領域に２つのチャネル領域を有するつまりバックゲート領域を共通にするとともに、２つのチャネル領域間に共通ソース・ドレイン領域を有する直列形態の２つのＭＯＳＦＥＴ（以下、デュアルゲートＦＥＴと称する）により構成されている。ただし、上段ＥＦＴ（Ｑ3_1）のゲート長は下側ＦＥＴ（Ｑ3_2）のゲート長よりも充分に長くなるように設計される。そして、上段ＥＦＴ（Ｑ3_1）と下側ＦＥＴ（Ｑ3_2）の中点が、直流電圧を遮断する容量素子Ｃ４を介して出力端子ＯＵＴに接続されている。

また、上段ＥＦＴ（Ｑ3_1）のドレイン端子がインダクタＬ３を介して電源電圧端子Ｖｄｄに接続されている。これとともに、上段ＥＦＴ（Ｑ3_1）と下側ＦＥＴ（Ｑ3_2）の中点の電位が、抵抗Ｒｉを介して出力電力検出回路２２０を構成する検波用ＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）Ｑ１のゲート端子に入力されている。これにより、検波用ＭＯＳＦＥＴ Ｑ１には出力電力Ｐｏｕｔに比例した電流が流される。

出力電力検出回路２２０は、上記検波用ＭＯＳＦＥＴ Ｑ１と、電源電圧端子Ｖｄｄとの間にＱ１と直列に接続されたＭＯＳＦＥＴ Ｑ２およびＱ２とゲート端子同士が結合されたＭＯＳＦＥＴ Ｑ３と、Ｑ３に流れる電流を電圧に変換するインダクタ（もしくは抵抗）Ｌ０とから構成されている。ＭＯＳＦＥＴ Ｑ２はゲートとドレインが結合されたダイオード接続とされることにより、Ｑ２とＱ３はカレントミラー回路を構成し、Ｑ２にはＱ１のドレイン電流と同一の電流が流れ、Ｑ３にはＱ２とＱ３のサイズ比に応じた電流が流れるように構成されている。

これにより、出力電力検出回路２２０からは出力電力Ｐｏｕｔに比例した検出電圧Ｖdetを出力させることができる。しかも、実施例の出力電力検出回路２２０は、検波用ＭＯＳＦＥＴ Ｑ１のゲート端子に下側ＦＥＴ（Ｑ3_2）のドレイン電圧が抵抗を介して入力される形態である。そのため、容量素子を介して検波用ＭＯＳＦＥＴのゲート端子に検波出力を受ける特許文献２等に記載の出力電力検出回路のように検波用ＭＯＳＦＥＴに動作点を与える回路や出力電圧からバイアス電圧分を差し引く減算回路が不要であり、検出回路を簡略化することができる。

さらに、本実施例においては、増幅用トランジスタ２１３として、チップ上で横方向に電極を拡散させたいわゆるＬＤＭＯＳ（Laterally Diffused MOSFET）と呼ばれる比較的高いソース・ドレイン間耐圧を有するＭＯＳＦＥＴが用いられている。出力電力検出回路２２０の検波用ＭＯＳＦＥＴ Ｑ１は、増幅用トランジスタ２１３と同じ半導体チップＩＣ１上に形成された同一素子構造のＬＤＭＯＳにより構成されている。

これにより、増幅用トランジスタ２１３が製造ばらつきでその特性がばらついたとしても検波用トランジスタＱ１が同じようにばらつくことで検出電圧Ｖdetの精度を高めることができる。また、検波用ＭＯＳＦＥＴ Ｑ１は増幅用トランジスタ２１３と同じ温度特性を持つこととなるため、温度が変化しても正確な出力電力の検出が可能となる。ただし、Ｑ１のサイズ（ゲート幅）は増幅用トランジスタ２１３よりも充分に小さい。そのため、Ｑ１に流れる電流は少なく、検出回路２２０の消費電力も少ない。

カレントミラー回路を構成するトランジスタＱ２，Ｑ３および電流−電圧変換用インダクタＬ０は、検波用ＭＯＳＦＥＴ Ｑ１と別個の半導体チップＩＣ２上に形成される。誤差アンプ２４０はカレントミラー回路（Ｑ２，Ｑ３）と同一の半導体チップＩＣ２上に形成されてもよいし、さらに別個の半導体チップ上に形成しても良い。バイアス回路２３０は増幅用トランジスタ２１３と同じ半導体チップＩＣ１上に形成されてもよいし、誤差アンプ２４０とともにカレントミラー回路（Ｑ２，Ｑ３）と同一の半導体チップＩＣ２上に形成されてもよい。

バイアス回路２３０は誤差アンプ２４０から供給される出力電力制御電圧Ｖapcを例えば抵抗で分圧することによって、デュアルゲートＦＥＴからなる増幅用トランジスタ２１３の上段ＥＦＴ（Ｑ3_1）と下側ＦＥＴ（Ｑ3_2）のゲート端子にそれぞれ印加されるバイアス電圧Ｖb3_1，Ｖb3_2を生成して印加する。これにより、増幅用トランジスタ２１３にはバイアス電圧Ｖb3_1，Ｖb3_2に応じたアイドル電流が流されるようにされている。なお、バイアス電圧Ｖb3_1，Ｖb3_2のうちＶb3_2は抵抗Ｒ３３を介して下側ＦＥＴ（Ｑ3_2）のゲート端子に印加される。抵抗Ｒ３３を設けているのは、入力高周波信号Ｐｉｎがバイアス回路２３０に回り込むことによって、バイアス電圧Ｖｂ3_1，Ｖb3_2がＰｉｎの影響を受けて変動しないようにするためである。

この実施例の高周波電力増幅器においては、少なくとも最終段の増幅用トランジスタ２１３をデュアルゲートのＦＥＴとし、上段ＥＦＴ（Ｑ3_1）と下側ＦＥＴ（Ｑ3_2）のゲート端子をそれぞれ異なるバイアス電圧Ｖb3_1，Ｖb3_2で制御することができるため、出力電力やノイズ等に関して、シングルゲートのＦＥＴの場合よりもより精密な制御が行なえるという利点がある。

この実施例においては、誤差アンプ２４０からの出力電力制御電圧Ｖapcがバイアス電圧Ｖb3_1として上段ＥＦＴ（Ｑ3_1）のゲートに印加される一方、下側ＦＥＴ（Ｑ3_2）のゲート端子には出力電力制御電圧Ｖapcを、図示しないブリーダ抵抗で分割した電圧がバイアス電圧Ｖb3_2として印加されるようにしている。具体的には、Ｖb3_1：Ｖb3_2が１．３：１となるように、ブリーダ抵抗の抵抗比が設定されている。

図２には、Ｖapcをそのままバイアス電圧Ｖb3_1として上段ＥＦＴ（Ｑ3_1）のゲート端子に印加するとともに、Ｖb3_1（＝Ｖapc）を一定にした状態で下側ＦＥＴ（Ｑ3_2）のゲート端子のバイアス電圧Ｖb3_2を変化させたときのトランジスタ２１３の性能を表わす"ｇｍ"（伝達コンダクタンス）を計算して、そのうち代表としてＶb3_1＝１．３Ｖ，１．４３Ｖ，１．５６ＶのときのＶb3_2−ｇｍ特性を示したものである。また、図２において一点鎖線はＶb3_１に対してＶb3_1：Ｖb3_2が１．３：１となるＶｂ3_2の値を結んだ線である。

図２を参照するとＶb3_1：Ｖb3_2が１．３：１となるときのＶb3_2のポイントは、そのときのＶb3_１に対して"ｇｍ"が最も大きくなるポイント"●"に近いことが分かる。これより、上記のように、Ｖb3_1：Ｖb3_2が１．３：１となるように上段ＥＦＴ（Ｑ3_1）と下側ＦＥＴ（Ｑ3_2）のゲートバイアス電圧Ｖb3_1，Ｖb3_2を設定すれば、デュアルゲートＦＥＴをその"ｇｍ"が最大となるポイントに近いポイントで動作させることができる。

なお、上段ＥＦＴ（Ｑ3_1）のゲート端子に印加するバイアス電圧Ｖb3_1は、ＶapcそのものではなくＶapcをブリーダ抵抗で分圧したＶapcに比例した電圧（ただしＶb3_1>Ｖb3_2）であっても良い。つまり、トランジスタ２１３の上段ＥＦＴ（Ｑ3_1）のゲートバイアス電圧Ｖb3_1と下側ＦＥＴ（Ｑ3_2）のゲートバイアス電圧Ｖb3_２の比が、出力電力制御電圧Ｖapcに対して一定であればよい。

図３は、図１に示す第１の実施例のパワーモジュールの変形例の要部を示したものである。この変形例は、図１におけるデュアルゲートＦＥＴからなる増幅用トランジスタ２１３を、並列接続のトランジスタ２１３ａ，２１３ｂにより構成し、トランジスタ２１３ａの下段ＥＦＴ（Ｑ3a_2）とトランジスタ２１３ｂの下側ＦＥＴ（Ｑ3b_2）のゲート端子には増幅したい入力高周波信号Ｐｉｎを印加する。一方、トランジスタ２１３ａの上段ＥＦＴ（Ｑ3a_1）とトランジスタ２１３ｂの上側ＦＥＴ（Ｑ3b_1）のゲート端子には、バイアス回路２３０からそれぞれ異なるバイアス電圧Ｖｂ１とＶｂ２を印加するようにしたものである。出力電力検出回路２２０や誤差アンプ２４０の図示は省略してある。

この変形例によれば、上段ＥＦＴ（Ｑ3a_1）と（Ｑ3b_1）を別個のバイアス電圧で別々に制御することができる。微細化プロセスを用いてゲート長の小さなＦＥＴを増幅用トランジスタ２１３として用いる場合、僅かなゲート電圧の変化でドレイン電流を大きく変化させることができる一方、製造ばらつきでゲート長がばらつくことによってもドレイン電流が大きく変化してしまう。そこで、この変形例のように、上段ＥＦＴ（Ｑ3a_1）と（Ｑ3b_1）を別個のバイアス電圧で別々に制御するようにすれば、ドレイン電流の調整が可能になる。また、上段ＥＦＴ（Ｑ3a_1）と（Ｑ3b_1）を別個のバイアス電圧Ｖｂ１とＶｂ２で別々に制御することにより、下段ＥＦＴ（Ｑ3a_2）と（Ｑ3b_2）の負荷インピーダンスが一定になるように制御することが容易となる。

ところで、上段ＥＦＴ（Ｑ3a_1）と（Ｑ3b_1）を別個のバイアス電圧Ｖｂ１とＶｂ２で別々に制御するようにするとバイアス回路２３０が複雑な回路になる。そこで、このバイアス電圧Ｖｂ１とＶｂ２のうち一方は、前記実施例と同様に誤差アンプ２４０からの出力電力制御電圧Ｖapcに応じて変化させるとともに、他方は固定の電圧とすることでバイアス回路２３０を簡素化することができる。

なお、増幅用トランジスタ２１３として使用されるパワーＭＯＳＦＥＴのようなサイズの大きなＭＯＳＦＥＴは、１つの半導体チップ上に数１０００〜数１００００個の単位ＭＯＳＦＥＴを並べて形成しておく。そして、それらのゲート同士とドレイン同士とソース同士をそれぞれ配線パターンもしくは電極により相互に結合することによってあたかも１つのＦＥＴとして動作するように構成したものが提供されている。そのようなパワーＭＯＳＦＥＴを使用する場合、数１０００〜数１００００個の単位ＭＯＳＦＥＴを所定の比率になるように２つのグループに分け、それぞれのグループの単位ＭＯＳＦＥＴを並列結合したものを、上記並列トランジスタ２１３ａ，２１３ｂとして用いるようにすることができる。

さらに、増幅用トランジスタ２１３が上記のような数１０００〜数１００００個の単位ＭＯＳＦＥＴからなる場合には、図３の破線ＳＥＬのような個所にセレクタを設けて、バイアス電圧Ｖｂ１を印加するＦＥＴとＶｂ２を印加するＦＥＴの比率を変えることで、製造ばらつきによる出力制御感度のずれの調整を行なうように構成すれば、比較的容易に調整を行うことが可能になる。

図４には、本実施例を初段の増幅用トランジスタ２１１に適用したものが示されている。図４に示されているように、増幅用トランジスタ２１１は、図１の最終段の増幅用トランジスタ２１３と同様に、バックゲート領域を共通にするとともに、２つのチャネル領域間に共通ソース・ドレイン領域を有する直列形態の上段ＥＦＴ（Ｑ1_1）と下側ＦＥＴ（Ｑ1_2）とからなるデュアルゲートＦＥＴにより構成されている。ただし、ゲート幅は最終段の増幅用トランジスタ２１３よりも小さく形成される。

そして、上段ＥＦＴ（Ｑ1_1）と下側ＦＥＴ（Ｑ1_2）の中点から出力が取り出されて、直流電圧を遮断する容量素子Ｃ２を介して次段の増幅用トランジスタ（ＦＥＴ）の制御端子（ゲート端子）に供給されるように構成されている。また、上段ＥＦＴ（Ｑ1_1）のドレイン端子がインダクタＬ１を介して電源電圧端子Ｖｄｄに接続され、Ｑ1_1とＱ1_2のドレイン電流が供給される。これにより、下側ＦＥＴ（Ｑ1_2）により増幅された高周波信号の交流成分のみが次段の増幅用トランジスタに供給される。

さらに、この実施例においては、上段ＥＦＴ（Ｑ1_1）と下側ＦＥＴ（Ｑ1_2）のゲート端子が、バイアス回路２３０からのバイアス電圧Ｖb1_1，Ｖb_2によって出力電力制御電圧Ｖapcに応じてそれぞれ最適な動作条件となるように制御される。上段ＥＦＴ（Ｑ1_1）と下側ＦＥＴ（Ｑ1_2）の中点から出力が取り出されることによって、上段ＥＦＴ（Ｑ1_1）のオン抵抗がバイアス電圧Ｖb1_1や製造ばらつきで変化したとしても、その影響を受けない増幅信号を次段の増幅用トランジスタに供給できるという利点がある。

図５は、本発明を適用したパワーモジュールの第２の実施例を示したものである。図５において、図１に示されている回路および素子と同一の回路および素子には同一の符号を付して、重複した説明は省略する。

この第２の実施例においては、高周波電力増幅回路２１０が３個の増幅用トランジスタ２１１，２１２，２１３を従属接続した３段構成の増幅回路として構成されている。各段の増幅用トランジスタ２１１，２１２，２１３のドレイン端子にはそれぞれインダクタＬ１，Ｌ２，Ｌ３を介して電源電圧Ｖddが印加されている。初段の増幅用トランジスタ２１１のゲート端子と入力端子Ｉｎとの間には、インピーダンス整合回路２５１および直流カットの容量素子Ｃ１が設けられ、これらの回路及び素子を介して高周波信号Ｐｉｎが増幅用トランジスタ２１１のゲート端子に入力される。

初段の増幅用トランジスタ２１１のドレイン端子と２段目の増幅用トランジスタ２１２のゲート端子との間には、インピーダンス整合回路２５２および直流カットの容量素子Ｃ２が接続されている。また、２段目の増幅用トランジスタ２１２のドレイン端子と最終段の増幅用トランジスタ２１３のゲート端子との間には、インピーダンス整合回路２５３および直流カットの容量素子Ｃ３が接続されている。そして、最終段のＦＥＴ２１３のドレイン端子がインピーダンス整合回路２５４を介して出力端子ＯＵＴに接続されており、高周波入力信号Ｐｉｎの直流成分をカットし交流成分を増幅した信号Ｐoutを出力する。インピーダンス整合回路２５１〜２５４を構成するインダクタは、半導体チップのパッド間に接続されたボンディングワイヤあるいはモジュール基板上に形成されたマイクロストリップラインにより形成することができる。

また、この第２の実施例においては、これらの増幅用トランジスタ２１１〜２１３のうち、初段の増幅用トランジスタ２１１と最終段の増幅用トランジスタ２１３がそれぞれデュアルゲートのＦＥＴにより構成されている。最終段の増幅用トランジスタ２１３の接続関係は図１の実施例のものと同じである。一方、初段の増幅用トランジスタ２１１に関しては図４の実施例のものと若干相違している。

第１の相違点は、上段ＥＦＴ（Ｑ1_1）のドレイン電圧が直流カットの容量素子Ｃ２を介して２段目の増幅用トランジスタ２１２のゲート端子に供給されるとともに、上段ＥＦＴ（Ｑ1_1）のドレイン端子と下段ＥＦＴ（Ｑ1_2）のドレイン端子との間に容量素子Ｃ０が接続されている点にある。これにより、１段目の増幅用トランジスタ２１１は、下段ＥＦＴ（Ｑ1_2）によって増幅された交流信号をＱ1_2のドレイン端子より取り出し、上側ＦＥＴ（Ｑ1_1）のドレイン電圧を動作点として変動する信号を、容量素子Ｃ２を介して２段目の増幅用トランジスタ２１２のゲート端子へ伝達する。つまり、出力の振幅中心電位が、容量素子Ｃ０がない場合よりも高くされる。

第２の相違点は、初段の増幅用トランジスタ２１１の上段ＥＦＴ（Ｑ1_1）のゲート端子には、バイアス回路２３０から誤差アンプ２４０の出力電力制御電圧Ｖapcがそのままバイアス電圧Ｖb1_1として印加され、下段ＥＦＴ（Ｑ1_2）のゲート端子には、バイアス回路２３０のブリーダ抵抗Ｒ１１〜Ｒ１３でＶapcを分圧した電圧がバイアス電圧Ｖb1_2として印加される。したがって、バイアス電圧Ｖb1_2はＶapcに比例した電圧となる。これにより、上段ＥＦＴ（Ｑ1_1）と下段ＥＦＴ（Ｑ1_2）のゲートバイアス比がＶapcに対して一定にされる。なお、２段目の増幅用トランジスタ２１２のゲート端子に印加されるバイアス電圧Ｖｂ２もＶapcを抵抗分割した電圧とされる。ただし、一般には、Ｖb1_2<Ｖｂ２<Ｖb3_2である。

初段の増幅用トランジスタ２１１がシングルゲートのＦＥＴにより構成されている場合、制御電圧Ｖapcが小さい低出力電力時に、トランジスタ２１１のバイアス点が入力高周波信号によってスイングされてＦＥＴの"ｇｍ"が変動する。これによって、トランジスタ２１１でＡＭ−ＡＭ変換誤差が生じて出力信号に歪が発生してしまうという不具合がある。これに対して、本実施例では、初段の増幅用トランジスタ２１１としてデュアルゲートのＦＥＴを用い、そのゲートバイアス電圧Ｖb1_1，Ｖb1_2としてＶapcに対してバイアス比が一定の電圧を用いている。これによって、バイアス点でのＦＥＴの"ｇｍ"と入力高周波信号によってスイングされたＦＥＴの"ｇｍ"との差が小さくなって、ＡＭ−ＡＭ変換誤差による信号の歪みを小さくすることができる。

また、従来より、高周波電力増幅器の増幅用トランジスタとしてデュアルゲートのＦＥＴを用い上段ＥＦＴ（Ｑ1_1）のドレイン端子から出力を取り出すようにした回路が提案されている。デュアルゲートのＦＥＴを用いたとしても容量素子Ｃ０がない場合には、高出力電力時に上段ＥＦＴのオン抵抗によって出力電力が低下してしまう。また、上段ＥＦＴのオン抵抗の製造ばらつきによって次段の増幅段との間でインピーダンスの整合状態がくずれて特性の安定化が図れなくなってしまうとともに、電力効率がばらついてしまうという問題がある。

これに対して、本実施例では、上段ＥＦＴ（Ｑ1_1）のドレイン端子と下段ＥＦＴ（Ｑ1_2）のドレイン端子との間に容量素子Ｃ０が接続されている。そのため、動作上、上段ＥＦＴのオン抵抗がみえなくなって、インピーダンスの不整合による特性の不安定化を回避できるとともに電力効率のばらつきも回避することができる。本出願人が知る限りでは、デュアルゲートのＦＥＴの上段ＥＦＴのドレイン端子と下段ＥＦＴのドレイン端子との間に容量素子を接続することを提案しているのは本出願が初めてである。

さらに、本実施例では、増幅用トランジスタ２１１の出力信号は下段ＥＦＴ（Ｑ1_2）のドレイン電圧ではなくそれよりも高い上段ＥＦＴ（Ｑ1_1）のドレイン電圧を動作点として変動するので、交流波形の下側が潰れてしまうようなことがなく、これにより信号の歪を少なくすることができる。また、前述の図４の実施例のように、上段ＥＦＴ（Ｑ1_1）と下段ＥＦＴ（Ｑ1_2）のゲート端子がそれぞれ可変バイアス電圧Ｖb1_1，Ｖb1_２によって制御される場合、上段ＥＦＴ（Ｑ1_1）のインピーダンスが変化して、２段目との間に設けられているインピーダンス整合回路２５２との整合を取るのが難しくなってしまう。これに対し、図５の実施例では、上段ＥＦＴ（Ｑ1_1）のゲート端子に制御電圧Ｖapcをそのまま印加する構成であるため、図４の実施例に比べてインピーダンスの整合を取るのが容易となる。

次に、図４および図５の実施例の高周波電力増幅回路２１０の増幅用トランジスタ２１１として用いられるデュアルゲートのＦＥＴの構造と、電極および周辺配線のレイアウトの具体例を、図６および図７を用いて説明する。

図４および図５の実施例で使用されるデュアルゲートＦＥＴは、図６に示されているように、単結晶シリコンのような半導体基板２６１の表面に形成されたＰ型エピタキシャル層２６２の一部にＰ型ウェル領域２６３が形成されている。そして、このＰ型ウェル領域２６３の一方の端（図では左側）に接するようにして下端が基板２６１に達するＰ型給電領域２６４が形成されている。また、Ｐ型ウェル領域２６３の表面のほぼ中央に下側ＦＥＴのゲート電極２６５ｄがゲート絶縁膜２６６ｄを介して、またＰ型ウェル領域２６３の表面のウェル端に近い部位に上側ＦＥＴのゲート電極２６５ｕがゲート絶縁膜２６６ｕを介してそれぞれ形成されている。

さらに、Ｐ型ウェル領域２６３の表面のゲート電極２６５ｄ両側にはソース領域となる高濃度のＮ型拡散層２６７ａおよびドレイン領域となる高濃度のＮ型拡散層２６７ｂが、またゲート電極２６５ｕのＮ型拡散層２６７ｂと反対側のＰ型エピタキシャル層２６２の表面には上側ＦＥＴのドレイン領域となる高濃度のＮ型拡散層２６７ｃがそれぞれ形成されている。特に制限されるものでないが、ゲート電極２６５ｄとＮ型拡散層２６７ｂとの間のウェル領域２６３の表面には低濃度のＮ型拡散層２６７ｄが、またゲート電極２６５ｕとＮ型拡散層２６７ｃとの間のエピタキシャル層２６２の表面には低濃度のＮ型拡散層２６７ｅがそれぞれ形成され、高耐圧のＬＤＭＯＳ構造とされている。

なお、図６は左右対称に形成されるＦＥＴの左半分の構造すなわち図７の一点鎖線Ｖ−Ｖに沿った部位の断面構造を示す。図６および図７において、２７１はデュアルゲートＦＥＴの下側ＦＥＴのソース電極、２７２は下側ＦＥＴと上側ＦＥＴの共通ドレイン・ソース電極、２７３は上側ＦＥＴのドレイン電極である。

周辺配線のレイアウトを示す図７のように、下側ＦＥＴのゲート電極２６５ｄおよび上側ＦＥＴのゲート電極２６５ｕは、ＦＥＴの活性領域２７０の外側（図７では上側）にて、これらのゲート電極と直交する方向にそれぞれ配設された２層目と３層目のメタル層からなるゲート引出し線２７４，２７５に接続されている。

下側ＦＥＴと上側ＦＥＴの共通ドレイン・ソース電極２７２は、該電極の上方に形成された１層目のメタル層２７６に接続され、該メタル層２７６と絶縁膜を介して対峙するように２層目のメタル層２８０が形成されることによって、図４および図５における容量Ｃ０となるＭＩＭ構造の容量素子が構成されている。そして、この２層目のメタル層２８０の端部が、図７のように３層目のメタル層からなる出力引出し線２７７から直角に延設された枝部２７７ａにスルーホールＴＨ０によって接続されている。これによって、初段増幅用トランジスタ２１１の共通ドレイン・ソース端子と上側ＦＥＴのドレイン端子との間に接続される容量素子Ｃ０を別途形成する場合よりも、回路の面積を減らすことができる。

上側ＦＥＴのドレイン電極２７３は、該電極の上方に形成された１層目のメタル層からなる引出し線２７８に接続され、該引出し線２７８によって出力引出し線２７７の下を通って基板の端まで引き出され、図示しないドレイン用のパッドに接続される。

ここで、ドレイン電極２７３の引出し線２７８と出力引出し線２７７との交差する部分に着目すると、ここでは２つのメタル層が層間絶縁膜を介して相対峙しているため、寄生のカップリング容量が存在する。そのため、当該デュアルゲートＦＥＴを図４の実施例の初段増幅用トランジスタ２１１に使用する場合、この寄生カップリング容量を介して出力引出し線２７７上の高周波信号がドレイン引出し線２７８に飛び込むおそれがある。

これを回避するため、図６および図７に一点鎖線２７９で示すように、３層目のメタル層からなる出力引出し線２７７と１層目のメタル層からなるドレイン引出し線２７８との間に、２層目のメタル層からなる緩衝層２７９を設け、該緩衝層２７９に接地電位を印加するようにするのが望ましい。これによって、出力引出し線２７７からドレイン引出し線２７８へのノイズの飛び込みを抑えることができる。

また、図６および図７に示されているデュアルゲートＦＥＴが、図５における初段増幅用トランジスタ２１１として用いられる場合は、容量Ｃ０の一方の端子と上側ＦＥＴ（Ｑ1_1）のドレイン端子とを接続する必要がある。そこで、上記緩衝層２７９を設けた箇所にスルーホールを設けて、出力引出し線２７７とドレイン引出し線２７８とが電気的に接続されるようにする。

一方、図示のような構造のデュアルゲートＦＥＴが図１や図５の実施例における最終段の増幅用トランジスタ２１３として用いられる場合は、出力引出し線２７７から直角に延設された枝部２７７ａが下側ＦＥＴと上側ＦＥＴの共通ドレイン・ソース電極２７２の上方までさらに延設され、共通ドレイン・ソース電極２７２に接続された１層目のメタル層２７６と、２層目のメタル層２８０およびスルーホールにて接続される。

（応用例）
図８は、前記実施例のパワーモジュールを適用して有効な無線通信システムの一例として、８８０〜９１５ＭＨｚ帯の周波数を使用するＧＳＭ（Global System for Mobile Communication）と呼ばれる方式の他に例えば１７１０〜１７８５ＭＨｚ帯の周波数を使用するＤＣＳ（Digital Cellular System）の２つの通信方式の無線通信が可能なシステムの概略の構成を示す。

図８において、ＡＮＴは信号電波の送受信用アンテナ、１００はＧＳＭやＤＣＳのシステムにおけるＧＭＳＫ変調や復調を行なうことができる変復調回路や送信データ（ベースバンド信号）に基づいてＩ，Ｑ信号を生成したり受信信号から抽出されたＩ，Ｑ信号を処理する回路を有する高周波信号処理回路（ベースバンド回路）１１０や受信信号を増幅するロウノイズアンプＬＮＡ１，ＬＮＡ２等が１つの半導体チップ上に形成されてなる高周波信号処理用半導体集積回路（ベースバンドＩＣ）と送信信号から高調波成分を除去するバンドパスフィルタＢＰＦ１，ＢＰＦ２、受信信号から不要波を除去するバンドパスフィルタＢＰＦ３，ＢＰＦ４などが１つのパッケージに実装されてなる電子デバイス（以下、ＲＦデバイスと称する）である。Tx‐MIX1，Tx-MIX2は各々ＧＳＭとＤＣＳの送信信号をアップコンバートするミキサ、Rx‐MIX1，Rx-MIX2は各々ＧＳＭとＤＣＳの受信信号をダウンコンバートするミキサである。

また、図８において、２００はベースバンドＩＣ１００から供給される高周波信号を増幅する前記実施例のパワーモジュール、３００は送信信号に含まれる高調波などのノイズを除去するフィルタＬＰＦ１，ＬＰＦ２、ＧＳＭの信号とＤＣＳの信号を合成したり分離したりする分波器ＤＰＸ１，ＤＰＸ２、送受信の切替えスイッチＴ／Ｒ−ＳＷなどを含むフロントエンド・モジュールである。

図８に示されているように、この実施例では、ベースバンドＩＣ１１０からバイアス回路２３０に対してＧＳＭかＤＣＳかを示すモード選択信号Ｖbandが供給され、バイアス回路２３０はこの制御信号Ｖbandに基づいて、モードに応じたバイアス電流を生成しパワーアンプ２１０ａと２１０ｂのいずれかに供給する。また、ベースバンドＩＣ１１０からパワーモジュール２００内のＡＰＣ回路（誤差アンプ）２５０へ出力レベル指示信号Ｖrampが供給され、ＡＰＣ回路（誤差アンプ）２５０は出力レベル指示信号Ｖrampと出力電力検出回路２２０からの検出電圧Ｖdetとを比較してバイアス回路２３０に対する出力電力制御信号Ｖapcを生成し、バイアス回路２３０は出力電力制御信号Ｖapcに応じてパワーアンプ２１０ａ，２１０ｂのゲインを制御し、これに応じてパワーアンプ２１０ａ，２１０ｂの出力電力が変化するように制御される。

以上本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

例えば前記実施例においては、高周波電力増幅回路の電力増幅用トランジスタを、バックゲート領域を共通にする直列形態の２つのＦＥＴからなるデュアルゲートＦＥＴにより構成した例が示されているが、別個のウェル領域にそれぞれチャネルとソースおよびドレイン領域が形成されている通常のＦＥＴを２個直列に接続したものを使用し、それらのソース端子とドレイン端子の結合ノードから出力を取り出すように構成する変形例も考えられる。ただし、そのような構造に比べて、前記実施例のようなデュアルゲートのＦＥＴを使用する方がチップサイズを小さくすることができるという利点がある。

さらに、前記実施例では、最終段の増幅用トランジスタ２１３の出力信号は下段ＥＦＴ（Ｑ1_2）のドレイン端子から取り出しているが、初段の増幅用トランジスタ２１１と同様に容量素子Ｃ０を設けて上段ＥＦＴ（Ｑ1_1）のドレイン端子から出力信号を取り出すように構成しても良い。また、第２の実施例（図５）においては、２段目の増幅用トランジスタ２１２をシングルゲートのＦＥＴにより構成しているが、２段目もデュアルゲートのＦＥＴにより構成しても良い。逆に、２段目と最終段のトランジスタ２１２，２１３をシングルゲートのＦＥＴにより構成するようにしても良い。最終段のトランジスタ２１３をシングルゲートのＦＥＴにより構成した場合における出力電力の検出は、特許文献１に記載されているカプラとダイオード検波回路を用いた方式あるいは特許文献２に記載されている検出方式など、従来用いられている方式を適用することができる。

また、前記実施例では、増幅用トランジスタ２１１〜２１３として、ＬＤＭＯＳが使用されているが、通常のＣＭＯＳプロセスで形成されるＭＯＳＦＥＴやＧａＡｓＭＥＳＦＥＴ等他のトランジスタを用いても良い。ただし、その場合、検波用トランジスタＱ１も増幅用トランジスタ２１３と同一の素子で構成するのが望ましい。

さらに、前記実施例では、ベースバンド部からの出力レベル指示信号Ｖrampと出力電力検出回路２２０からの検出電圧Ｖdetとを比較してバイアス回路２３０へ出力電力制御電圧Ｖapcを生成する誤差アンプ（ＡＰＣ回路）２５０が電力増幅回路２１０や出力電力検出回路２２０と同一の半導体チップ上に形成されている場合を説明したが、誤差アンプ（ＡＰＣ回路）２５０は別個の半導体チップ上に形成されていても良い。

以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるＧＳＭとＤＣＳの２つの通信方式による送受信が可能なデュアルモードの無線通信システムを構成するパワーモジュールに適用した場合を説明したが、本発明はそれに限定されるものでなく、他の通信方式や、ＧＳＭとＤＣＳとＰＣＳ（Personal Communications System）など３以上の通信方式による送受信が可能なマルチモードの携帯電話機や移動電話機などの無線通信システムを構成するパワーモジュールあるいは無線ＬＡＮ用の高周波電力増幅回路およびパワーモジュールに利用することができる。

本発明に係る高周波電力増幅器（パワーモジュール）の第１の実施例を示す回路構成図である。 上段ＥＦＴ（Ｑ3_1）のゲート電圧Ｖb3_1（＝Ｖapc）を一定にした状態で下側ＦＥＴ（Ｑ3_2）のゲート電圧Ｖb3_2を変化させたときのＶb3_2−ｇｍ特性を示す特性図である。 第１の実施例のパワーモジュールの変形例の要部を示す回路構成図である。 第１の実施例のパワーモジュールの他の適用例を示す回路構成図である。 本発明を適用したパワーモジュールの第２の実施例を示す回路図である。 実施例の高周波電力増幅回路の増幅用トランジスタとして用いられるデュアルゲートのＦＥＴの構造の一例を示す断面図である。 実施例の高周波電力増幅回路の増幅用トランジスタとして用いられるデュアルゲートのＦＥＴの電極および周辺配線のレイアウトの具体例を示す平面図である。 本発明の高周波電力増幅回路を適用したＧＳＭとＤＣＳの２つの通信方式の無線通信が可能なシステムの概略の構成を示すブロック図である。

符号の説明

１００ ＲＦデバイス
１１０ ベースバンド回路
２００ パワーモジュール
２１０，２１０ａ，２１０ｂ 高周波電力増幅回路
２１１，２１２，２１３ 電力増幅用ＦＥＴ
２２０ 出力電力検出回路
２３０ バイアス回路
２４０ 誤差アンプ（ＡＰＣ回路）
２５１〜２５４ インピーダンス整合回路
３００ フロントエンド・モジュール

Claims (12)

1. 電力増幅用素子を備え高周波信号を増幅する電力増幅回路と、検波用トランジスタを備え前記電力増幅回路の出力電力のレベルを検出する出力電力検出回路と、該出力電力検出回路の検出信号と外部から供給される出力レベル指示信号との差に応じた出力電力制御電圧を生成する誤差増幅回路と、前記出力電力制御電圧に応じて前記電力増幅用素子の制御端子に与えるバイアス電圧を生成するバイアス回路とを備え、
   前記電力増幅回路は、少なくとも最終段の電力増幅用素子が直列形態の２つの電界効果トランジスタにより構成され、該２つの電界効果トランジスタのうち一方のトランジスタの制御端子に増幅されるべき高周波信号が入力されて当該２つのトランジスタの共通ソース・ドレイン端子から出力信号が取り出されるとともに、該出力信号が抵抗素子を介して前記出力電力検出回路の検波用トランジスタの制御端子に入力されるように構成されていることを特徴とする高周波電力増幅回路。
2. 前記２つの電界効果トランジスタは、２つのチャネル領域およびゲート電極を有しバックゲート領域を共通にするとともに前記２つのチャネル領域間に共通ソース・ドレイン領域を有する２ゲート型トランジスタであることを特徴とする請求項１に記載の高周波電力増幅回路。
3. 前記バイアス回路により前記２つの電界効果トランジスタのそれぞれの制御端子に印加されるバイアス電圧の比が前記出力電力制御電圧にかかわらず一定にされることを特徴とする請求項１または２に記載の高周波電力増幅回路。
4. 前記最終段の電力増幅用素子を構成する前記直列形態の２つの電界効果トランジスタはそれぞれ、互いにソース端子とドレイン端子同士が接続された複数の電界効果トランジスタからなり、増幅されるべき高周波信号が入力される側の複数のトランジスタの制御端子には前記バイアス回路より同一レベルのバイアス電圧が印加され、増幅されるべき高周波信号が入力されない側の複数のトランジスタは複数のグループに分けられ各グループのトランジスタの制御端子には前記バイアス回路よりグループごとにレベルの異なるバイアス電圧が印加されることを特徴とする請求項１または２に記載の高周波電力増幅回路。
5. 前記電力増幅回路の最終段の電力増幅用素子と前記出力電力検出回路の検波用トランジスタは同一の半導体チップ上に形成された同一構造の素子であることを特徴とする請求項１〜４のいずれかに記載の高周波電力増幅回路。
6. 前記出力電力検出回路は、前記検波用トランジスタと直列に接続された第２トランジスタと、該第２トランジスタとカレントミラー接続された第３トランジスタと、該第３トランジスタと直列に接続された電流−電圧変換手段とを備えることを特徴とする請求項５に記載の高周波電力増幅回路。
7. 前記第２トランジスタおよび第３トランジスタは、前記検波用トランジスタが形成された半導体チップとは別個の半導体チップ上に形成されていることを特徴とする請求項６に記載の高周波電力増幅回路。
8. 電力増幅用素子を備え高周波信号を増幅する電力増幅回路と、出力電力制御電圧に応じて前記電力増幅用素子の制御端子に与えるバイアス電圧を生成するバイアス回路とを備え、
   前記電力増幅回路は、少なくとも初段の電力増幅用素子が直列形態の２つの電界効果トランジスタにより構成され、該２つの電界効果トランジスタのうち一方のトランジスタの制御端子に増幅されるべき高周波信号が入力されて当該２つのトランジスタの共通ソース・ドレイン端子から容量を介して出力信号が取り出されるように構成されていることを特徴とする高周波電力増幅回路。
9. 前記２つの電界効果トランジスタは、２つのチャネル領域およびゲート電極を有しバックゲート領域を共通にするとともに前記２つのチャネル領域間に共通ソース・ドレイン領域を有する２ゲート型トランジスタであることを特徴とする請求項８に記載の高周波電力増幅回路。
10. 電力増幅用素子を備え高周波信号を増幅する電力増幅回路と、出力電力制御電圧に応じて前記電力増幅用素子の制御端子に与えるバイアス電圧を生成するバイアス回路とが形成された半導体チップを備え、
    前記電力増幅回路は、少なくとも初段の電力増幅用素子が直列形態の２つの電界効果トランジスタにより構成され、該２つの電界効果トランジスタのうち一方のトランジスタの制御端子に増幅されるべき高周波信号が入力され、制御端子に増幅されるべき高周波信号が入力されていない方の電界効果トランジスタのドレイン端子が交流的に次段の増幅用トランジスタの制御端子に結合されるとともに、前記２つの電界効果トランジスタの共通ソース・ドレイン端子と前記ドレイン端子との間に容量が接続されていることを特徴とする高周波電力増幅用半導体装置。
11. 前記２つの電界効果トランジスタは、２つのチャネル領域およびゲート電極を有しバックゲート領域を共通にするとともに前記２つのチャネル領域間に共通ソース・ドレイン領域を有する２ゲート型トランジスタであることを特徴とする請求項１０に記載の高周波電力増幅用半導体装置。
12. 前記容量は、前記共通ソース・ドレイン領域に接続された第１の導電体と、その上方に該第１の導電体と絶縁膜を介して対峙するように形成された第２の導電体との間に形成された容量であることを特徴とする請求項１１に記載の高周波電力増幅用半導体装置。

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