JP2006269823A - 容量素子および容量素子の製造方法 - Google Patents
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Abstract
【課題】 容量値の変動を抑制または防止する。
【解決手段】 容量素子1は、DRAMなどの半導体記憶装置に用いられる半導体装置に用いられるものであり、絶縁性を有する層間絶縁膜21と、層間絶縁膜21に形成された接続孔22、23に、それぞれ充填されたプラグ24、25とで構成される基部2と、チタンナイトライドで構成される下部電極3と、下部電極3上に形成された窒素を含むTi酸化層41と、Ti酸化層41上に形成され、絶縁性を有する絶縁層42と、絶縁層42の下部電極3と反対側に設けられ、下部電極3に対向する上部電極5とを有する。
【選択図】 図1
【解決手段】 容量素子1は、DRAMなどの半導体記憶装置に用いられる半導体装置に用いられるものであり、絶縁性を有する層間絶縁膜21と、層間絶縁膜21に形成された接続孔22、23に、それぞれ充填されたプラグ24、25とで構成される基部2と、チタンナイトライドで構成される下部電極3と、下部電極3上に形成された窒素を含むTi酸化層41と、Ti酸化層41上に形成され、絶縁性を有する絶縁層42と、絶縁層42の下部電極3と反対側に設けられ、下部電極3に対向する上部電極5とを有する。
【選択図】 図1
Description
本発明は容量素子および容量素子の製造方法に関し、特にDRAM(Dynamic Random Access Memory)などの半導体記憶装置に用いられる容量素子および容量素子の製造方法に関する。
従来から、電源バスライン間の結合によって生じる電圧ノイズや電圧変動の抑制、DRAMなどの半導体記憶装置の蓄積容量、マイクロ波素子に用いられる能動可変素子等、電子デバイスの分野において様々な用途に容量素子(キャパシタ)が用いられている。
最近、特に電子デバイスの小型化、省電力化等に伴い、容量素子についても小型・大容量化が課題となっている。サイズを大きくすることなく静電容量を上げる1つの方法として、誘電体層に高誘電材料を用いることにより、容量から換算される電気的な膜厚を薄層化する方法が挙げられる。
この誘電体層の電気的な膜厚の薄層化を実現するためには、低温で成膜でき、低リーク電流であり、分布など膜質のよい高誘電絶縁材料が必要である。
この絶縁材料としては、例えば、ALD(Atomic Layer Deposition)法により成膜される酸化ハフニウム(HfO2)、酸化ジルコニウム(ZrO2)、ジルコニウムハフニウムオキサイド(ZrXHf1-XO2(ここで0≦X≦1))等が挙げられ、この絶縁膜と、例えば二酸化チタン(TiO2)とを用いて誘電体層が形成されている(例えば、特許文献1参照)。
特開2004−134579号公報
この絶縁材料としては、例えば、ALD(Atomic Layer Deposition)法により成膜される酸化ハフニウム(HfO2)、酸化ジルコニウム(ZrO2)、ジルコニウムハフニウムオキサイド(ZrXHf1-XO2(ここで0≦X≦1))等が挙げられ、この絶縁膜と、例えば二酸化チタン(TiO2)とを用いて誘電体層が形成されている(例えば、特許文献1参照)。
二酸化チタンは、酸化雰囲気下での加熱によりアナタース型からルチル型へと結晶形態が変化する特性を有している。二酸化チタンの結晶形態が変化した場合、その組成が不安定となり、印加電圧によって容量素子の容量値が変動するという問題があった。
本発明はこのような点に鑑みてなされたものであり、容量値の変動を抑制または防止することができる容量素子および容量素子の製造方法を提供することを目的とする。
本発明では上記問題を解決するために、図1に示すような容量素子1が提供される。図1に示す容量素子1は、半導体装置に用いられるものであり、下部電極3と、下部電極3上に形成された窒素を含むTi酸化層41と、Ti酸化層41上に形成された絶縁層42と、絶縁層42の下部電極3と反対側に設けられ、下部電極3に対向する上部電極5とを有する。
このような容量素子1では、窒素を含んだTi酸化層41を用いることにより、Ti酸化層41の結晶形態の変化を抑制・防止することができる。
また、本発明では上記課題を解決するために、半導体装置に用いられる容量素子において、チタンナイトライドで構成される第1の電極上に絶縁膜を形成する工程と、前記第1の電極の前記絶縁膜側を酸化する工程とを有することを特徴とする容量素子の製造方法が提供される。
また、本発明では上記課題を解決するために、半導体装置に用いられる容量素子において、チタンナイトライドで構成される第1の電極上に絶縁膜を形成する工程と、前記第1の電極の前記絶縁膜側を酸化する工程とを有することを特徴とする容量素子の製造方法が提供される。
このような容量素子の製造方法によれば、第1の電極の絶縁膜側に窒素を含有する酸化チタン層を容易かつ確実に製造することができる。
本発明は、窒素を含んだ酸化チタン層を有することにより、酸化チタン層の結晶形態の変化を抑制・防止することができるため酸化チタン層の組成が安定する。これにより、リーク電流を減少させることができる。また、容量値の変動を抑制することができる。
以下、本発明の実施の形態を図面を参照して詳細に説明する。
図1は、第1の実施の形態の容量素子の断面図である。
図1に示す容量素子1は、例えば、DRAM等の半導体装置に用いられるものであり、基部2内に、下部電極3と、電極間の絶縁体・誘電体としての役割を果たす誘電体層4と、上部電極5とが、この順番に積層されている。以下各層(各部)の構成について説明する。
図1は、第1の実施の形態の容量素子の断面図である。
図1に示す容量素子1は、例えば、DRAM等の半導体装置に用いられるものであり、基部2内に、下部電極3と、電極間の絶縁体・誘電体としての役割を果たす誘電体層4と、上部電極5とが、この順番に積層されている。以下各層(各部)の構成について説明する。
基部2は、絶縁性を有する層間絶縁膜21と、層間絶縁膜21に形成された接続孔22、23に、それぞれ充填されたプラグ24、25とで構成されている。
プラグ24は、外部配線(図示せず)と接続するために設けられ、下部電極3と電気的に接続されている。また、プラグ25は、外部配線(図示せず)と接続するために設けられ、上部電極5と電気的に接続されている。
プラグ24は、外部配線(図示せず)と接続するために設けられ、下部電極3と電気的に接続されている。また、プラグ25は、外部配線(図示せず)と接続するために設けられ、上部電極5と電気的に接続されている。
層間絶縁膜21の構成材料としては、例えば、SiO2、SiOC等が挙げられる。
また、プラグ24、25の構成材料としては、例えば、タングステン等が挙げられる。
下部電極3の構成材料としては、チタンナイトライド(TiN)が好ましい。
また、プラグ24、25の構成材料としては、例えば、タングステン等が挙げられる。
下部電極3の構成材料としては、チタンナイトライド(TiN)が好ましい。
下部電極3の平均厚さは、特に限定されないが、例えば、50nm〜100nm程度とするのが好ましい。
誘電体層4は、酸化層であるTi酸化層41と、絶縁層42とで構成されている。
誘電体層4は、酸化層であるTi酸化層41と、絶縁層42とで構成されている。
Ti酸化層41は、主成分として二酸化チタン(TiO2)と、窒酸化チタン(TiON)とを有している。このTi酸化層41の窒素の含有率は、例えば、0.1%〜5%であるのが好ましい。
Ti酸化層41の窒素の含有率を以上のものにすることにより、Ti酸化層41の物性が安定し、リーク電流を減少させることができる。
このTi酸化層41の厚さは、例えば、1nm〜5nmであるのが好ましい。
このTi酸化層41の厚さは、例えば、1nm〜5nmであるのが好ましい。
Ti酸化層41の厚さを以上のものにすることにより、前述した効果をより顕著なものとすることができる。
絶縁層42の構成材料としては、例えば、酸化ハフニウム(HfO2)、酸化ジルコニウム(ZrO2)、ジルコニウムハフニウムオキサイド(ZrXHf1-XO2(ここで0≦X≦1))等が好ましい。
絶縁層42の構成材料としては、例えば、酸化ハフニウム(HfO2)、酸化ジルコニウム(ZrO2)、ジルコニウムハフニウムオキサイド(ZrXHf1-XO2(ここで0≦X≦1))等が好ましい。
上部電極5の構成材料としては、下部電極3と同様のものが挙げられる。
以上述べたように、本実施の形態の容量素子1によれば、酸化層を、窒素を含有するTi酸化層41で構成することにより、Ti酸化層41に含まれる二酸化チタン成分の結晶形態の変化によるバンドギャップ等の変化を抑制・防止することができるため、酸化チタン層の組成が安定する。これにより、リーク電流を減少させることができる。また、容量値の変動を抑制することができる。
以上述べたように、本実施の形態の容量素子1によれば、酸化層を、窒素を含有するTi酸化層41で構成することにより、Ti酸化層41に含まれる二酸化チタン成分の結晶形態の変化によるバンドギャップ等の変化を抑制・防止することができるため、酸化チタン層の組成が安定する。これにより、リーク電流を減少させることができる。また、容量値の変動を抑制することができる。
また、酸化層としてTi酸化層41を用いることにより、例えば、酸化層を二酸化チタンのみで構成した場合に比べて、リーク電流が減少する(例えば、Japanese Journal of Applied Physics Volume 42(2003)pp.L102-L104参照)。
また、誘電体層4の構成材料に、下部電極3および上部電極5の構成材料よりも伝導帯が高いものを用いることにより、誘電体層4のバンド構造による電荷トラップ形成(電荷蓄積)がなく、印加電圧の変動を抑制・防止することができる。
以下、容量素子1の第1の製造方法について以下の工程[1]〜[6]に沿って説明する。
図2〜図6は、容量素子の製造方法を説明する断面図である。
図2〜図6は、容量素子の製造方法を説明する断面図である。
[1]まず、図2に示すように、層間絶縁膜27と、層間絶縁膜27に形成された接続孔22と、接続孔22に充填されたプラグ24とが形成された構造体20を準備する。
[2]次に、図3に示すように、構造体20上に下部電極3をパターニングし、さらに下部電極3上に絶縁層42をパターニングする。
[2]次に、図3に示すように、構造体20上に下部電極3をパターニングし、さらに下部電極3上に絶縁層42をパターニングする。
[3]次に、オゾン(O3)雰囲気下でアニール処理(オゾン導入)を行なう。これにより、図4に示すように、下部電極3の一部が酸化され、Ti酸化層41が形成されて、絶縁層42とで誘電体層4が構成される。このときの温度は、300℃〜400℃であるのが好ましい。オゾンアニールを上記の温度で行なうことにより、速やかに酸化が進行する。
[4]次に、図5に示すように、絶縁層42上に上部電極5をパターニングする。
[5]次に、図6に示すように、下部電極3、Ti酸化層41、絶縁層42および上部電極5を覆うように層間絶縁膜28を形成する。
[5]次に、図6に示すように、下部電極3、Ti酸化層41、絶縁層42および上部電極5を覆うように層間絶縁膜28を形成する。
ここで、層間絶縁膜28と層間絶縁膜27とで第1の実施の形態の層間絶縁膜21が構成される。
[6]最後に、層間絶縁膜28に接続孔23を形成し、接続孔23内にプラグ25を充填する。これにより、図1に示す容量素子1が得られる。
[6]最後に、層間絶縁膜28に接続孔23を形成し、接続孔23内にプラグ25を充填する。これにより、図1に示す容量素子1が得られる。
以上述べたように、このような容量素子1の製造方法によれば、下部電極3と絶縁層42との間に窒素を含有するTi酸化層41を確実に製造することができる。
ところで、前述した絶縁層42は、高温下では酸素イオンが失われて、酸素欠陥と呼ばれる格子欠陥が生じやすい。また、絶縁層42は液体の電解質と同様に酸素イオンを通す性質、すなわち酸素イオン導電性を持つ固体酸化物である。
ところで、前述した絶縁層42は、高温下では酸素イオンが失われて、酸素欠陥と呼ばれる格子欠陥が生じやすい。また、絶縁層42は液体の電解質と同様に酸素イオンを通す性質、すなわち酸素イオン導電性を持つ固体酸化物である。
本製造方法では、300℃〜400℃でオゾンアニールを行なうことによって、絶縁層42の酸素欠陥を容易かつ確実に補償することができると同時に下部電極3の一部を容易に酸化することができる。
また、例えば、MOCVD(Metal Organic Chemical Vapor Deposition)法などを用いた場合は、炭素等の不要物質がTi酸化層41に残存する恐れがある。この不要物質を除去するためには、別途残留炭素を酸素雰囲気のアニール処理により除去する必要があるため、工程数が増加するという問題があった。
本製造方法では下部電極3を、オゾンアニールを行なうことによって酸化することにより、不要物質のTi酸化層41への残存を容易に防止することができ、容量素子1の耐圧が安定する。また、工程数の削減を図ることができる。
次に、第2の実施の形態の容量素子について説明する。
図7は、第2の実施の形態の容量素子を示す断面図である。
以下、第2の実施の形態の容量素子について、前述した第1の実施の形態の容量素子との相違点を中心に説明し、同様の事項については、その説明を省略する。
図7は、第2の実施の形態の容量素子を示す断面図である。
以下、第2の実施の形態の容量素子について、前述した第1の実施の形態の容量素子との相違点を中心に説明し、同様の事項については、その説明を省略する。
第2の実施の形態の容量素子1は、下部電極3、絶縁層42および上部電極5の形状が異なっている点が第1の実施の形態の容量素子1とは異なる。
図7に示すように、第2の実施の形態の下部電極3は、第1の実施の形態の下部電極3に比べてその高さ(上下間の厚さ)が高く形成されている。そして、絶縁層42は、その一部が層間絶縁膜21上に設けられるように下部電極3の側面およびTi酸化層41の上面を覆って形成され、さらに、上部電極5は、誘電体層4の上面および側面のほぼ全面を覆うように形成されている。
図7に示すように、第2の実施の形態の下部電極3は、第1の実施の形態の下部電極3に比べてその高さ(上下間の厚さ)が高く形成されている。そして、絶縁層42は、その一部が層間絶縁膜21上に設けられるように下部電極3の側面およびTi酸化層41の上面を覆って形成され、さらに、上部電極5は、誘電体層4の上面および側面のほぼ全面を覆うように形成されている。
この第2の実施の形態の容量素子1によれば、第1の実施の形態の容量素子1と同様の効果が得られる。
そして、本実施の形態の容量素子1は、下部電極を高くすることにより、容量素子1の実効面積を大きくすることができる。
そして、本実施の形態の容量素子1は、下部電極を高くすることにより、容量素子1の実効面積を大きくすることができる。
次に、第2の実施の形態の容量素子の製造方法について説明する。
図8〜図12は、第2の実施の形態の容量素子の製造方法を説明する断面図である。
以下、第2の実施の形態の容量素子の製造方法について以下の工程[1]〜[6]に沿って説明する。
図8〜図12は、第2の実施の形態の容量素子の製造方法を説明する断面図である。
以下、第2の実施の形態の容量素子の製造方法について以下の工程[1]〜[6]に沿って説明する。
[1]第1の実施の形態の容量素子の製造方法[1]と同様の工程を行なう(図8参照)。
[2]図9に示すように、下部電極3の上面および側面と、層間絶縁膜27上の一部に絶縁層42をパターニングする。
[2]図9に示すように、下部電極3の上面および側面と、層間絶縁膜27上の一部に絶縁層42をパターニングする。
[3]第1の実施の形態の容量素子の製造方法[3]と同様の工程を行なう(図10参照)。
[4]第1の実施の形態の容量素子の製造方法[4]と同様の工程を行なう(図11参照)。
[4]第1の実施の形態の容量素子の製造方法[4]と同様の工程を行なう(図11参照)。
[5]第1の実施の形態の容量素子の製造方法[5]と同様の工程を行なう(図12参照)。
ここで、層間絶縁膜28と層間絶縁膜27とで第2の実施の形態の層間絶縁膜21が構成される。
ここで、層間絶縁膜28と層間絶縁膜27とで第2の実施の形態の層間絶縁膜21が構成される。
[6]第1の実施の形態の容量素子の製造方法[6]と同様の工程を行なう。
これにより、図7に示す容量素子1が得られる。
次に、第3の実施の形態の容量素子について説明する。
これにより、図7に示す容量素子1が得られる。
次に、第3の実施の形態の容量素子について説明する。
図13は、第3の実施の形態の容量素子を示す断面図である。
以下、第3の実施の形態の容量素子について、前述した第1の実施の形態の容量素子との相違点を中心に説明し、同様の事項については、その説明を省略する。
以下、第3の実施の形態の容量素子について、前述した第1の実施の形態の容量素子との相違点を中心に説明し、同様の事項については、その説明を省略する。
第3の実施の形態の容量素子1は、接続孔22が、層間絶縁膜21の上面から下部電極3の上面に向かって下部電極3の上面に対してほぼ垂直に形成されている。すなわち、プラグ24とプラグ25とが同じ側に設けられている点が、第1の実施の形態の容量素子1とは異なる。
このような容量素子1においても第1の実施の形態の容量素子1と同様の効果が得られる。
そして、本実施の形態の容量素子1によれば、プラグ24、25が同じ側に設けられているため、配線をより容易なものとすることができる。
そして、本実施の形態の容量素子1によれば、プラグ24、25が同じ側に設けられているため、配線をより容易なものとすることができる。
次に、第3の実施の形態の容量素子の製造方法について説明する。
図14〜図18は、第3の実施の形態の容量素子の製造方法を説明する断面図である。
以下、第3の実施の形態の容量素子の製造方法について以下の工程[1]〜[6]に沿って説明する。
図14〜図18は、第3の実施の形態の容量素子の製造方法を説明する断面図である。
以下、第3の実施の形態の容量素子の製造方法について以下の工程[1]〜[6]に沿って説明する。
[1]まず、図14に示すように、層間絶縁膜31を準備する。
[2]第1の実施の形態の容量素子の製造方法[2]と同様の工程を行なう(図15参照)。
[2]第1の実施の形態の容量素子の製造方法[2]と同様の工程を行なう(図15参照)。
[3]次に、オゾン(O3)雰囲気下でアニール処理(オゾン導入)を行なう。これにより、図16に示すように下部電極3の絶縁層42に対応する部位にTi酸化層41を形成する。
[4]第1の実施の形態の容量素子の製造方法[4]と同様の工程を行なう(図17参照)。
[5]第1の実施の形態の容量素子の製造方法[5]と同様の工程を行なう(図18参照)。
[5]第1の実施の形態の容量素子の製造方法[5]と同様の工程を行なう(図18参照)。
ここで、層間絶縁膜31と層間絶縁膜28とで第3の実施の形態の層間絶縁膜21が構成される。
[6]最後に、層間絶縁膜28に接続孔22、23を形成し、接続孔22内にプラグ24を充填し、接続孔23内にプラグ25を充填する。これにより、図13に示す容量素子1が得られる。
[6]最後に、層間絶縁膜28に接続孔22、23を形成し、接続孔22内にプラグ24を充填し、接続孔23内にプラグ25を充填する。これにより、図13に示す容量素子1が得られる。
次に、第4の実施の形態の容量素子について説明する。
図19は、第4の実施の形態の容量素子を示す断面図である。
以下、第4実施の形態の容量素子1について、前述した第1実施の形態との相違点を中心に説明し、同様の事項については、その説明を省略する。
図19は、第4の実施の形態の容量素子を示す断面図である。
以下、第4実施の形態の容量素子1について、前述した第1実施の形態との相違点を中心に説明し、同様の事項については、その説明を省略する。
第4の実施の形態の容量素子1の層間絶縁膜21は、層間絶縁膜211、212および213で構成されている。また、容量素子1は、層間絶縁膜211と層間絶縁膜212との間にストッパー膜29を有している。
容量素子1は、トレンチ構造をなしている。具体的には、下部電極3が、層間絶縁膜211の上面および層間絶縁膜212の側面および上面の一部に沿って設けられており、誘電体層4が下部電極3の形状に対応して下部電極3上に設けられている。
上部電極5は、下部電極3および誘電体層4が設けられた開口部内に充填されている。また、上部電極5の上面は、基部2の上面に対してほぼ平行になっている。
次に、第4の実施の形態の容量素子1の製造方法について説明する。
次に、第4の実施の形態の容量素子1の製造方法について説明する。
図20〜図26は、第4の実施の形態の容量素子の製造方法を説明する断面図である。
以下、第4の実施の形態の容量素子の製造方法について以下の工程[1]〜[8]に沿って説明する。
以下、第4の実施の形態の容量素子の製造方法について以下の工程[1]〜[8]に沿って説明する。
[1]まず、層間絶縁膜211と、層間絶縁膜211に形成された接続孔22と、接続孔22に充填されたプラグ24と、層間絶縁膜211上にストッパー膜291とが形成された構造体30を準備する。
このストッパー膜291の構成材料としては、例えば、Si3N4等が挙げられる。
[2]次に、ストッパー膜291上に層間絶縁膜を形成し、例えば、リソグラフィー技術及びエッチング技術により、層間絶縁膜をパターニングし、層間絶縁膜およびストッパー膜291の一部を除去して開口部33を形成する。このときストッパー膜291は、エッチストップ層として機能する。その後、ストッパー膜291の一部を除去する。これにより図21に示すように、層間絶縁膜212およびストッパー膜29が得られる。
[2]次に、ストッパー膜291上に層間絶縁膜を形成し、例えば、リソグラフィー技術及びエッチング技術により、層間絶縁膜をパターニングし、層間絶縁膜およびストッパー膜291の一部を除去して開口部33を形成する。このときストッパー膜291は、エッチストップ層として機能する。その後、ストッパー膜291の一部を除去する。これにより図21に示すように、層間絶縁膜212およびストッパー膜29が得られる。
[3]次に、図22に示すように、下部電極3を開口部33の縁部に沿って(層間絶縁膜211の上面の一部および層間絶縁膜212に沿って)パターニングする。
[4]次に、図23に示すように、絶縁膜42を下部電極3に沿ってパターニングする。
[4]次に、図23に示すように、絶縁膜42を下部電極3に沿ってパターニングする。
[5]第1の実施の形態の容量素子の製造方法[3]と同様の工程を行なう(図24参照)。
[6]次に、図25に示すように、上部電極5を誘電体層4上にパターニングして形成し、その後、上部電極5の上面を平坦化する。
[6]次に、図25に示すように、上部電極5を誘電体層4上にパターニングして形成し、その後、上部電極5の上面を平坦化する。
[7]次に、図26に示すように、下部電極3、誘電体層4および上部電極5を覆うように層間絶縁膜213を形成する。
[8]最後に、層間絶縁膜213に接続孔23を形成し、接続孔23内にプラグ25を充填する。これにより、図19に示す容量素子1が得られる。
[8]最後に、層間絶縁膜213に接続孔23を形成し、接続孔23内にプラグ25を充填する。これにより、図19に示す容量素子1が得られる。
次に、第5の実施の形態の容量素子について説明する。
図27は、第5の実施の形態の容量素子を示す断面図である。
以下、第5の実施の形態の容量素子について、前述した第1の実施の形態の容量素子との相違点を中心に説明し、同様の事項については、その説明を省略する。
図27は、第5の実施の形態の容量素子を示す断面図である。
以下、第5の実施の形態の容量素子について、前述した第1の実施の形態の容量素子との相違点を中心に説明し、同様の事項については、その説明を省略する。
第5の実施の形態の容量素子1は、絶縁層42のTi酸化層41の反対側に、二酸化チタン(TiO2)層43を有している。
このような容量素子1においても第1の実施の形態の容量素子1と同様の効果が得られる。
このような容量素子1においても第1の実施の形態の容量素子1と同様の効果が得られる。
そして、本実施の形態の容量素子1によれば、さらに、容量の変動を抑制・防止することができる。
以上、本発明の好適な実施の形態について詳述したが、本発明は、その特定の実施の形態に限定されるものではない。
以上、本発明の好適な実施の形態について詳述したが、本発明は、その特定の実施の形態に限定されるものではない。
(実施例1)
まず、SiO2で構成される層間絶縁膜に形成された接続孔に、タングステンで構成されるプラグが充填された構造体を用意した。
まず、SiO2で構成される層間絶縁膜に形成された接続孔に、タングステンで構成されるプラグが充填された構造体を用意した。
1A)次に、この構造体上に、総厚さ100nmのTiN層をパターニングして形成した。
2A)次に、TiN層上に総厚さ15nmのHfO2層をパターニングして形成した。
2A)次に、TiN層上に総厚さ15nmのHfO2層をパターニングして形成した。
3A)次に、400℃のオゾン雰囲気下でアニール処理を行なって、TiN層とHfO2層との間に、深さ1nmのTi酸化層を形成した。このときのTi酸化層の窒素含有率は、約1%であった。
4A)次に、HfO2層上に総厚さ100nmのTiN層をパターニングして形成した。
5A)次に、SiO2で構成される層間絶縁膜でTiN層、Ti酸化層、HfO2層およびTiN層を覆った。
5A)次に、SiO2で構成される層間絶縁膜でTiN層、Ti酸化層、HfO2層およびTiN層を覆った。
6A)次に、5A)で述べた層間絶縁膜に接続孔を形成し、タングステンで構成されるプラグを充填して4A)で形成したTiN層と電気的に接続した。
これにより、図1に示すような、構造体上にTiN層、Ti酸化層、HfO2層、TiN層がこの順番で形成された容量素子を得た。
これにより、図1に示すような、構造体上にTiN層、Ti酸化層、HfO2層、TiN層がこの順番で形成された容量素子を得た。
(実施例2)
まず、SiO2で構成される層間絶縁膜に形成された接続孔に、タングステンで構成されるプラグが充填された構造体を用意した。
まず、SiO2で構成される層間絶縁膜に形成された接続孔に、タングステンで構成されるプラグが充填された構造体を用意した。
次に、実施例1の1A)〜3A)と同様の工程を行なった。
4B)次に、HfO2層上に、総厚さ2nmのチタン(Ti)をパターニングして形成した。
4B)次に、HfO2層上に、総厚さ2nmのチタン(Ti)をパターニングして形成した。
5B)次に、チタンをアニール処理により酸化してTiO2層を形成した。
6B)次に、TiO2層上に総厚さ100nmのTiN層をパターニングして形成した。
6B)次に、TiO2層上に総厚さ100nmのTiN層をパターニングして形成した。
7B)次に、SiO2で構成される層間絶縁膜でTiN層、Ti酸化層、HfO2層、TiO2層およびTiN層を覆った。
8B)次に、7B)で述べた層間絶縁膜に接続孔を形成し、タングステンで構成されるプラグを充填して6B)で形成したTiN層と電気的に接続した。
8B)次に、7B)で述べた層間絶縁膜に接続孔を形成し、タングステンで構成されるプラグを充填して6B)で形成したTiN層と電気的に接続した。
これにより、図27に示すような、構造体上にTiN層、Ti酸化層、HfO2層、TiO2層、TiN層がこの順番で形成された容量素子を得た。
(比較例)
まず、SiO2で構成される層間絶縁膜に形成された接続孔に、タングステンで構成されるプラグが充填された構造体を用意した。
(比較例)
まず、SiO2で構成される層間絶縁膜に形成された接続孔に、タングステンで構成されるプラグが充填された構造体を用意した。
1C)次に、この構造体上に、総厚さ1nmのTiO2層を、TiCl4と酸化剤O3を用いてALD(Atomic Layer Deposition)法によりパターニングして形成した。
2C)次に、TiO2層上に総厚さ15nmのHfO2層をパターニングして形成した。
2C)次に、TiO2層上に総厚さ15nmのHfO2層をパターニングして形成した。
3C)次に、酸化雰囲気下でアニール処理を行なった。なお、酸化雰囲気はO3を用いて、アニール温度450℃、アニール時間10分間とした。
4C)その後、実施例1の工程4A)〜6A)を行なって、容量素子を得た。
4C)その後、実施例1の工程4A)〜6A)を行なって、容量素子を得た。
(評価)
以上のようにして得られた各容量素子について、容量変動、リーク電流の評価を行なた。
以上のようにして得られた各容量素子について、容量変動、リーク電流の評価を行なた。
[3.1]容量変動
各容量素子に対して(−4V〜+4V)の電圧を印加し、容量の変動を評価した。
図28は、印加電圧と容量変動との関係を示すグラフである。なお、図28の縦軸は、各容量素子に対して0Vの電圧を印加したときの容量をC0(基準)として、印加電圧−4V〜+4V間での容量の変化の割合C/C0を示している。
各容量素子に対して(−4V〜+4V)の電圧を印加し、容量の変動を評価した。
図28は、印加電圧と容量変動との関係を示すグラフである。なお、図28の縦軸は、各容量素子に対して0Vの電圧を印加したときの容量をC0(基準)として、印加電圧−4V〜+4V間での容量の変化の割合C/C0を示している。
実施例1の容量素子の容量の変動は、3.1%(平均)であり、実施例2の容量素子の容量の変動は2.7%(平均)であった。
これらは、比較例の容量素子の容量の変動3.8%(平均)に比べて、いずれも容量の変動(平均)が小さかった。
これらは、比較例の容量素子の容量の変動3.8%(平均)に比べて、いずれも容量の変動(平均)が小さかった。
[3.2]リーク電流
各容量素子に対して(−3V〜+3V)の電圧を印加し、そのリーク電流を評価した。
図29は、印加電圧とリーク電流との関係を示すグラフである。なお、図29の縦軸は、比較例の容量素子に対して0Vの電圧を印加したときのリーク電流を1.0E―02fA/μm2(基準)として、印加電圧−3V〜+3V間でのリーク電流を示している。
各容量素子に対して(−3V〜+3V)の電圧を印加し、そのリーク電流を評価した。
図29は、印加電圧とリーク電流との関係を示すグラフである。なお、図29の縦軸は、比較例の容量素子に対して0Vの電圧を印加したときのリーク電流を1.0E―02fA/μm2(基準)として、印加電圧−3V〜+3V間でのリーク電流を示している。
図29に示すように、実施例1の容量素子および実施例2の容量素子ともに、比較例の容量素子に対するリーク電流の低減を確認することができた。特に、実施例2の容量素子は、比較例の容量素子に比べて、リーク電流を1/10に低減することができた。
(付記1) 半導体装置に用いられる容量素子において、
第1の電極と、
前記第1の電極上に形成された窒素を含む窒素含有酸化チタン層と、
前記窒素含有酸化チタン層上に形成された絶縁層と、
前記絶縁層の前記第1の電極と反対側に設けられ、前記第1の電極に対向する第2の電極と、
を有することを特徴とする容量素子。
第1の電極と、
前記第1の電極上に形成された窒素を含む窒素含有酸化チタン層と、
前記窒素含有酸化チタン層上に形成された絶縁層と、
前記絶縁層の前記第1の電極と反対側に設けられ、前記第1の電極に対向する第2の電極と、
を有することを特徴とする容量素子。
(付記2) 前記絶縁層の前記窒素含有酸化チタン層の反対側に、さらに酸化チタン層を有することを特徴とする付記1記載の容量素子。
(付記3) 前記第1の電極および前記第2の電極は、チタンナイトライドで構成されており、
前記窒素含有酸化チタン層は、前記チタンナイトライドを酸化したものであることを特徴とする付記1記載の容量素子。
(付記3) 前記第1の電極および前記第2の電極は、チタンナイトライドで構成されており、
前記窒素含有酸化チタン層は、前記チタンナイトライドを酸化したものであることを特徴とする付記1記載の容量素子。
(付記4) 前記絶縁層は、酸化ハフニウムで構成されていることを特徴とする付記1記載の容量素子。
(付記5) 前記絶縁層は、酸化ジルコニウムで構成されていることを特徴とする付記1記載の容量素子。
(付記5) 前記絶縁層は、酸化ジルコニウムで構成されていることを特徴とする付記1記載の容量素子。
(付記6) 前記絶縁層は、ジルコニウムハフニウムオキサイドで構成されていることを特徴とする付記1記載の容量素子。
(付記7) 前記窒素含有酸化チタン層の膜厚は、1nm〜5nmであることを特徴とする付記1記載の容量素子。
(付記7) 前記窒素含有酸化チタン層の膜厚は、1nm〜5nmであることを特徴とする付記1記載の容量素子。
(付記8) 半導体装置に用いられる容量素子の製造方法において、
チタンナイトライドで構成される第1の電極上に絶縁膜を形成する工程と、
前記第1の電極の前記絶縁膜側を酸化する工程と、
を有することを特徴とする容量素子の製造方法。
チタンナイトライドで構成される第1の電極上に絶縁膜を形成する工程と、
前記第1の電極の前記絶縁膜側を酸化する工程と、
を有することを特徴とする容量素子の製造方法。
(付記9) 前記絶縁膜の前記第1の電極と反対側にチタン酸化膜を形成する工程をさらに有することを特徴とする付記8記載の容量素子の製造方法。
(付記10) 前記第1の電極の酸化は、オゾン雰囲気でのアニール処理により行なわれることを特徴とする付記8記載の容量素子の製造方法。
(付記10) 前記第1の電極の酸化は、オゾン雰囲気でのアニール処理により行なわれることを特徴とする付記8記載の容量素子の製造方法。
(付記11) 前記アニール処理は300℃〜400℃の雰囲気で行なわれることを特徴とする付記10記載の容量素子の製造方法。
1 容量素子
2 基部
3 下部電極
4 誘電体層
5 上部電極
41 Ti酸化層
42 絶縁層
43 TiO2層
2 基部
3 下部電極
4 誘電体層
5 上部電極
41 Ti酸化層
42 絶縁層
43 TiO2層
Claims (5)
- 半導体装置に用いられる容量素子において、
第1の電極と、
前記第1の電極上に形成された窒素を含む窒素含有酸化チタン層と、
前記窒素含有酸化チタン層上に形成された絶縁層と、
前記絶縁層の前記第1の電極と反対側に設けられ、前記第1の電極に対向する第2の電極と、
を有することを特徴とする容量素子。 - 前記絶縁層の前記窒素含有酸化チタン層の反対側に、さらに酸化チタン層を有することを特徴とする請求項1記載の容量素子。
- 前記第1の電極および前記第2の電極は、チタンナイトライドで構成されており、
前記窒素含有酸化チタン層は、前記チタンナイトライドを酸化したものであることを特徴とする請求項1記載の容量素子。 - 半導体装置に用いられる容量素子の製造方法において、
チタンナイトライドで構成される第1の電極上に絶縁膜を形成する工程と、
前記第1の電極の前記絶縁膜側を酸化する工程と、
を有することを特徴とする容量素子の製造方法。 - 前記第1の電極の酸化は、オゾン雰囲気でのアニール処理により行なわれることを特徴とする請求項4記載の容量素子の製造方法。
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JP2021192453A (ja) * | 2019-03-04 | 2021-12-16 | パナソニックIpマネジメント株式会社 | 配線構造体、半導体装置、能動素子の動作方法、配線構造体の製造方法、配線構造体の使用方法及び配線構造体の配線抵抗の制御方法 |
-
2005
- 2005-03-24 JP JP2005086999A patent/JP2006269823A/ja not_active Withdrawn
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