JP2006269823A - 容量素子および容量素子の製造方法 - Google Patents
容量素子および容量素子の製造方法 Download PDFInfo
- Publication number
- JP2006269823A JP2006269823A JP2005086999A JP2005086999A JP2006269823A JP 2006269823 A JP2006269823 A JP 2006269823A JP 2005086999 A JP2005086999 A JP 2005086999A JP 2005086999 A JP2005086999 A JP 2005086999A JP 2006269823 A JP2006269823 A JP 2006269823A
- Authority
- JP
- Japan
- Prior art keywords
- capacitive element
- layer
- manufacturing
- insulating film
- electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Images
Landscapes
- Semiconductor Integrated Circuits (AREA)
Abstract
【課題】 容量値の変動を抑制または防止する。
【解決手段】 容量素子１は、ＤＲＡＭなどの半導体記憶装置に用いられる半導体装置に用いられるものであり、絶縁性を有する層間絶縁膜２１と、層間絶縁膜２１に形成された接続孔２２、２３に、それぞれ充填されたプラグ２４、２５とで構成される基部２と、チタンナイトライドで構成される下部電極３と、下部電極３上に形成された窒素を含むＴｉ酸化層４１と、Ｔｉ酸化層４１上に形成され、絶縁性を有する絶縁層４２と、絶縁層４２の下部電極３と反対側に設けられ、下部電極３に対向する上部電極５とを有する。
【選択図】 図１
【解決手段】 容量素子１は、ＤＲＡＭなどの半導体記憶装置に用いられる半導体装置に用いられるものであり、絶縁性を有する層間絶縁膜２１と、層間絶縁膜２１に形成された接続孔２２、２３に、それぞれ充填されたプラグ２４、２５とで構成される基部２と、チタンナイトライドで構成される下部電極３と、下部電極３上に形成された窒素を含むＴｉ酸化層４１と、Ｔｉ酸化層４１上に形成され、絶縁性を有する絶縁層４２と、絶縁層４２の下部電極３と反対側に設けられ、下部電極３に対向する上部電極５とを有する。
【選択図】 図１
Description
本発明は容量素子および容量素子の製造方法に関し、特にＤＲＡＭ(Dynamic Random Access Memory)などの半導体記憶装置に用いられる容量素子および容量素子の製造方法に関する。
従来から、電源バスライン間の結合によって生じる電圧ノイズや電圧変動の抑制、ＤＲＡＭなどの半導体記憶装置の蓄積容量、マイクロ波素子に用いられる能動可変素子等、電子デバイスの分野において様々な用途に容量素子（キャパシタ）が用いられている。
最近、特に電子デバイスの小型化、省電力化等に伴い、容量素子についても小型・大容量化が課題となっている。サイズを大きくすることなく静電容量を上げる１つの方法として、誘電体層に高誘電材料を用いることにより、容量から換算される電気的な膜厚を薄層化する方法が挙げられる。
この誘電体層の電気的な膜厚の薄層化を実現するためには、低温で成膜でき、低リーク電流であり、分布など膜質のよい高誘電絶縁材料が必要である。
この絶縁材料としては、例えば、ＡＬＤ（Atomic Layer Deposition）法により成膜される酸化ハフニウム（ＨｆＯ2）、酸化ジルコニウム（ＺｒＯ2）、ジルコニウムハフニウムオキサイド（ＺｒXＨｆ1-XＯ2（ここで０≦Ｘ≦１））等が挙げられ、この絶縁膜と、例えば二酸化チタン（ＴｉＯ2）とを用いて誘電体層が形成されている（例えば、特許文献１参照）。
特開２００４−１３４５７９号公報
この絶縁材料としては、例えば、ＡＬＤ（Atomic Layer Deposition）法により成膜される酸化ハフニウム（ＨｆＯ2）、酸化ジルコニウム（ＺｒＯ2）、ジルコニウムハフニウムオキサイド（ＺｒXＨｆ1-XＯ2（ここで０≦Ｘ≦１））等が挙げられ、この絶縁膜と、例えば二酸化チタン（ＴｉＯ2）とを用いて誘電体層が形成されている（例えば、特許文献１参照）。
二酸化チタンは、酸化雰囲気下での加熱によりアナタース型からルチル型へと結晶形態が変化する特性を有している。二酸化チタンの結晶形態が変化した場合、その組成が不安定となり、印加電圧によって容量素子の容量値が変動するという問題があった。
本発明はこのような点に鑑みてなされたものであり、容量値の変動を抑制または防止することができる容量素子および容量素子の製造方法を提供することを目的とする。
本発明では上記問題を解決するために、図１に示すような容量素子１が提供される。図１に示す容量素子１は、半導体装置に用いられるものであり、下部電極３と、下部電極３上に形成された窒素を含むＴｉ酸化層４１と、Ｔｉ酸化層４１上に形成された絶縁層４２と、絶縁層４２の下部電極３と反対側に設けられ、下部電極３に対向する上部電極５とを有する。
このような容量素子１では、窒素を含んだＴｉ酸化層４１を用いることにより、Ｔｉ酸化層４１の結晶形態の変化を抑制・防止することができる。
また、本発明では上記課題を解決するために、半導体装置に用いられる容量素子において、チタンナイトライドで構成される第１の電極上に絶縁膜を形成する工程と、前記第１の電極の前記絶縁膜側を酸化する工程とを有することを特徴とする容量素子の製造方法が提供される。
また、本発明では上記課題を解決するために、半導体装置に用いられる容量素子において、チタンナイトライドで構成される第１の電極上に絶縁膜を形成する工程と、前記第１の電極の前記絶縁膜側を酸化する工程とを有することを特徴とする容量素子の製造方法が提供される。
このような容量素子の製造方法によれば、第１の電極の絶縁膜側に窒素を含有する酸化チタン層を容易かつ確実に製造することができる。
本発明は、窒素を含んだ酸化チタン層を有することにより、酸化チタン層の結晶形態の変化を抑制・防止することができるため酸化チタン層の組成が安定する。これにより、リーク電流を減少させることができる。また、容量値の変動を抑制することができる。
以下、本発明の実施の形態を図面を参照して詳細に説明する。
図１は、第１の実施の形態の容量素子の断面図である。
図１に示す容量素子１は、例えば、ＤＲＡＭ等の半導体装置に用いられるものであり、基部２内に、下部電極３と、電極間の絶縁体・誘電体としての役割を果たす誘電体層４と、上部電極５とが、この順番に積層されている。以下各層（各部）の構成について説明する。
図１は、第１の実施の形態の容量素子の断面図である。
図１に示す容量素子１は、例えば、ＤＲＡＭ等の半導体装置に用いられるものであり、基部２内に、下部電極３と、電極間の絶縁体・誘電体としての役割を果たす誘電体層４と、上部電極５とが、この順番に積層されている。以下各層（各部）の構成について説明する。
基部２は、絶縁性を有する層間絶縁膜２１と、層間絶縁膜２１に形成された接続孔２２、２３に、それぞれ充填されたプラグ２４、２５とで構成されている。
プラグ２４は、外部配線（図示せず）と接続するために設けられ、下部電極３と電気的に接続されている。また、プラグ２５は、外部配線（図示せず）と接続するために設けられ、上部電極５と電気的に接続されている。
プラグ２４は、外部配線（図示せず）と接続するために設けられ、下部電極３と電気的に接続されている。また、プラグ２５は、外部配線（図示せず）と接続するために設けられ、上部電極５と電気的に接続されている。
層間絶縁膜２１の構成材料としては、例えば、ＳｉＯ2、ＳｉＯＣ等が挙げられる。
また、プラグ２４、２５の構成材料としては、例えば、タングステン等が挙げられる。
下部電極３の構成材料としては、チタンナイトライド（ＴｉＮ）が好ましい。
また、プラグ２４、２５の構成材料としては、例えば、タングステン等が挙げられる。
下部電極３の構成材料としては、チタンナイトライド（ＴｉＮ）が好ましい。
下部電極３の平均厚さは、特に限定されないが、例えば、５０ｎｍ〜１００ｎｍ程度とするのが好ましい。
誘電体層４は、酸化層であるＴｉ酸化層４１と、絶縁層４２とで構成されている。
誘電体層４は、酸化層であるＴｉ酸化層４１と、絶縁層４２とで構成されている。
Ｔｉ酸化層４１は、主成分として二酸化チタン（ＴｉＯ2）と、窒酸化チタン（ＴｉＯＮ）とを有している。このＴｉ酸化層４１の窒素の含有率は、例えば、０．１％〜５％であるのが好ましい。
Ｔｉ酸化層４１の窒素の含有率を以上のものにすることにより、Ｔｉ酸化層４１の物性が安定し、リーク電流を減少させることができる。
このＴｉ酸化層４１の厚さは、例えば、１ｎｍ〜５ｎｍであるのが好ましい。
このＴｉ酸化層４１の厚さは、例えば、１ｎｍ〜５ｎｍであるのが好ましい。
Ｔｉ酸化層４１の厚さを以上のものにすることにより、前述した効果をより顕著なものとすることができる。
絶縁層４２の構成材料としては、例えば、酸化ハフニウム（ＨｆＯ2）、酸化ジルコニウム（ＺｒＯ2）、ジルコニウムハフニウムオキサイド（ＺｒXＨｆ1-XＯ2（ここで０≦Ｘ≦１））等が好ましい。
絶縁層４２の構成材料としては、例えば、酸化ハフニウム（ＨｆＯ2）、酸化ジルコニウム（ＺｒＯ2）、ジルコニウムハフニウムオキサイド（ＺｒXＨｆ1-XＯ2（ここで０≦Ｘ≦１））等が好ましい。
上部電極５の構成材料としては、下部電極３と同様のものが挙げられる。
以上述べたように、本実施の形態の容量素子１によれば、酸化層を、窒素を含有するＴｉ酸化層４１で構成することにより、Ｔｉ酸化層４１に含まれる二酸化チタン成分の結晶形態の変化によるバンドギャップ等の変化を抑制・防止することができるため、酸化チタン層の組成が安定する。これにより、リーク電流を減少させることができる。また、容量値の変動を抑制することができる。
以上述べたように、本実施の形態の容量素子１によれば、酸化層を、窒素を含有するＴｉ酸化層４１で構成することにより、Ｔｉ酸化層４１に含まれる二酸化チタン成分の結晶形態の変化によるバンドギャップ等の変化を抑制・防止することができるため、酸化チタン層の組成が安定する。これにより、リーク電流を減少させることができる。また、容量値の変動を抑制することができる。
また、酸化層としてＴｉ酸化層４１を用いることにより、例えば、酸化層を二酸化チタンのみで構成した場合に比べて、リーク電流が減少する（例えば、Japanese Journal of Applied Physics Volume 42(2003)pp.L102-L104参照）。
また、誘電体層４の構成材料に、下部電極３および上部電極５の構成材料よりも伝導帯が高いものを用いることにより、誘電体層４のバンド構造による電荷トラップ形成（電荷蓄積）がなく、印加電圧の変動を抑制・防止することができる。
以下、容量素子１の第１の製造方法について以下の工程［１］〜［６］に沿って説明する。
図２〜図６は、容量素子の製造方法を説明する断面図である。
図２〜図６は、容量素子の製造方法を説明する断面図である。
［１］まず、図２に示すように、層間絶縁膜２７と、層間絶縁膜２７に形成された接続孔２２と、接続孔２２に充填されたプラグ２４とが形成された構造体２０を準備する。
［２］次に、図３に示すように、構造体２０上に下部電極３をパターニングし、さらに下部電極３上に絶縁層４２をパターニングする。
［２］次に、図３に示すように、構造体２０上に下部電極３をパターニングし、さらに下部電極３上に絶縁層４２をパターニングする。
［３］次に、オゾン（Ｏ3）雰囲気下でアニール処理（オゾン導入）を行なう。これにより、図４に示すように、下部電極３の一部が酸化され、Ｔｉ酸化層４１が形成されて、絶縁層４２とで誘電体層４が構成される。このときの温度は、３００℃〜４００℃であるのが好ましい。オゾンアニールを上記の温度で行なうことにより、速やかに酸化が進行する。
［４］次に、図５に示すように、絶縁層４２上に上部電極５をパターニングする。
［５］次に、図６に示すように、下部電極３、Ｔｉ酸化層４１、絶縁層４２および上部電極５を覆うように層間絶縁膜２８を形成する。
［５］次に、図６に示すように、下部電極３、Ｔｉ酸化層４１、絶縁層４２および上部電極５を覆うように層間絶縁膜２８を形成する。
ここで、層間絶縁膜２８と層間絶縁膜２７とで第１の実施の形態の層間絶縁膜２１が構成される。
［６］最後に、層間絶縁膜２８に接続孔２３を形成し、接続孔２３内にプラグ２５を充填する。これにより、図１に示す容量素子１が得られる。
［６］最後に、層間絶縁膜２８に接続孔２３を形成し、接続孔２３内にプラグ２５を充填する。これにより、図１に示す容量素子１が得られる。
以上述べたように、このような容量素子１の製造方法によれば、下部電極３と絶縁層４２との間に窒素を含有するＴｉ酸化層４１を確実に製造することができる。
ところで、前述した絶縁層４２は、高温下では酸素イオンが失われて、酸素欠陥と呼ばれる格子欠陥が生じやすい。また、絶縁層４２は液体の電解質と同様に酸素イオンを通す性質、すなわち酸素イオン導電性を持つ固体酸化物である。
ところで、前述した絶縁層４２は、高温下では酸素イオンが失われて、酸素欠陥と呼ばれる格子欠陥が生じやすい。また、絶縁層４２は液体の電解質と同様に酸素イオンを通す性質、すなわち酸素イオン導電性を持つ固体酸化物である。
本製造方法では、３００℃〜４００℃でオゾンアニールを行なうことによって、絶縁層４２の酸素欠陥を容易かつ確実に補償することができると同時に下部電極３の一部を容易に酸化することができる。
また、例えば、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法などを用いた場合は、炭素等の不要物質がＴｉ酸化層４１に残存する恐れがある。この不要物質を除去するためには、別途残留炭素を酸素雰囲気のアニール処理により除去する必要があるため、工程数が増加するという問題があった。
本製造方法では下部電極３を、オゾンアニールを行なうことによって酸化することにより、不要物質のＴｉ酸化層４１への残存を容易に防止することができ、容量素子１の耐圧が安定する。また、工程数の削減を図ることができる。
次に、第２の実施の形態の容量素子について説明する。
図７は、第２の実施の形態の容量素子を示す断面図である。
以下、第２の実施の形態の容量素子について、前述した第１の実施の形態の容量素子との相違点を中心に説明し、同様の事項については、その説明を省略する。
図７は、第２の実施の形態の容量素子を示す断面図である。
以下、第２の実施の形態の容量素子について、前述した第１の実施の形態の容量素子との相違点を中心に説明し、同様の事項については、その説明を省略する。
第２の実施の形態の容量素子１は、下部電極３、絶縁層４２および上部電極５の形状が異なっている点が第１の実施の形態の容量素子１とは異なる。
図７に示すように、第２の実施の形態の下部電極３は、第１の実施の形態の下部電極３に比べてその高さ（上下間の厚さ）が高く形成されている。そして、絶縁層４２は、その一部が層間絶縁膜２１上に設けられるように下部電極３の側面およびＴｉ酸化層４１の上面を覆って形成され、さらに、上部電極５は、誘電体層４の上面および側面のほぼ全面を覆うように形成されている。
図７に示すように、第２の実施の形態の下部電極３は、第１の実施の形態の下部電極３に比べてその高さ（上下間の厚さ）が高く形成されている。そして、絶縁層４２は、その一部が層間絶縁膜２１上に設けられるように下部電極３の側面およびＴｉ酸化層４１の上面を覆って形成され、さらに、上部電極５は、誘電体層４の上面および側面のほぼ全面を覆うように形成されている。
この第２の実施の形態の容量素子１によれば、第１の実施の形態の容量素子１と同様の効果が得られる。
そして、本実施の形態の容量素子１は、下部電極を高くすることにより、容量素子１の実効面積を大きくすることができる。
そして、本実施の形態の容量素子１は、下部電極を高くすることにより、容量素子１の実効面積を大きくすることができる。
次に、第２の実施の形態の容量素子の製造方法について説明する。
図８〜図１２は、第２の実施の形態の容量素子の製造方法を説明する断面図である。
以下、第２の実施の形態の容量素子の製造方法について以下の工程［１］〜［６］に沿って説明する。
図８〜図１２は、第２の実施の形態の容量素子の製造方法を説明する断面図である。
以下、第２の実施の形態の容量素子の製造方法について以下の工程［１］〜［６］に沿って説明する。
［１］第１の実施の形態の容量素子の製造方法［１］と同様の工程を行なう（図８参照）。
［２］図９に示すように、下部電極３の上面および側面と、層間絶縁膜２７上の一部に絶縁層４２をパターニングする。
［２］図９に示すように、下部電極３の上面および側面と、層間絶縁膜２７上の一部に絶縁層４２をパターニングする。
［３］第１の実施の形態の容量素子の製造方法［３］と同様の工程を行なう（図１０参照）。
［４］第１の実施の形態の容量素子の製造方法［４］と同様の工程を行なう（図１１参照）。
［４］第１の実施の形態の容量素子の製造方法［４］と同様の工程を行なう（図１１参照）。
［５］第１の実施の形態の容量素子の製造方法［５］と同様の工程を行なう（図１２参照）。
ここで、層間絶縁膜２８と層間絶縁膜２７とで第２の実施の形態の層間絶縁膜２１が構成される。
ここで、層間絶縁膜２８と層間絶縁膜２７とで第２の実施の形態の層間絶縁膜２１が構成される。
［６］第１の実施の形態の容量素子の製造方法［６］と同様の工程を行なう。
これにより、図７に示す容量素子１が得られる。
次に、第３の実施の形態の容量素子について説明する。
これにより、図７に示す容量素子１が得られる。
次に、第３の実施の形態の容量素子について説明する。
図１３は、第３の実施の形態の容量素子を示す断面図である。
以下、第３の実施の形態の容量素子について、前述した第１の実施の形態の容量素子との相違点を中心に説明し、同様の事項については、その説明を省略する。
以下、第３の実施の形態の容量素子について、前述した第１の実施の形態の容量素子との相違点を中心に説明し、同様の事項については、その説明を省略する。
第３の実施の形態の容量素子１は、接続孔２２が、層間絶縁膜２１の上面から下部電極３の上面に向かって下部電極３の上面に対してほぼ垂直に形成されている。すなわち、プラグ２４とプラグ２５とが同じ側に設けられている点が、第１の実施の形態の容量素子１とは異なる。
このような容量素子１においても第１の実施の形態の容量素子１と同様の効果が得られる。
そして、本実施の形態の容量素子１によれば、プラグ２４、２５が同じ側に設けられているため、配線をより容易なものとすることができる。
そして、本実施の形態の容量素子１によれば、プラグ２４、２５が同じ側に設けられているため、配線をより容易なものとすることができる。
次に、第３の実施の形態の容量素子の製造方法について説明する。
図１４〜図１８は、第３の実施の形態の容量素子の製造方法を説明する断面図である。
以下、第３の実施の形態の容量素子の製造方法について以下の工程［１］〜［６］に沿って説明する。
図１４〜図１８は、第３の実施の形態の容量素子の製造方法を説明する断面図である。
以下、第３の実施の形態の容量素子の製造方法について以下の工程［１］〜［６］に沿って説明する。
［１］まず、図１４に示すように、層間絶縁膜３１を準備する。
［２］第１の実施の形態の容量素子の製造方法［２］と同様の工程を行なう（図１５参照）。
［２］第１の実施の形態の容量素子の製造方法［２］と同様の工程を行なう（図１５参照）。
［３］次に、オゾン（Ｏ3）雰囲気下でアニール処理（オゾン導入）を行なう。これにより、図１６に示すように下部電極３の絶縁層４２に対応する部位にＴｉ酸化層４１を形成する。
［４］第１の実施の形態の容量素子の製造方法［４］と同様の工程を行なう（図１７参照）。
［５］第１の実施の形態の容量素子の製造方法［５］と同様の工程を行なう（図１８参照）。
［５］第１の実施の形態の容量素子の製造方法［５］と同様の工程を行なう（図１８参照）。
ここで、層間絶縁膜３１と層間絶縁膜２８とで第３の実施の形態の層間絶縁膜２１が構成される。
［６］最後に、層間絶縁膜２８に接続孔２２、２３を形成し、接続孔２２内にプラグ２４を充填し、接続孔２３内にプラグ２５を充填する。これにより、図１３に示す容量素子１が得られる。
［６］最後に、層間絶縁膜２８に接続孔２２、２３を形成し、接続孔２２内にプラグ２４を充填し、接続孔２３内にプラグ２５を充填する。これにより、図１３に示す容量素子１が得られる。
次に、第４の実施の形態の容量素子について説明する。
図１９は、第４の実施の形態の容量素子を示す断面図である。
以下、第４実施の形態の容量素子１について、前述した第１実施の形態との相違点を中心に説明し、同様の事項については、その説明を省略する。
図１９は、第４の実施の形態の容量素子を示す断面図である。
以下、第４実施の形態の容量素子１について、前述した第１実施の形態との相違点を中心に説明し、同様の事項については、その説明を省略する。
第４の実施の形態の容量素子１の層間絶縁膜２１は、層間絶縁膜２１１、２１２および２１３で構成されている。また、容量素子１は、層間絶縁膜２１１と層間絶縁膜２１２との間にストッパー膜２９を有している。
容量素子１は、トレンチ構造をなしている。具体的には、下部電極３が、層間絶縁膜２１１の上面および層間絶縁膜２１２の側面および上面の一部に沿って設けられており、誘電体層４が下部電極３の形状に対応して下部電極３上に設けられている。
上部電極５は、下部電極３および誘電体層４が設けられた開口部内に充填されている。また、上部電極５の上面は、基部２の上面に対してほぼ平行になっている。
次に、第４の実施の形態の容量素子１の製造方法について説明する。
次に、第４の実施の形態の容量素子１の製造方法について説明する。
図２０〜図２６は、第４の実施の形態の容量素子の製造方法を説明する断面図である。
以下、第４の実施の形態の容量素子の製造方法について以下の工程［１］〜［８］に沿って説明する。
以下、第４の実施の形態の容量素子の製造方法について以下の工程［１］〜［８］に沿って説明する。
［１］まず、層間絶縁膜２１１と、層間絶縁膜２１１に形成された接続孔２２と、接続孔２２に充填されたプラグ２４と、層間絶縁膜２１１上にストッパー膜２９１とが形成された構造体３０を準備する。
このストッパー膜２９１の構成材料としては、例えば、Ｓｉ3Ｎ4等が挙げられる。
［２］次に、ストッパー膜２９１上に層間絶縁膜を形成し、例えば、リソグラフィー技術及びエッチング技術により、層間絶縁膜をパターニングし、層間絶縁膜およびストッパー膜２９１の一部を除去して開口部３３を形成する。このときストッパー膜２９１は、エッチストップ層として機能する。その後、ストッパー膜２９１の一部を除去する。これにより図２１に示すように、層間絶縁膜２１２およびストッパー膜２９が得られる。
［２］次に、ストッパー膜２９１上に層間絶縁膜を形成し、例えば、リソグラフィー技術及びエッチング技術により、層間絶縁膜をパターニングし、層間絶縁膜およびストッパー膜２９１の一部を除去して開口部３３を形成する。このときストッパー膜２９１は、エッチストップ層として機能する。その後、ストッパー膜２９１の一部を除去する。これにより図２１に示すように、層間絶縁膜２１２およびストッパー膜２９が得られる。
［３］次に、図２２に示すように、下部電極３を開口部３３の縁部に沿って（層間絶縁膜２１１の上面の一部および層間絶縁膜２１２に沿って）パターニングする。
［４］次に、図２３に示すように、絶縁膜４２を下部電極３に沿ってパターニングする。
［４］次に、図２３に示すように、絶縁膜４２を下部電極３に沿ってパターニングする。
［５］第１の実施の形態の容量素子の製造方法［３］と同様の工程を行なう（図２４参照）。
［６］次に、図２５に示すように、上部電極５を誘電体層４上にパターニングして形成し、その後、上部電極５の上面を平坦化する。
［６］次に、図２５に示すように、上部電極５を誘電体層４上にパターニングして形成し、その後、上部電極５の上面を平坦化する。
［７］次に、図２６に示すように、下部電極３、誘電体層４および上部電極５を覆うように層間絶縁膜２１３を形成する。
［８］最後に、層間絶縁膜２１３に接続孔２３を形成し、接続孔２３内にプラグ２５を充填する。これにより、図１９に示す容量素子１が得られる。
［８］最後に、層間絶縁膜２１３に接続孔２３を形成し、接続孔２３内にプラグ２５を充填する。これにより、図１９に示す容量素子１が得られる。
次に、第５の実施の形態の容量素子について説明する。
図２７は、第５の実施の形態の容量素子を示す断面図である。
以下、第５の実施の形態の容量素子について、前述した第１の実施の形態の容量素子との相違点を中心に説明し、同様の事項については、その説明を省略する。
図２７は、第５の実施の形態の容量素子を示す断面図である。
以下、第５の実施の形態の容量素子について、前述した第１の実施の形態の容量素子との相違点を中心に説明し、同様の事項については、その説明を省略する。
第５の実施の形態の容量素子１は、絶縁層４２のＴｉ酸化層４１の反対側に、二酸化チタン（ＴｉＯ2）層４３を有している。
このような容量素子１においても第１の実施の形態の容量素子１と同様の効果が得られる。
このような容量素子１においても第１の実施の形態の容量素子１と同様の効果が得られる。
そして、本実施の形態の容量素子１によれば、さらに、容量の変動を抑制・防止することができる。
以上、本発明の好適な実施の形態について詳述したが、本発明は、その特定の実施の形態に限定されるものではない。
以上、本発明の好適な実施の形態について詳述したが、本発明は、その特定の実施の形態に限定されるものではない。
（実施例１）
まず、ＳｉＯ2で構成される層間絶縁膜に形成された接続孔に、タングステンで構成されるプラグが充填された構造体を用意した。
まず、ＳｉＯ2で構成される層間絶縁膜に形成された接続孔に、タングステンで構成されるプラグが充填された構造体を用意した。
１Ａ）次に、この構造体上に、総厚さ１００ｎｍのＴｉＮ層をパターニングして形成した。
２Ａ）次に、ＴｉＮ層上に総厚さ１５ｎｍのＨｆＯ2層をパターニングして形成した。
２Ａ）次に、ＴｉＮ層上に総厚さ１５ｎｍのＨｆＯ2層をパターニングして形成した。
３Ａ）次に、４００℃のオゾン雰囲気下でアニール処理を行なって、ＴｉＮ層とＨｆＯ2層との間に、深さ１ｎｍのＴｉ酸化層を形成した。このときのＴｉ酸化層の窒素含有率は、約１％であった。
４Ａ）次に、ＨｆＯ2層上に総厚さ１００ｎｍのＴｉＮ層をパターニングして形成した。
５Ａ）次に、ＳｉＯ2で構成される層間絶縁膜でＴｉＮ層、Ｔｉ酸化層、ＨｆＯ2層およびＴｉＮ層を覆った。
５Ａ）次に、ＳｉＯ2で構成される層間絶縁膜でＴｉＮ層、Ｔｉ酸化層、ＨｆＯ2層およびＴｉＮ層を覆った。
６Ａ）次に、５Ａ）で述べた層間絶縁膜に接続孔を形成し、タングステンで構成されるプラグを充填して４Ａ）で形成したＴｉＮ層と電気的に接続した。
これにより、図１に示すような、構造体上にＴｉＮ層、Ｔｉ酸化層、ＨｆＯ2層、ＴｉＮ層がこの順番で形成された容量素子を得た。
これにより、図１に示すような、構造体上にＴｉＮ層、Ｔｉ酸化層、ＨｆＯ2層、ＴｉＮ層がこの順番で形成された容量素子を得た。
（実施例２）
まず、ＳｉＯ2で構成される層間絶縁膜に形成された接続孔に、タングステンで構成されるプラグが充填された構造体を用意した。
まず、ＳｉＯ2で構成される層間絶縁膜に形成された接続孔に、タングステンで構成されるプラグが充填された構造体を用意した。
次に、実施例１の１Ａ）〜３Ａ）と同様の工程を行なった。
４Ｂ）次に、ＨｆＯ2層上に、総厚さ２ｎｍのチタン（Ｔｉ）をパターニングして形成した。
４Ｂ）次に、ＨｆＯ2層上に、総厚さ２ｎｍのチタン（Ｔｉ）をパターニングして形成した。
５Ｂ）次に、チタンをアニール処理により酸化してＴｉＯ2層を形成した。
６Ｂ）次に、ＴｉＯ2層上に総厚さ１００ｎｍのＴｉＮ層をパターニングして形成した。
６Ｂ）次に、ＴｉＯ2層上に総厚さ１００ｎｍのＴｉＮ層をパターニングして形成した。
７Ｂ）次に、ＳｉＯ2で構成される層間絶縁膜でＴｉＮ層、Ｔｉ酸化層、ＨｆＯ2層、ＴｉＯ2層およびＴｉＮ層を覆った。
８Ｂ）次に、７Ｂ）で述べた層間絶縁膜に接続孔を形成し、タングステンで構成されるプラグを充填して６Ｂ）で形成したＴｉＮ層と電気的に接続した。
８Ｂ）次に、７Ｂ）で述べた層間絶縁膜に接続孔を形成し、タングステンで構成されるプラグを充填して６Ｂ）で形成したＴｉＮ層と電気的に接続した。
これにより、図２７に示すような、構造体上にＴｉＮ層、Ｔｉ酸化層、ＨｆＯ2層、ＴｉＯ2層、ＴｉＮ層がこの順番で形成された容量素子を得た。
（比較例）
まず、ＳｉＯ2で構成される層間絶縁膜に形成された接続孔に、タングステンで構成されるプラグが充填された構造体を用意した。
（比較例）
まず、ＳｉＯ2で構成される層間絶縁膜に形成された接続孔に、タングステンで構成されるプラグが充填された構造体を用意した。
１Ｃ）次に、この構造体上に、総厚さ１ｎｍのＴｉＯ2層を、ＴｉＣｌ4と酸化剤Ｏ3を用いてＡＬＤ（Atomic Layer Deposition）法によりパターニングして形成した。
２Ｃ）次に、ＴｉＯ２層上に総厚さ１５ｎｍのＨｆＯ2層をパターニングして形成した。
２Ｃ）次に、ＴｉＯ２層上に総厚さ１５ｎｍのＨｆＯ2層をパターニングして形成した。
３Ｃ）次に、酸化雰囲気下でアニール処理を行なった。なお、酸化雰囲気はＯ3を用いて、アニール温度４５０℃、アニール時間１０分間とした。
４Ｃ）その後、実施例１の工程４Ａ）〜６Ａ）を行なって、容量素子を得た。
４Ｃ）その後、実施例１の工程４Ａ）〜６Ａ）を行なって、容量素子を得た。
（評価）
以上のようにして得られた各容量素子について、容量変動、リーク電流の評価を行なた。
以上のようにして得られた各容量素子について、容量変動、リーク電流の評価を行なた。
［３．１］容量変動
各容量素子に対して（−４Ｖ〜＋４Ｖ）の電圧を印加し、容量の変動を評価した。
図２８は、印加電圧と容量変動との関係を示すグラフである。なお、図２８の縦軸は、各容量素子に対して０Ｖの電圧を印加したときの容量をＣ０（基準）として、印加電圧−４Ｖ〜＋４Ｖ間での容量の変化の割合Ｃ／Ｃ０を示している。
各容量素子に対して（−４Ｖ〜＋４Ｖ）の電圧を印加し、容量の変動を評価した。
図２８は、印加電圧と容量変動との関係を示すグラフである。なお、図２８の縦軸は、各容量素子に対して０Ｖの電圧を印加したときの容量をＣ０（基準）として、印加電圧−４Ｖ〜＋４Ｖ間での容量の変化の割合Ｃ／Ｃ０を示している。
実施例１の容量素子の容量の変動は、３．１％（平均）であり、実施例２の容量素子の容量の変動は２．７％（平均）であった。
これらは、比較例の容量素子の容量の変動３．８％（平均）に比べて、いずれも容量の変動（平均）が小さかった。
これらは、比較例の容量素子の容量の変動３．８％（平均）に比べて、いずれも容量の変動（平均）が小さかった。
［３．２］リーク電流
各容量素子に対して（−３Ｖ〜＋３Ｖ）の電圧を印加し、そのリーク電流を評価した。
図２９は、印加電圧とリーク電流との関係を示すグラフである。なお、図２９の縦軸は、比較例の容量素子に対して０Ｖの電圧を印加したときのリーク電流を１．０Ｅ―０２ｆＡ／μｍ2（基準）として、印加電圧−３Ｖ〜＋３Ｖ間でのリーク電流を示している。
各容量素子に対して（−３Ｖ〜＋３Ｖ）の電圧を印加し、そのリーク電流を評価した。
図２９は、印加電圧とリーク電流との関係を示すグラフである。なお、図２９の縦軸は、比較例の容量素子に対して０Ｖの電圧を印加したときのリーク電流を１．０Ｅ―０２ｆＡ／μｍ2（基準）として、印加電圧−３Ｖ〜＋３Ｖ間でのリーク電流を示している。
図２９に示すように、実施例１の容量素子および実施例２の容量素子ともに、比較例の容量素子に対するリーク電流の低減を確認することができた。特に、実施例２の容量素子は、比較例の容量素子に比べて、リーク電流を１／１０に低減することができた。
（付記１） 半導体装置に用いられる容量素子において、
第１の電極と、
前記第１の電極上に形成された窒素を含む窒素含有酸化チタン層と、
前記窒素含有酸化チタン層上に形成された絶縁層と、
前記絶縁層の前記第１の電極と反対側に設けられ、前記第１の電極に対向する第２の電極と、
を有することを特徴とする容量素子。
第１の電極と、
前記第１の電極上に形成された窒素を含む窒素含有酸化チタン層と、
前記窒素含有酸化チタン層上に形成された絶縁層と、
前記絶縁層の前記第１の電極と反対側に設けられ、前記第１の電極に対向する第２の電極と、
を有することを特徴とする容量素子。
（付記２） 前記絶縁層の前記窒素含有酸化チタン層の反対側に、さらに酸化チタン層を有することを特徴とする付記１記載の容量素子。
（付記３） 前記第１の電極および前記第２の電極は、チタンナイトライドで構成されており、
前記窒素含有酸化チタン層は、前記チタンナイトライドを酸化したものであることを特徴とする付記１記載の容量素子。
（付記３） 前記第１の電極および前記第２の電極は、チタンナイトライドで構成されており、
前記窒素含有酸化チタン層は、前記チタンナイトライドを酸化したものであることを特徴とする付記１記載の容量素子。
（付記４） 前記絶縁層は、酸化ハフニウムで構成されていることを特徴とする付記１記載の容量素子。
（付記５） 前記絶縁層は、酸化ジルコニウムで構成されていることを特徴とする付記１記載の容量素子。
（付記５） 前記絶縁層は、酸化ジルコニウムで構成されていることを特徴とする付記１記載の容量素子。
（付記６） 前記絶縁層は、ジルコニウムハフニウムオキサイドで構成されていることを特徴とする付記１記載の容量素子。
（付記７） 前記窒素含有酸化チタン層の膜厚は、１ｎｍ〜５ｎｍであることを特徴とする付記１記載の容量素子。
（付記７） 前記窒素含有酸化チタン層の膜厚は、１ｎｍ〜５ｎｍであることを特徴とする付記１記載の容量素子。
（付記８） 半導体装置に用いられる容量素子の製造方法において、
チタンナイトライドで構成される第１の電極上に絶縁膜を形成する工程と、
前記第１の電極の前記絶縁膜側を酸化する工程と、
を有することを特徴とする容量素子の製造方法。
チタンナイトライドで構成される第１の電極上に絶縁膜を形成する工程と、
前記第１の電極の前記絶縁膜側を酸化する工程と、
を有することを特徴とする容量素子の製造方法。
（付記９） 前記絶縁膜の前記第１の電極と反対側にチタン酸化膜を形成する工程をさらに有することを特徴とする付記８記載の容量素子の製造方法。
（付記１０） 前記第１の電極の酸化は、オゾン雰囲気でのアニール処理により行なわれることを特徴とする付記８記載の容量素子の製造方法。
（付記１０） 前記第１の電極の酸化は、オゾン雰囲気でのアニール処理により行なわれることを特徴とする付記８記載の容量素子の製造方法。
（付記１１） 前記アニール処理は３００℃〜４００℃の雰囲気で行なわれることを特徴とする付記１０記載の容量素子の製造方法。
１ 容量素子
２ 基部
３ 下部電極
４ 誘電体層
５ 上部電極
４１ Ｔｉ酸化層
４２ 絶縁層
４３ ＴｉＯ2層
２ 基部
３ 下部電極
４ 誘電体層
５ 上部電極
４１ Ｔｉ酸化層
４２ 絶縁層
４３ ＴｉＯ2層
Claims (5)
- 半導体装置に用いられる容量素子において、
第１の電極と、
前記第１の電極上に形成された窒素を含む窒素含有酸化チタン層と、
前記窒素含有酸化チタン層上に形成された絶縁層と、
前記絶縁層の前記第１の電極と反対側に設けられ、前記第１の電極に対向する第２の電極と、
を有することを特徴とする容量素子。 - 前記絶縁層の前記窒素含有酸化チタン層の反対側に、さらに酸化チタン層を有することを特徴とする請求項１記載の容量素子。
- 前記第１の電極および前記第２の電極は、チタンナイトライドで構成されており、
前記窒素含有酸化チタン層は、前記チタンナイトライドを酸化したものであることを特徴とする請求項１記載の容量素子。 - 半導体装置に用いられる容量素子の製造方法において、
チタンナイトライドで構成される第１の電極上に絶縁膜を形成する工程と、
前記第１の電極の前記絶縁膜側を酸化する工程と、
を有することを特徴とする容量素子の製造方法。 - 前記第１の電極の酸化は、オゾン雰囲気でのアニール処理により行なわれることを特徴とする請求項４記載の容量素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2005086999A JP2006269823A (ja) | 2005-03-24 | 2005-03-24 | 容量素子および容量素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2005086999A JP2006269823A (ja) | 2005-03-24 | 2005-03-24 | 容量素子および容量素子の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2006269823A true JP2006269823A (ja) | 2006-10-05 |
Family
ID=37205450
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2005086999A Withdrawn JP2006269823A (ja) | 2005-03-24 | 2005-03-24 | 容量素子および容量素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2006269823A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2021192453A (ja) * | 2019-03-04 | 2021-12-16 | パナソニックＩｐマネジメント株式会社 | 配線構造体、半導体装置、能動素子の動作方法、配線構造体の製造方法、配線構造体の使用方法及び配線構造体の配線抵抗の制御方法 |
-
2005
- 2005-03-24 JP JP2005086999A patent/JP2006269823A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2021192453A (ja) * | 2019-03-04 | 2021-12-16 | パナソニックＩｐマネジメント株式会社 | 配線構造体、半導体装置、能動素子の動作方法、配線構造体の製造方法、配線構造体の使用方法及び配線構造体の配線抵抗の制御方法 |
| JP7369979B2 (ja) | 2019-03-04 | 2023-10-27 | パナソニックＩｐマネジメント株式会社 | 配線構造体、半導体装置、能動素子の動作方法、配線構造体の製造方法、配線構造体の使用方法及び配線構造体の配線抵抗の制御方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100468852B1 (ko) | 캐패시터 구조체 형성 방법 | |
| KR100493040B1 (ko) | 반도체 소자의 커패시터 및 그 제조방법 | |
| JP2007329496A (ja) | 高誘電体多層膜を利用したセルキャパシタの製造方法 | |
| US20090126173A1 (en) | Method of manufacturing a capacitor and memory device including the same | |
| JP5265848B2 (ja) | 半導体メモリ素子のキャパシタ及びその製造方法 | |
| KR100604845B1 (ko) | 질소를 포함하는 씨앗층을 구비하는 금속-절연체-금속캐패시터 및 그 제조방법 | |
| Huang | Huang | |
| KR100947064B1 (ko) | 반도체 장치의 커패시터 및 이를 구비하는 메모리 장치 | |
| KR20010021015A (ko) | 반도체 장치 및 집적회로 장치의 제조 방법 | |
| US20050124113A1 (en) | Method for fabricating semiconductor device | |
| JP2011040621A (ja) | 半導体装置の設計方法および半導体装置の製造方法 | |
| JP2008288408A (ja) | 半導体装置及びその製造方法 | |
| US20060063290A1 (en) | Method of fabricating metal-insulator-metal capacitor | |
| KR20170119119A (ko) | 반도체 메모리 소자용 커패시터 및 그 제조방법 | |
| US7566612B2 (en) | Method of fabricating capacitor in semiconductor device and semiconductor device using the same | |
| JP2006269823A (ja) | 容量素子および容量素子の製造方法 | |
| KR20110099797A (ko) | 커패시터 및 커패시터의 제조 방법 | |
| JP2004039728A (ja) | 半導体装置及びその製造方法 | |
| TW200405551A (en) | Semiconductor device | |
| KR20000053449A (ko) | 반도체 장치 및 집적회로 디바이스 | |
| KR100506873B1 (ko) | 반도체소자의 캐패시터 제조방법 | |
| KR100268941B1 (ko) | 반도체소자의커패시터제조방법 | |
| KR100376987B1 (ko) | 반도체소자의 캐패시터 제조방법 | |
| Bhat et al. | Huang et al. | |
| JP2008311268A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080212 |
|
| A711 | Notification of change in applicant |
Effective date: 20080729 Free format text: JAPANESE INTERMEDIATE CODE: A712 |
|
| A761 | Written withdrawal of application |
Effective date: 20101126 Free format text: JAPANESE INTERMEDIATE CODE: A761 |